JPH04120633A - プロセッサの故障診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、プロセッサの故障をリアルタイムで発見し
て対処することを可能にしたプロセッサの故障診断装置
に関する。

（従来の技術） 従来のマイクロプロセッサにあっては、内部にテストパ
ターン発生器やデータ圧縮器を備え、これらを用いてセ
ルフテストを行なうものがある。

特に、マイクロプログラム制御方式によるマイクロプロ
セッサにあっては、セルフテストの制御を柔軟に行なえ
るため、ハードウェアによるセルフテストとマイクロプ
ログラムによるセルフテストを併用して、高い故障検出
率を得ることが可能てある。

マイクロプロセッサのセルフテストには、内蔵したＲＡ
Ｍやキャッシュメモリにおける読み出し／書込みテスト
、内蔵したＲＯＭにおける読み出しテスト、内部レジス
タや演算器のテスト等がある。このようなセルフテスト
は、テストパターン発生器によって発生されたテストデ
ータをテスト対象に与え、その結果を圧縮器によって圧
縮し、圧縮したテスト結果と期待値とを比較してテスト
結果の良否が判定される。

このようなセルフテストをシステムに組み込まれたマイ
クロプロセッサで行なう場合には、−膜面にシステムの
起動時にマイクロプロセッサをリセット状態にすること
によってセルフテストが開始されていた。そして、セル
フテストの全テスト項目が終了してテスト結果の良否が
得られた後、マイクロプログラムは通常の処理動作に移
行し、システムか稼働されていた。

（発明が解決しようとする課題） 上記したように、システムに組込まれたマイクロプロセ
ッサのセルフテストにあっては、システムを起動する際
に実行されるリセット動作によってのみ行なわれるよう
になっていた。すなわち、マイクロプロセッサをセルフ
テストする場合には、プロセッサをリセット状態にして
、システムが稼働中の場合には、システムを停止させな
ければならなかった。

このため、マイクロプロセッサの通常動作中における故
障を発見することは不可能であるとともに、システムの
稼働時においても同様であった。

したがって、マイクロプロセッサに故障か生した場合に
は、直ちにシステムを停止させたり、故障の内容に応じ
た自己修復を行なうことが極めて困難となり、プロセッ
サやシステムにおける信頼性の低下を招いていた。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、通常処理中であってもセル
フテストの開始を可能にするとともに、セルフテストを
中断された状態から再開することを可能にして、リアル
タイムで故障を検出、報知し、プロセッサやプロセッサ
が組み込まれたシステムにおける信頼性を向上させるこ
とができるプロセッサの故障診断装置を提供することに
ある。

［発明の構成コ （課題を解決するための手段） 上記目的を達成するために、この発明は、プロセッサに
おける通常処理状態とセルフテスト状態との間の状態遷
移を制御する状態遷移制御手段と、前記状態遷移制御手
段によってプロセッサがセルフテスト状態から通常処理
状態へ状態遷移された時に、セルフテスト状態時に実行
されて状態遷移時に中断されたそれぞれのセルフテスト
対象におけるセルフテストに関する情報を保持する保持
手段と、前記状態遷移制御手段によってプロセッサが通
常処理状態からセルフテスト状態へ状態遷移された時に
、前記保持手段に保持されたそれぞれの情報に基づいて
それぞれのセルフテスト対象におけるセルフテストを中
断された状態から再開し、評価する実行手段と、前記実
行手段の評価結果に基づいてプロセッサに故障が発見さ
れた場合には、これを報知する報知手段とから構成され
る。

（作用） 上記構成において、この発明は、プロセッサの通常処理
中にセルフテストの実行可能な条件か満足されると、そ
れぞれのセルフテスト対象のセルフテストを並行して実
行し、セルフテストの実行中にセルフテストが中断され
ると、それまで実行されていたセルフテストに関する情
報を保持して通常処理状態へ戻り、再びセルフテストを
再開する時には、保持された情報にしたがって中断され
た状態からセルフテストを再開実行するようにしている
。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係わる故障診断装置を適
用したマイクロプロセッサの要部構成を示すブロック図
である。

第１図に示す実施例のプロセッサは、プロセッサの通常
動作中にセルフテストの開始を指令する機械語命令を実
行することによって、プロセッサの通常処理の合い間に
セルフテストを開始実行し、外部割込みの発生によりそ
れまで実行していたセルフテストを中断して通常処理に
戻るといった動作を行ない、セルフテストを通常動作の
合い間に離散的に実行するようにしている。

第１図において、マイクロプロセッサは、主要な機能ブ
ロックとして、機械語命令を格納している命令キャッシ
ュメモリ１０．ＰＬＡからなル命令デコーダ１１、命令
デコーダ１１のデコード結果により格納されたマイクロ
命令がアクセスされるマイクロＲＯＭＩ　２、命令デコ
ーダ１１のデコード結果により演算時に用いられるデー
タがアクセスされるデータキャッシュメモリ１３、デー
タキャッシュメモリ１３及びレジスタ群１５から読出さ
れたデータに基づいて演算処理を行なう演算器］４を備
えている。

これらの機能ブロックは、それぞれ対応した制御部１６
により通常動作及びセルフテスト動作か制御されており
、セルフテスト時にはセルフテストの結果がそれぞれ対
応したデータ圧縮器１７て圧縮されて保持される。それ
ぞれの制御部１６には、それぞれに対応して制御情報退
避部１８か設けられており、プロセッサがセルフテスト
状態から通常処理状態へ遷移した際に、それまで実行さ
れていたセルフテストに関する情報か、制御情報退避部
１８に退避されて保持される。保持された情報は、再度
セルフテストか開始された時に、対応する制御部１６に
与えられる。

また、プロセッサは、割込みコントローラ］つとセルフ
テストコントローラ２０を備えており、セルフテスト状
態から通常状態への遷移を指令する外部割込みを受ける
割込みコントローラ］９の出力と、通常処理状態からセ
ルフテスト状態への遷移を指令するセルフテスト開始命
令を入力とするセルフテストコントローラ２０によって
それぞれの制御部１６及び制御情報退避部１８が制御さ
れ、プロセッサにおける通常処理とセルフテストの状態
遷移が制御されている。

このような構成において、プロセッサは、第２図に示す
フローチャートにしたがって、通常処理とセルフテスト
が行なわれる。

第２図において、プロセッサが通常処理状態にあって（
ステップ２００）、セルフテスト開始命令が実行された
か否がか判別され（ステップ２１０）、セルフテスト開
始命令が実行された場合には、さらに、このセルフテス
ト開始命令が実行されるまで行なわれていた通常処理の
直前まで実行されていたセルフテストか中断された状態
にあるのか、あるいはすべてのセルフテストが終了した
状態にあるのかか判別される（ステップ２２０）。

判別結果において、セルフテストが中断状態にある場合
には、前回のセルフテスト状態から通常処理状態の遷移
において、それまで行なわれていたセルフテストに関す
る情報がそれぞれの制御情報退避部１８から制御部１６
へ与えられ（ステップ２３０）、この情報に基づいてセ
ルフテストが中断された状態から再開される（ステップ
２４０）一方、すべてのセルフテストが終了している場
合には、セルフテストが最初から開始される（ステップ
２５０）。

このようにしてセルフテストが開始され、セルフテスト
の実行により得られたテスト結果かそれぞれの圧縮器１
７によって圧縮されながらセルフテストが進行する（ス
テップ２６０）。このような状態にあって、セルフテス
トが終了したか否かが判別され（ステップ２７０）、終
了した場合には圧縮されたテスト結果が評価されて合否
が判定され、不具合が生している場合にはエラー信号が
セルフテストコントローラ２０から出力される（ステッ
プ２８０）。

一方、セルフテストが終了せず進行している時及び、セ
ルフテストの合否か出力された後に、外部割込みか発生
したか否かが判別され（ステップ２９０）、外部割込み
が発生せずセルフテストが終了していない場合には、セ
ルフテストは進行され、セルフテストが終了している場
合には外部割込みの発生待ちとなる。

一方、外部割込みか発生した場合には、それまで実行さ
れていたセルフテストに関する情報かそれぞれの制御情
報退避部１８に退避されて保持され、通常処理が行なわ
れる。

このように、プロセッサは、第３図に示す如く、テスト
の開始を指令する機械語命令となるセルフテスト開始命
令（ＴＳＴＡＲＴ）やウェイト命令が実行されると、通
常処理状態からテスト状態へ遷移し、テスト状態時に外
部割込みか発生すると、テスト状態から通常状態へ遷移
するといった状態遷移を、例えば第４図に示すように、
定期的に交互に繰り返し行なうことによって、通常処理
の合い間にセルフテストを行なうことができるようにな
る。

また、プロセッサの通常処理の合い間に実行されるセル
フテストか中断された後、再びセルフテストが再開され
る際には、それまで実行されていたセルフテストに関す
る情報か退避されて保持されているため、この情報に基
づいて中断された時点からセルフテストが再開される。

次に、マイクロプロセッサの具体的な構成を示し、具体
的なセルフテストの実行手順と通常処理とセルフテスト
との状態遷移について詳説する。

第５図は第１図に示したマイクロプロセッサの具体的な
構成を示すブロフク図である。

第５図において、プロセッサは、命令フェッチユニット
（■ＦＵ）５１、命令デコードユニット（ＩＤＵ）５２
、マイクロ制御ユニット（ＭＣＵ）５３、オペランドフ
ェッチユニット（ＯＦＵ）５４、実行ユニット（ＥＸＵ
）５５を通常処理の主要な構成要素として備え、乱数発
生器５６、テスト制御回路５７、テスト制御レジスタ５
８をセルフテスト動作の主要な構成要素として備えてい
る。

ＩＦＵ５１は、実行しようとする機械語命令を読込むブ
ロックであり、読込む命令のアドレスを保持する命令フ
ェッチアドレスレジスタ（ＩＦＡＲ）５１１から順次出
力されるアドレスによって命令キャッシュメモリ（１−
ＣＡＣＨＥ）５１２から機械語命令を読み出し、読出し
た命令を命令レジスタ（ＩＮＲ）５１３に保持する。読
込もうとする命令が命令キャッシュメモリ５１２にない
場合には、外部メモリ（図示せず）から読込まれる。

ＩＦＵ５］は、セルフテストを実行するだめのテスト制
御回路５〕４と圧縮器５１５を備えている。テスト制御
回路５１４は、ＩＦＵ５１における命令キャッシュメモ
リ５１２のセルフテストシーケンスを制御し、命令キャ
ッシュメモリ５１２に書込まれるテストデータの発生と
内部状態を制御する。このようなテスト制御回路は、Ｉ
ＤＵ３２、ＭＣＵ３３．０ＦＵ５４にも備えられており
、それぞれのユニットのセルフテストシーケンスを制御
し、セルフテスト対象に書込まれるテストデータの発生
と内部状態を制御する。

圧縮器５１５は、ＬＦＳＲ（Ｌｉｎｅａｒ　　Ｆｅｅｄ
ｂａｃｋ　　５ｈｉｆｔ　　Ｒｅｇｉｓｔｅｒ）で構成
され、テスト対象からの出力データを排他的論理和をと
ることによって圧縮し、圧縮されたデータか内部バス５
９に出力されて期待値と比較され、テスト結果の評価が
行なわれる。このような圧縮器は、それぞれのユニット
に備えられて、同様の動作処理を行なう。

ＩＤＵ３２は、ＩＦＵ５１によって読込まれた機械語命
令を、命令デコートのシーケンスを制御するデコード制
御回路５２１の制御の下に、ＰＬＡ５２２によってデコ
ートし、機械語命令に対応したマイクロ命令の先頭アド
レスを生成するとともに、オペランドのアドレスを生成
する。生成されたマイクロ命令の先頭アドレスはＭＣＵ
３３に与えられ、オペランドのアドレスは０ＦＵ５４に
与えられる。

ＭＣＵ３３は、マイクロプログラムのシーケンスを制御
するＲＯＭアドレス発生器５３１によって、ＩＤＵ３２
から与えられるマイクロ命令の先頭アドレスから順次ア
ドレスを発生し、このアドレスによってマイクロ命令を
格納しているマイクロＲＯＭ　（ＭＲＯＭ）５Ｂ２から
マイクロ命令を読み出し、読出したマイクロ命令をマイ
クロ命令レジスタ（ＭＩＲ）５３３に保持する。ＲＯＭ
アドレス発生器５３１は、アドレスを連続的に生成する
とともに、割込みや分岐処理におけるアドレスを生成し
、セルフテスト時には、テストアトｌメスを生成してＭ
ＲＯＭ５３２に供給する。

０ＦＵ５４は、ＩＤＵ３２から与えられるオペランドア
ドレスによって、データキャッシュメモリ（Ｄ−ＣＡＣ
ＨＥ）５４　］あるいは外部メモリからオペランドデー
タを読込み、読込んたオペランドデータをオペランドレ
ジスタ（ＯＰＲ）５４２に保持する。保持されたオペラ
ンドデータは、内部バス５９を介してＥＸＵ５５に与え
られるっＥＸＵ５５は、ＭＣＵ３３のＭＩＲ５３３から
与えられるマイクロ命令にしたかって、０ＦＵ５４から
与えられるオペランドデータや汎用レジスタ（ＲＥＧ）
５５ｍのデータを用いて、演算器（Ａ　Ｌ　Ｕ）　５５
２により演算処理を行ない、演算結果を汎用レジスタ５
５１に保持する。

乱数発生器５６は、セルフテスト時のテストデータとな
る乱数及びその反転乱数を発生し、発生した乱数が内部
のレジスタや演算器に与えられる。

テスト制御回路５７は、それぞれのユニットに備えられ
たテスト制御回路かユニット内のテスト１象のテストデ
ーケンスを制御するのに対し、て、プロセッサ全体とし
てのテストデーゲンスを制御する。

テスト制御レジスタ５８は、それぞれのセルフテストの
状態を示す情報を保持するレジスタであり、第６図に示
すように、Ｒ５Ｅ、ＰＳＥ、ＤＳＥ、ＩＳＥ、ＭＳＥか
らなる６ビソトて構成されている。Ｒ５Ｅで示すビット
はＭ　ＲＯＭ　５３２におけるセルフテストの状態を示
し、ＰＳＥで不すビットはＰＬＡ５２２におけるセルフ
テストの状態を示し、ＤＳＥで示すビットはデータキャ
ッシュメモリ５４１におけるセルフテストの状態を示し
、ＩＳＥて示すビットは命令キャッ／ユメモリ５１２に
おけるセルフテストの状態を示し１、ＭＳＥで示すビッ
トはマイクロ命令におけるセルフテストの状態を示して
いる。

これらのビットか“１”の場合には、セルフテストか実
行中であるか、あるいはセルフテストの実行中に中断さ
れたことを示す。一方、“０”の場合には、セルフテス
トが終了したことを示す。

このような構成において、プロセッサでは第７図に示す
処理フローにしたかってセルフテストか実行処理される
。

第７図において、セルフテスト開始命令か実行されてプ
ロセッサがセルフテスト状態になると、マイクロ命令に
よってテスト制御レジスタ５８のＰＳＥビット、ＤＳＥ
ビット、ＩＳＥビット及びＲ５Ｅビットに“１ｍがセッ
トされ、ＰＬＡ５２２、データキャッシュメモリ５４１
、命令キャッシュメモリ５１２、ＭＲＯＭ５Ｂ２におけ
るそれぞれのセルフテストが開始され、並行して実行さ
れる（ステップ７００）。

それぞれのセルフテストの実行中において、ＭＲＯＭ５
３２のテスト中にあっては、プロセッサの制御権はマイ
クロ命令からハードウェアに移行しており、ＭＲＯＭ５
３２のセルフテストが終了すると（ステップ７０１）テ
スト制御回路５３４によりＲ５ＥビットがＯにセットさ
れ、制御権はマイクロ命令に再び移行し、ＭＲＯＭ５Ｂ
２の圧縮されたテスト結果はＭＣＵ３３の圧縮器５３５
から内部バス５９を介してＥＸＵ５５の圧縮器５５３に
転送される（ステップ７０２　）。　また、マイクロ命
令によってＰＳＥビットか調べられ、ＰＬＡ５２２のセ
ルフテストか終了しているか占かが判別され（ステップ
７０３）、終了している場合には、ＰＬＡ５２２の圧縮
されたテスト結果がＩＤＵ３２の圧縮器５２４から内部
バス５９を介してＥＸＵ５５の圧縮器５５３に転送され
る（ステップ７０４）。　さらに、マイクロ命令によっ
てＤＳＥビットか調べられ、データキャソンユメモリ５
４１のセルフテストが終了しているか否かが判別され（
ステップ７０５）、終了している場合には、データキャ
ッシュメモリ５４］の圧縮されたテスト結果が０ＦＵ５
４の圧縮器５４４から内部ハス５９を介してＥＸＵ５５
の圧縮器５５３に転送される。なお、テスト制御レジス
タ５８の各ビットは、各テスト制御回路によってリセッ
ト（０にセット）され、マイクロプログラムて０になっ
たことが判定される。

命令キャッシュメモリ５１２においても、同様な処理が
行なわれる（ステップ７０７，７０８）。

このようにして、上記したセルフテストの対象となる構
成のセルフテストか終了すると、次に、マイクロ命令に
よってＭＳＥビットに“１“がセットされて、マイクロ
命令セルフテストが開始実行される。マイクロ命令セル
フテストでは、乱数発生器５６から発生される乱数デー
タが内部レジスタやＡＬＵ５５２に書込まれ、それぞれ
の出力結果かＥＸＵ５５の圧縮器５５３に転送されてセ
ルフテストか実行される（ステップ７０９．７１０）。

ＥＸＵ５５の圧縮器５５３に転送された圧縮セルフテス
ト結果は予め容易された期待値と比較され、セルフテス
トの合否が判定される（ステップ７１１）。比較結果に
おいて、圧縮されたテスト結果が期待値と一致していな
い場合には、内部において不具合が発生していることを
示すハングアップ信号が外部に出力され、プロセッサの
動作が停止される。

一方、比較結果が一致している場合には、マイクロ命令
によってＭＳＥビットに“０”がセットされてマイクロ
命令セルフテストが終了しくステップ７１．３）、再び
ＰＬＡ５２２、データキャッシュメモリ５４］、命令キ
ャッシュメモリ５１２及びＭＲＯＭ５３２のセルフテス
トが開始される。

次に、マイクロ制御ユニット（ＭＣＵ）５２においてセ
ルフテストの対象となるＭＲＯＭ５３２のセルフテスト
を詳説する。

第８図はＭＣＵ３２の詳細な構成を示すブロック図であ
り、第５図と同符号のものは同一物である。

第８図において、ＭＣＵ３３のＲＯＭアドレス発生器５
３１は、ＲＯＭアドレスセレクタ（Ｒ５ＥＬ）８１、テ
スト用のマイクロアドレスレジスタ（ＴＭＡＲ）８２、
通常処理用のマイクロアドレスレジスタ（ＭＡＲ）８Ｂ
、人力アドレスセレクタ（ＴＳＥＬ）８４、サブルーチ
ンスタック（ＳＳＴ）８６及びインクリメンタ（ＩＮＣ
）８５を備えている。

Ｒ５ＥＬ８１は、ＭＲＯＭ５Ｂ２に供給されるアドレス
を択一的に選択するセレクタであり、次に示す第１−〜
第６の入力の中から選択信号（ｒｓｅｌｃ）にしたかっ
て選択する。

第１の入力は、ＩＤＵ３２のＰＬＡ５２２から与えられ
るマイクロ命令の先頭アドレスであり、機械語命令の実
行を開始する際に選択される。

第２の入力は、割込みが発生した時にマイクロプログラ
ムを強制的に分岐させる際の分岐先のアドレスである。

第３の入力は、ＭＲＯＭ５３２のセルフテストが終了し
て、制御権かマイクロ命令に移行する際の処理プログラ
ムの先頭アドレスであり、マイクロ命令によるセルフテ
ストの開始番地となる。

第４の入力は、マイクロブグラムの分岐先のアドレスで
あり、ＭＩＲ５３３から与えられる。

第５の人力は、現在実行しているマイクロ命令のアドレ
スにインクリメンタ８５によって“１゛を加算したアド
レスとなる。

第６の人力は、サブルーチンスタック５ＳＴ８６のデー
タで、サブルーチン分岐した後にザブルーチンから戻る
際の戻り番地となる。

これらの入力アドレスは、Ｒ５ＥＬ８１によって択一的
に選択されて、ＴＭＡＲ８Ｂ及びＭＡＲ８４に与えられ
る。

ＴＭＡＲ８２は、ＭＲＯＭ５３２のセルフテスト時及び
マイクロ命令セルフテスト時にＭＲＯＭ５３２に供給さ
れる入力アトレスを保持するレジスタであり、セルフテ
スト時に“１“レベルとなる書込み信号（ｔｍａｒｗ）
によって人力アドレスを取り込んで保持し、保持した入
力アドレスを順次インクリメントする。

ＭＡＲ８３は、ＭＲＯＭ５３２の通常処理状態時にＭＲ
ＯＭ５３２に供給される入力アドレスを保持するレジス
タであり、通常処理状態時に“１ルベルとなる書込み信
号（ｍａｒｗ）によって入力アドレスを取り込んで保持
する。

ＴＳＥＬ８４は、選択信号（ｔｓｅｌｃ）に基づいてセ
ルフテスト時にはＴＭＡＲ８２に保持されている入力ア
ドレスを選択し、通常処理時にはＭＡＲ８３に保持され
ている入力アドレスを選択し、選択した入力アドレスを
ＭＲＯＭ５３２及びｌＮＣ８５に与える。

ＬＦＳＲ５３５は、ＭＲＯＭ５３２のセルフテスト時に
ＭＲＯＭ５３２から読出された出力を、書込み信号（ｍ
　１　ｆ　ｓ　ｒｗ）にしたがって取り込んで圧縮し、
圧縮データを内部バス５９に出力する。

ＭＩＲ５３３は、ＭＲＯＭ５Ｂ２から読出されたマイク
ロ命令を、書込み信号（７７１ｊｒｗ）にしたがって取
り込んで保持するレジスタであり、保持されたマイクロ
命令はＲ５ＥＬ８１及びＮＯＰ発生器（ＮＯＰＧ）８７
に与えられる。

ＮＯＰ発生器８７は、＃Ｊ御倍信号ｎ　ｏ　ｐ）にした
がってＭＩＲ５３３から与えられるマイクロ命令を無効
とする回路であり、無効とする場合には、ＭＩＲ３３か
ら与えられたマイクロ命令に代えてＮＯＰ命令（プロセ
ッサが実質的な処理を行なわない命令）をマイクロ命令
バス８８に出力し、無効としない場合には、ＭＩＲ５３
３から与えられたマイクロ命令をマイクロ命令ノ・ス８
８に出力する。

次に、このような構成におけるセルフテストの処理動作
を、第９図に示す動作タイミングチャドを参照して説明
する。

まずはじめに、ＭＲＯＭ５３２のダンプテストとマイク
ロ命令セルフテストが実行される動作タイミングを、第
９図（ａ）を参照して説明する。

テスト開始命令（ＴＳＴＡＲＴ）が実行されて、プロセ
ッサが通常処理状態からセルフテスト状態に遷移すると
、サイクルＴ２において、ＭＲＯＭ５３２のダンプテス
トが実行中であることを示すＲ３Ｅビットに“１“をセ
ットするマイクロ命令が実行される。

次のサイクルＴ３では、実行されたマイクロ命令によっ
てＲ３Ｅビット　“１”がセットされるとともに、ＴＭ
ＡＲ８２にダンプテストの開始アドレスとして“０”が
セットされる。また、ＬＦＳＲ５３５の書込み信号（ｍ
ｌｆｓｒｗ）か“１”レベル、Ｎ０ＰＧ８７の制御信号
（ｎ　ｏ　ｐ）が“１”レベルとなり、マイクロ命令バ
ス８８にはＮＯＰ命令が出力されることになる。

移行のサイクルＴ４〜Ｔ８では、ＴＭＡＲ８３にセット
される人力アドレスか順次カウントアツプされ、この人
力アドレスかＴＳＥＬ８４を介してＭＲＯＭ５３２に供
給される。これにより、ＭＲＯＭ５Ｂ２から読出された
出力データはＬＦＳＲ５３５に与えられて圧縮される。

このようにして、ＭＲＯＭ５３２のダンプテストが実行
され、サイクルＴ８てダンプテストが終了する。

次のサイクルＴ９ては、Ｒ３Ｅビットに“０”がセット
されて、ＭＲＯＭ５３２におけるダンプテストの終了が
示される。一方、ＭＳＥビットには“１”がセットされ
て、制御信号（ｍｌｆｓｒＷ）は“０”レベル、ＭＩＲ
５３３の書込み信号（ｍｉｒｗ）は“１“レベルになる
とともに、マイクロ命令セルフテストの開始アドレス　
ａ”がＴＭＡＲ８２にセットされ、マイクロ命令セルフ
テストが開始される。

次のサイクルＴＩＯでは、Ｎ０ＰＧ８７の制御信号（ｎ
　ｏ　ｐ）か“０”レベルとなり、ＴＭＡＲ８３からＴ
ＳＥＬ８４を介してＭＲＯＭ５３２に順次カウントアツ
プして与えられる人力アドレスによってＭＲＯＭ５３２
から読出されたマイクロ命令がＭＩＲ５３Ｂにセットさ
れて順次実行され、マイクロ命令セルフテストが実行さ
れる。

次に、ＭＲＯＭ５３２におけるダンプテスト中に外部割
込み（ＩＮＴＲ）が発生し、テストを中断してプロセッ
サが通常状態に戻り、外部割込み処理を実行した後、再
びセルフテストを再開するといった動作を、第９図（ｂ
）を参照して説明する。

まず、サイクルＴ２において、ＭＲＯＭ５Ｂ２における
ダンプテストの開始を指示するマイクロ命令が実行され
るとともに、ＴＭＡＲ８Ｂの書込み信号（ｔｍａｒｗ）
が“１″レベルとなり、ＴＭＡＲ８３はＲ３ＥＬ８１に
よって選択された入力アドレスがセットされる状態とな
る。

次のサイクルＴ３では、前サイクルで実行されたマイク
ロ命令によりＲ３Ｅビットに“１″がセツトされ、ＴＭ
ＡＲ８２にダンプテストの開始アドレスとして“０”か
セットされる。さらに、ＴＳＥＬ８４の選択信号（ｔｓ
ｅｌｃ）か“１”レベルとなり、ＬＦＳＲ５３５の書込
み信号（ｍｌｆｓｒｗ）　も“１”　レベルとなる。

次のサイクルＴ４及びサイクルＴ５ては、カウントアツ
プされる人力アトレスがＭＲＯＭ５３２に供給され、Ｍ
ＲＯＭ５３２から読出されたデータがＬＦＳＲ５３５に
与えられて圧縮される。

次のサイクルＴ５ては、外部割込み（ＩＮＴＲ）が実行
される。

次のサイクルＴ６では、前サイクルＴ５て外部割込みが
発生したことにより、ＴＭＡＲ８２の書込み信号（ｔｍ
ａｒｗ）が“０”レベル、ＭＡＲ８３の書込み信号（ｍ
ａｒｗ）が“１″レベル、ＴＳＥＬ８４の選択信号（ｔ
ｓｅｌｃ）が“０“レベルとなり、プロセッサはセルフ
テスト状態から通常処理状態に遷移する。この時に、Ｔ
ＭＡＲ８２の書込み信号（ｔｍａｒｗ）は“０”レベル
となるため、サイクルＴ６てＴＭＡＲ８２にセットされ
た人力アトレス“００３ｈ”はそのまま保持されること
になる。

次のサイクルＴ７ては、割込み処理を実行するマイクロ
プログラムの先頭アドレス“ｂ゛かＲ５ＥＬ８１によっ
て選択され、選択された先頭アドレス“ｂ”かＭＡＲ８
３にセットされる。

移行のサイクルＴ８〜サイクルＴＩＯては、割込み処理
が実行され、サイクルＴＩＯて割込み処理が終了すると
、再びＭＲＯＭ５３２のダンプテストの開始を指示する
マイクロ命令が実行される。

これにより、次のサイクルＴｌｌては、ＴＳＥＬの選択
信号（ｔｓｅｌｃ）か“１”レベル、ＴＭＡＲ８２の書
込み信号（ｔｍａｒｗ）が“］”レベルとなり、ＭＲＯ
Ｍ５３２のダンプテストが再開される。

この時に、Ｒ５Ｅビットは“１”がセットされた状態で
保持されているため、ＴＭＡＲ８２はリセットされず“
０”はセットされない。このため、ダンプテストが中断
された時にＴＭＡＲ８２に保持されていた入力アドレス
”００３　ｈ″が、テストの再開によってＭＲＯＭ５３
２に入力アドレスとして与えられる。したがって、ダン
プテストが中断されて再開された時には、中断された時
点のダンプテストから継続してテストを再開することか
できるようになる。

セルフテストの対象は、上記したＭＲＯＭ５３２の他に
例えばＩＤＵ３２ではＰＬＡ５２２かあり、ＱＦＵ５４
てはデータキャッシュメモリ５４１がある。次に、これ
らのセルフテストの手順を説明する。

第１０図はＰＬＡ５２２のセルフテストに係わる構成を
示す図であり、同図を用いてＰＬＡ５２２のセルフテス
トについて説明する。

第１０図において、ＰＬＡ５２２のセルフテストは、最
初にＡＮＤ平面１００１のテストが行なわれ、その後Ｏ
Ｒ平面１００２のテストが行なわれる。

まず、プロセッサが通常状態にあっては、ＩＦＵ５１か
ら与えられて命令レジスタ１００３にセットされた命令
コードがセレクタ（ＰＳＥＬ）１００４によって選択さ
れてＡＮＤ平而１面０１に与えられる。

一方、セルフテスト状態にあっては、インクリメンタ（
ＩＮＣ）１００５によりカウントアツプされてＰＬＡテ
ストレジスタ（ＰＬＡＴＲ）１００６に順次セットされ
るテストデータがＰＳＥＬ１００４により選択されてＡ
ＮＤ平面１００１に与えられる。この時に、ＯＲ平面１
００２のテスト時にＡＮＤ平面１００１の積項線を順次
活性化するエクストラ・アンド・アレー（ＥＡＡ）１０
０７は非活性状態となる。

このような状態にあって、ＰＬＡＴＲ１００６から出力
されるそれぞれのテストデータに対応してＡＮＤ平面１
００１から出力されるデータは、排他的論理和（ＥＸＯ
Ｒ）ゲート１００８て圧縮され圧縮器（ＬＦＳＲ）５２
４に書込まれる。このようにしてテストが進行し、ＰＬ
ＡＴＲ１００６にセットされるテストデータが終了値に
達すると、ＡＮＤ平面１００１のテストは終了し、ＯＲ
平面１００２のテストが開始される。

ＯＲ平面１００２のテストにあっては、テストパターン
発生器（ＥＡＡＧ）１００９から発生されるテストパタ
ーンにしたがってＥＡＡ１００７によってＡＮＤ平面１
００１の積項線か順次１本づつ活性化される。それぞれ
の積項線の活性化に対応してＯＲ平面１００２から出力
されるデータは、圧縮器５２４て圧縮され、ＡＮＤ平面
１００１における圧縮データとともにＰＬＡ５２２のテ
スト結果として内部ハス５９に出力され、ＰＬＡ５２２
のセルフテストが完了する。

このようにして実行されるＰＬＡ５２２のセルフテスト
にあって、セルフテストが中断されてプロセッサが通常
状態に遷移した時には、それまで実行されていたセルフ
テストのテストパターンデータがＰＬＡＴＲ１００６あ
るいはＥＡＡＧ　１００９に保持されるため、保持され
たテストパターンデータを用いることによって、セルフ
テストが中断された時点から再開することができる。

次に、データキャッシュメモリ５４１のセルフテストを
、第１１図に示すデータキャッシュメモリ５４］のセル
フテストに係わる詳細な構成図を用いて説明する。

第１１図において、プロセッサか通常処理状態にあって
は、ＩＤＵ３２のＰＬＡ５２２から与えられてオペラン
ドフェッチアドレスレジスタ（ＯＦＡＲ）１１０１にセ
ットされるオペランドアドレスが人力アドレスセレクタ
（ＡＳＥＬ）１１０２によって選択されてキャッシュメ
モリ５４１に与えられてアクセスされる。

一方、セルフテスト時には、“０“にリセットされたカ
ウンタ１１０３から入力アドレスがＡ、　５ＥＬ１１０
２を介してキャッシュメモリ５４１に与えられ、この入
力アドレスで指定されるキャッシュメモリ５４１のオペ
ランドデータがメモリオペランドレジスタ（ＭＯＲ）１
１０４に一μ読出されて退避される。その後、カウンタ
１１　Ｇ　３から与えられる人力アドレスのキャッシュ
メモリ５４１に、乱数発生器とデータ反転回路からなる
テストデータ発生器（ＴＰＧ）１．１０５から発生され
るテストデータか書込まれ、書込まれたデータはキャッ
シュメモリ５４１から読出されて圧縮器（ＬＦＳＲ）５
４４で圧縮される。また、同様の動作がＴＰＧ１１０５
の出力を反転して行なわれる。

このようなアクセス動作が終了すると、０ＦＡＲ１１０
１から与えられる論理アドレスを物理アドレスに変換す
るトランスレーション・ルックアサイド・バッファ（Ｔ
ＬＢ）１１０６の出力とキャッシュメモリ５４１の各ラ
インの物理アドレスを格納するＴＡＧ１１０７の出力と
を比較する比較器（ＣＯＭＰ）１１０８の比較結果を選
択信号とするセレクタ（ＳＥＬ）１１０９によってＭＯ
Ｕ１１０４に退避されたデータが選択され、セレクタ（
ＳＥＬ）１１１０及び、セレクタ１１１０の出力と外部
メモリからのデータの入力を制御すルハスイン汐−フエ
ースユニット（ＢＩＵ）１１１１の出力とを選択するセ
レクタ（ＳＥＬ）１１１２を介してキャッシュメモリ５
４１に戻される。

この後、カウンタ１１０３の内容がカウントアツプされ
、カウントアツプされた入力アドレスで上述したと同様
の動作が０ＦＡＲ１，１０１の内容が“０”に戻るまで
繰り返し行なわれ、“０”に達するとセルフテストが終
了する。

このようにして実行されるデータキャッシュメモリ５４
１のセルフテストにあっては、カウンタ１１０３からキ
ャッシュメモリ５４１に入力アドレスか供給されるため
、セルフテストか中断されて再開された時には、カウン
タ１１０３に保持された入力アドレスからセルフテスト
が再開されるので、セルフテストは中断された時点から
再開することかできる。

このように、上記実施例にあっては、プロセッサの例え
ば空き時間を利用してセルフテストの対象となるそれぞ
れの構成において並行して不連続的に実行することが可
能となり、リアルタイムでプロセッサの故障を発見して
外部に報知することが可能となる。

さらに、セルフテストが中断されて再開された時には、
中断された時点のセルフテストから再開することかでき
るため、中断頻度が高い場合であっても、セルフテスト
を確実に進行させることが可能となる。

また、プロセッサに故障が発見された場合には、プロセ
ッサの動作処理か停止され、直前まで実行されていたセ
ルフテストに関する情報から故障が発生した箇所か判別
でき、プロセッサ内で故障診断を行なうことか可能とな
る。

さらには、予備の構成を用意しておき、故障か発生した
構成との交換を行なうことによって、自己修復を故障発
生から極めて短時間で行なうことが可能となり、プロセ
ッサの信頼性を向上させることができるようになる。

上記実施例のセルフテストにおいて、テスト対象の出力
データを圧縮してテスト結果を得る圧縮器は、例えば第
１２図に示すように構成される。

第１２図において、圧縮器は、入力バス１２０１から一
方の入力に与えられるテスト出力を書込みイネーブル信
号にしたがって圧縮するＥＸＯＲゲー１−１２０２を介
してフリップフロップ１２０３が縦続接続されてなり、
圧縮されてフリップフロップ１２０３に保持されたテス
ト結果は、出力信号により導通制御される出力バッファ
１２０４を介して内部バス５つに出力される。

第１３図は上記実施例で詳説したこの発明の故障診断装
置を備えたマイクロプロセッサを用いたシステムの構成
を示す図である。

第１３図に示すシステムは、この発明か適用されたマイ
クロプロセッサ（ＭＰＵ）１３０１が、制御対象１３０
２となる例えばＦＡ用のロボット、プラント用のシーケ
ンス制御装置、エレベータや列車の運航管理装置を制御
するシステムである。

ＭＰＵ１３０１は、ＭＰＵ１３０１によって制御される
周辺装置として、パリティチエツク回路１３０３を備え
たメモリ１３０４、フロッピーディスクコントローラ（
ＦＤＣ）１３０５によって制御されるフロッピーデスク
ドライバ（ＦＤＤ）１３０６、シリアルＩ１０インター
フェース（Ｓ１０）１３０７、ＣＲＴコントローラ（Ｃ
ＲＴＣ）１３０８によって制御されるＣＲＴデイスプレ
ィ（ＣＲＴ）１３０９を備え、これらの周辺機器がＭＰ
Ｕ１３０１と接続されるシステムバス１３１０を介して
、制御対象１３０２の制御レジスタにデータを書込むこ
とによって制御対象１３０２を制御している。

このようなシステムにあって、ＭＰＵ１３０１にはタイ
マ１３１１によって一定間隔で外部割込みが与えられ、
これにより第４図に示したように、ＭＰＵ１３０１の通
常処理の合い間にセルフテストが実行される。セルフテ
ストの評価結果において、ＭＰＵ１３０１に故障が発見
された場合には、ハングアップ信号がメモリ１３０４の
パリティエラー信号、ＦＤＣ１３０５のエラー信号、５
Ｉ０１３０７の通信エラー信号と同様なエラー通知信号
としてＭＰＵ１３０１から制御対象］３０２に与えられ
、これにより制御対象１３０２は緊急停止される。

このように、この発明を適用したプロセッサを用いるこ
とによって、システムの立ち上げ時だけてなく、プロセ
ッサの通常の処理動作中であってもプロセッサのセルフ
テストを行ない、リアルタイムてプロセッサの故障を検
出して報知することか可能となる。これにより、プロセ
ッサに故障か発生した場合であっても、直ちにシステム
を停止することができるので、信頼性、安全性の高い制
御システムを構築することが可能となる。

［発明の効果］ 以上説明したように、この発明によれば、プロセッサの
通常処理動作の合い間にセルフテストを実行処理して評
価するようにしたので、リアルタイムでプロセッサの故
障診断を行なうことが可能となる。また、中断されたセ
ルフテストを中断された状態から再開して実行するよう
にしているので、中断頻度か高い場合であってもセルフ
テストを確実に進行させることが可能となる。

この結果、プロセッサやプロセッサが組込まれたシステ
ムの信頼性や安全性を向上させるプロセッサの故障診断
装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる故障診断装置を適
用したマイクロプロセッサの構成を示す図、 第２図は第１図に示すプロセッサの処理動作を示すフロ
ーチャート、 第３図及び第４図は第１図に示すプロセッサの動作状態
遷移を示す図、 第５図、第６図、第８図、第１０図乃至第１２図は第１
図に示すプロセッサの要部詳細構成を示す図、 第７図は第１図に示すプロセッサにおけるセルフテスト
の処理手順を示すフローチャート、第９図はマイクロＲ
ＯＭにおけるセルフテストの動作タイミングを示す図、 第１３図は第１図に示すプロセッサを備えたシステムの
構成を示す図である。 １０゜ １１゜ １２゜ １３゜ １４゜ ５１２・・命令キャッシュメモリ ５２２・・・命令デコーダ（ＰＬＡ） ５３２・・・マイクロＲＯＭ ５４］・・・データキャッシュメモリ ５５２・・・演算器 １５・・・レジスタ群 １６・・・制御部 １７．５１５，５２４，５３５．５４４５５３・・・圧
縮器 １８・・・制御情報退避部 １９・・・割込みコントローラ ２０・・セルフテストコントローラ ５８・・・テスト制御レジスタ ８２・・・テスト用マイクロアドレスレジスタ１００６
・・・ＰＬＡテストレジスタ １１０３・・・カウンタ

Claims (1)

1. 【特許請求の範囲】 プロセッサにおける通常処理状態とセルフテスト状態と
   の間の状態遷移を制御する状態遷移制御手段と、 前記状態遷移制御手段によってプロセッサがセルフテス
   ト状態から通常処理状態へ状態遷移された時に、セルフ
   テスト状態時に実行されて状態遷移時に中断されたそれ
   ぞれのセルフテスト対象におけるセルフテストに関する
   情報を保持する保持手段と、 前記状態遷移制御手段によってプロセッサが通常処理状
   態からセルフテスト状態へ状態遷移された時に、前記保
   持手段に保持されたそれぞれの情報に基づいてそれぞれ
   のセルフテスト対象におけるセルフテストを中断された
   状態から再開し、評価する実行手段と、 前記実行手段の評価結果に基づいてプロセッサに故障が
   発見された場合には、これを報知する報知手段と を有することを特徴とするプロセッサの故障診断装置。