JPH04112236A - プロセッサの故障診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、プロセッサの故障をリアルタイムで発見し
て対処することを可能にしたプロセッサの故障診断装置
に関する。

（従来の技術） 従来のマイクロプロセッサにあっては、内部にテストパ
ターン発生器やデータ圧縮器を備え、これらを用いてセ
ルフテストを行なうものがある。

特に、マイクロプログラム制御方式によるマイクロプロ
セッサにあっては、セルフテストの制御を柔軟に行なえ
るため、ハードウェアによるセルフテストとマイクロプ
ログラムによるセルフテストを併用して、高い故障検出
率を得ることが可能である。

マイクロプロセッサのセルフテストには、内蔵したＲＡ
Ｍやキャッシュメモリにおける読み出し／書込みテスト
、内蔵したＲＯＭにおける読み出しテスト、内部レジス
タや演算器のテスト等がある。このようなセルフテスト
は、テストパターン発生器によって発生されたテストデ
ータをテスト対象に与え、その結果を圧縮器によって圧
縮し、圧縮したテスト結果と期待値とを比較してテスト
結果の良否が判定される。

このようなセルフテストをシステムに組み込まれたマイ
クロプロセッサで行なう場合には、一般的にシステムの
起動時にマイクロプロセッサをリセット状態にすること
によってセルフテストが開始されていた。そして、セル
フテストの全テスト項目が終了してテスト結果の良否が
得られた後、マイクロプログラムは通常の処理動作に移
行し、システムが稼働されていた。

（発明が解決しようとする課題） 上記したように、システムに組込まれたマイクロプロセ
ッサのセルフテストにあっては、システムを起動する際
に実行されるリセット動作にょってのみ行なわれるよう
になっていた。すなわち、マイクロプロセッサをセルフ
テストする場合には、プロセッサをリセット状態にして
、システムが稼働中の場合には、システムを停止させな
ければならなかった。

このため、マイクロプロセッサの通常動作中における故
障を発見することは不可能であるとともに、システムの
稼働時においても同様であった。

したがって、マイクロプロセッサに故障が生じた場合に
は、直ちにシステムを停止させたり、故障の内容に応じ
た自己修復を行なうことが極めて困難となり、プロセッ
サやシステムにおける信頼性の低下を招いていた。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、通常動作中であってもセル
フテストを可能にして、リアルタイムで故障を検出、報
知し、プロセッサやプロセッサが組み込まれたシステム
における信頼性を向上させることができるプロセッサの
故障診断装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、プロセッサに
おける通常動作状態とセルフテスト状態との間の状態遷
移を制御する状態遷移制御手段と、前記状態遷移手段に
よってプロセッサがセルフテスト状態から通常動作状態
へ状態遷移された時に、セルフテスト状態時に実行され
て状態遷移時に中断された単位セルフテストを判別する
判別手段と、前記状態遷移手段によってプロセッサが通
常動作状態からセルフテスト状態へ状態遷移された時に
、前記判別手段によって判別された単位セルフテストか
ら順次単位セルフテストを実行して評価する実行手段と
、前記実行手段の評価結果に基づいてプロセッサに故障
が発見された場合には、これを報知する報知手段とから
構成される。

（作用） 上記構成において、この発明は、実行しようとする一連
のセルフテストを、それ自身で閉じた、もしくは中断可
能な単位にまとめた単位セルフテストの集合とし、プロ
セッサの通常動作中にセルフテストが実行可能な条件が
満足されると、判別手段によって判別された単位セルフ
テストから順次単位セルフテストを実行し、単位セルフ
テストの実行中にテスト中断要因が発生した場合には、
それまで実行していた単位セルフテストが判別手段で判
別できる状態として通常動作状態に復帰し、再びセルフ
テストの実行可能な条件が満足されると判別手段によっ
て判別された単位セルフテストから順次単位セルフテス
トが実行されるようにしている。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係わる故障診断装置を適
用したマイクロプロセッサの構成を示すブロック図であ
る。同図に示す実施例のプロセッサは、プロセッサの通
常動作中にテストの開始を指令する命令を実行すること
によって、全セルフテストを複数に分割したそれぞれの
単位セルフテスト（以下「テストベクトル」と呼ぶ）を
プロセッサの空き時間を利用して通常処理の合い間に行
ない、全セルフテストを離散的に行なうようにしている
。

第１図において、プロセッサは、命令フェッチユニット
（ＩＦＵ）１、命令デコードユニット（ＩＤＵ）２、マ
イクロ制御ユニット（ＭＣＵ）３、オペランドフェッチ
ユニット（ＯＦＵ）４、実行ユニット（ＥＸＵ）５を通
常処理の主要構成要素として備え、乱数発生器６、圧縮
器７、テスト制御回路８、テスト結果格納レジスタ９及
びテストベクトルレジスタ（ＴＶＲ）１０をセルフテス
ト動作の主要構成要素として備えている。

ＩＦＵＩは、実行しようとする機械語命令を読込むブロ
ックであり、読込む命令のアドレスを保持する命令フェ
ッチアドレスレジスタ（ＩＦＡＲ）１１から順次出力さ
れるアドレスによって命令キャッシュメモリ（１−ＣＡ
ＣＨＥ）１２から機械語命令を読み出し、読出した命令
を命令レジスタ（ＩＮＲ）１３に保持する。読込もうと
する命令が命令キャッシュメモリ１２にない場合には、
外部メモリ（図示せず）から読込まれる。

ＩＦＵＩは、セルフテストを実行するためのテスト制御
回路１４と圧縮器１５を備えている。テスト制御回路１
４は、ＩＦＵＩにおける命令キャッシュメモリ１２のセ
ルフテトシーケンスを制御し、命令キャッシュメモリ１
２に書込まれるテストデータの発生と内部状態を制御す
る。このようなテスト制御回路は、ＩＤＵ２、ＭＣＵ３
．０ＦＵ４にも備えられており、それぞれのユニットの
セルフテストシーケンスを制御し、セルフテスト対象に
書込まれるテストデータの発生と内部状態を制御する。

圧縮器１５は、ＬＦＳＲ（Ｌｉｎｅａｒ　　Ｆｅｅｄｂ
ａｃｋ　　５ｈｉｆｔ　　Ｒｅｇｉｓｔｅｒ）で構成さ
れ、テスト対象からの出力データを排他的論理和をとる
ことによって圧縮し、圧縮されたデータが内部バス６０
に出力されて期待値と比較され、テスト結果の評価が行
なわれる。このような圧縮器は、それぞれのユニットに
備えられて、同様の動作処理を行なう。

ＩＤＵ２は、ＩＦＵＩによって読込まれた機械語命令を
、命令デコードのシーケンスを制御するデコード制御回
路２１の制御の下に、ＰＬＡ２２によってデコードし、
機械語命令に対応したマイクロ命令の先頭アドレスを生
成するとともに、オペランドのアドレスを生成する。生
成されたマイクロ命令の先頭アドレスはＭＣＵ３に与え
られ、オペランドのアドレスは０ＦＵ４に与えられる。

ＭＣＵ３は、マイクロプログラムのシーケンスを制御す
るＲＯＭアドレス発生器３１によって、Ｉ　ＤＵ２から
与えられるマイクロ命令の先頭アドレスから順次アドレ
スを発生し、このアドレスによってマイクロ命令を格納
しているマイクロＲＯＭ　（ＭＲＯＭ）３２からマイク
ロ命令を読み出し、読出したマイクロ命令をマイクロ命
令レジスタ（ＭＩＲ）３３に保持する。ＲＯＭアドレス
発生器３１は、アドレスを連続的に生成するとともに、
割込みや分岐処理におけるアドレスを生成し、セルフテ
スト時には、テストアドレスを生成してＭＲＯＭ３２に
供給する。

０ＦＵ４は、ＩＤＵ２から与えられるオ、ペランドアド
レスによって、データキャッシュメモリ（Ｄ−ＣＡＣＨ
Ｅ）４１あるいは外部メモリからオペランドデータを読
込み、読込んだオペランドデータをオペランドレジスタ
（ＯＰＲ）４２に保持する。保持されたオペランドデー
タは、内部バス６０を介してＥＸＵ５に与えられる。

ＥＸＵ５は、ＭＣＵ３のＭＩＲ３３から与えられるマイ
クロ命令にしたがって、０ＦＵ４から与えられるオペラ
ンドデータや汎用レジスタ（ＲＥＧ）５１のデータを用
いて、演算器（ＡＬＵ）５２により演算処理を行ない、
演算結果を汎用レジスタ５１に格納する。

乱数発生器６は、セルフテスト時のテストデータとなる
乱数及びその反転乱数を発生し、発生した乱数が内部の
レジスタや演算器に与えられる。

テスト制御回路８は、それぞれのユニットに備えられた
テスト制御回路がユニット内のテスト対象のテストシー
ケンスを制御するのに対して、ブロセッサ全体としての
テストシーケンスを制御する。

圧縮器７は、それぞれのユニットの圧縮器によって圧縮
されたデータをさらに圧縮して、プロセッサ全体として
のテスト結果を生成する。

テスト結果格納レジスタ９は、それぞれのユニットにお
けるテスト対象のテスト結果を示す情報を保持するレジ
スタであり、例えば第２図に示すように、それぞれのビ
ット０〜６にテスト対象のテスト結果を対応させている
。

テストベクトルレジスタ（ＴＶＲ）１０は、現在実行中
あるいは直前のテストサイクルで実行されていたテスト
ベクトルのテストプログラムを他のテストプログラムと
区別するための識別情報を格納するレジスタであり、こ
の情報は例えばテストプログラムが格納されているマイ
クロＲＯＭの先頭アドレス等であり、内部バス６ｏを介
して入出力され、ＭＣＵ３に出力が供給される。

このような構成において、プロセッサは、第３図に示す
ように、演算処理やデータのロード／ストアといった通
常の動作を行なっている通常状態と、テスト対象となる
キャッシュメモリ１２．４１やマイクロＲＯＭ３２等の
テストを行なっているテスト状態との２つの状態を遷移
する。

このような状態遷移にあっては、プロセッサが通常状態
時の例えば（ｉ）実行待ちの状態になった時や、（ｉｆ
）テストの開始を指令する機械語命令（テスト開始命令
、ＴＳＴＡＲＴ）や（ｉＨ）ウェイト命令が実行される
と、プロセッサは通常状態からテスト状態へ遷移し、テ
ストベクトルレジスタ（ＴＶＲ）１０に保持された識別
情報に対応するセルフテストが開始される。一方、セル
フテスト時に外部割込みが発生すると、プロセッサはテ
スト状態から通常状態へ移行し、外部割込みが発生した
時に実行されていたテストに対応する識別情報をＴＶＲ
ＩＯに保持した状態でセルフテストを中断して通常処理
が開始される。

このような状態遷移を例えば第４図に示すように繰り返
しながら通常状態の合い間にプロセッサのセルフテスト
が行なわれる。第４図に示す動作タイミングにあっては
、テスト開始命令と外部割込みを定期的に実行すること
によって、通常処理とセルフテストが交互に実行されて
いる。

このように、プロセッサの通常処理の合い間に実行され
るテストベクトルからなる全セルフテストは、第５図に
示す処理フローにしたがって実行される。

第５図（ａ）において、セルフテストが開始されると、
ＰＬＡ２２のセルフテスト（ステップ５１０）、データ
キャッシュメモリ４１のセルフテスト（ステップ５２０
）、命令キャッシュメモリ１２のセルフテスト（ステッ
プ５３０）　、ＭＲＯＭ３２のダンプセルフテスト（ス
テップ５４ｏ）、内部レジスタや演算器５２のセルフテ
スト（ステップ５５０）を順次行なう。

それぞれのセルフテストにあっては、入力テストデータ
あるいは入力テストアドレスを変化させ、それぞれの入
力に対応する出力データがそれぞれのユニットの圧縮器
によって圧縮され、圧縮されたデータが定期的にプロセ
ッサ全体の圧縮器７に与えられて圧縮される。

圧縮器７によって圧縮されたテスト結果は、予め用意さ
れた期待値と比較され（ステップ５６０）、比較結果が
不一致の場合には、エラーが発生したことを示すハング
アップ信号か外部に出力され、プロセッサの動作が停止
される。さらに、必要に応じて割込みを発生させ、エラ
ー発生の状況が外部に報知される（ステップ５７０）。

一方、比較結果が一致した場合には、再び最初からセル
フテストが開始される。

第５図（ａ）に示したそれぞれのセルフテストは、第５
図（ｂ）に示すように複数のテストベクトルに分割され
て構成されており、それぞれのテストベクトルには、他
のテストベクトルと区別するための識別情報となる例え
ばベクトル番号が与えられている。例えば、ＭＲＯＭ３
２のダンプセルフテストにあっては、アドレス０〜６３
番地からデータを読出すテストとなるテストベクトルを
ベクトル９６、アドレス６４〜１２７番地からブタを読
出すテストとなるテストベクトルをベクトル９７といっ
たようにベクトル番号を付与して、全セルフテストを分
割している。　このようなテストベクトルは、それぞれ
のテストベクトルに対応して実行されるテストプログラ
ムが、第６図に示すようにＭＣＵ３のＭＲＯＭ３２に格
納されている。ＭＲＯＭ３２に格納されたテストベクト
ルは、同様にＭＲＯＭ３２に格納された分岐命令によっ
て指定されて実行される。例えば、ＴＶＲ１０が第６図
に示すように８ビツトのレジスタであるならば、このＴ
ＶＲｌ　０の識別情報で区別できるテストベクトルは２
５６通りとなる。したがって、ベクトル番号０〜２５５
のそれぞれのテストベクトルのテストプログラムを指定
するために、それぞれのテストプログラムの先頭アドレ
スへ分岐する分岐命令が第６図に示すようにＭＲＯＭ３
２に格納されている。

このように、第５図（ｂ）に従って分割され、ＭＲＯＭ
Ｂ２に格納されている単位テストベクトルは、それぞれ
第７図に示す処理フローにしたがって実行処理される。

第７図において、まず、テストベクトルレジス（ＴＶＲ
）１０から次に実行しようとするテストベクトルに与え
られた番号、例えば分岐命令のアドレスがＭＲＯＭＢ２
に与えられ、このアドレスで指定される分岐命令が読出
される（ステップ７１０）。分岐命令が読出されると、
この分岐命令によってＴＶＲｌ　０に保持されていた識
別情報に対応したテストベクトルを実行するテストプロ
グラムに分岐して実行され（ステップ７２０）、テスト
ベクトルにおけるテストデータあるいはテストアドレス
の初期値がテスト対象となるユニットの入力レジスタに
セットされる（ステップ７３０）二のような状態におい
て、テストデータあるいはテストアドレスがテスト対象
に供給され、対応した出力がユニット内の圧縮器に転送
されて圧縮され（ステップ７４０）、入力レジスタの内
容が更新される（ステップ７５０）。次に、入力レジス
タの内容が予め設定された終了値に達しているか否かが
判別され（ステップ７６０）、達していない場合は更新
された入力レジスタの内容にもとづいてテストを行ない
、その結果を圧縮器で圧縮する処理が続行される。

一方、入力レジスタの内容が終了値に達した場合には、
すなわち、テストベクトルが終了した場合には、ユニッ
ト内の圧縮器によって圧縮された圧縮データがプロセッ
サ全体の圧縮器７に転送され（ステップ７７０）　、Ｔ
ＶＲＩＯの内容がカウントアツプされてテストベクトル
が終了する（ステップ７８０）。

次に、第３図乃至第７図に示したテスト全体の流れを制
御するマイクロ制御ユニット（ＭＣＵ）３の説明をする
。

第８図はＭＣＵ３の詳細な構成を示すブロック図であり
、第１図と同符号のものは同一物である。

第８図において、ＭＣＵ３のＲＯＭアドレス発生器３１
は、ＲＯＭアドレスセレクタ（Ｒ３ＥＬ）８１、マイク
ロアドレスレジスタ８２、サブルーチンスタック（ＳＳ
Ｔ）８３及びインクリメンタ（ＩＮＣ）８４を備えてい
る。

ＲＯＭアドレスセレクタ８１は、ＭＲＯＭ３２に供給さ
れるアドレスを選択するセレクタであり、次に示す６つ
の入力から選択信号（ｒｓｅｌｃ）にしたがって選択す
る。

入力１は、ＩＤＵ２のＰＬＡ２２から与えられるマイク
ロ命令の先頭アドレスであり、機械語命令の実行を開始
する際に選択される。

入力２は、割込みが発生した時にマイクロプログラムを
強制的に分岐させる際の分岐先のアドレスである。

人力３は、５ＳＴ８３の出力が与えられ、ＭＲＯＭ３２
のセルフテストが終了して、制御をマイクロプログラム
に移行する際の処理プログラムの先頭アドレスである。

入力４は、マイクロプログラムの分岐先のアドレスであ
り、第６図に示したようにＭＲＯＭ３２に格納されたそ
れぞれのベクトル番号のテストベクトルの先頭アドレス
に分岐する場合に用いる。

入力５は、現在実行しているマイクロ命令のアドレスに
インクリメンタ８４によって“１°を加算したアドレス
となる。

人力６は、ＴＶＲ１０の出力が与えられ、ＴＶＲＩＯに
格納されたベクトル番号のテストを開始する時にＭＲＯ
ＭＢ２のアドレスとなる。これらの入力はＲＯＭアドレ
スセレクタ８１によって選択されて、ＭＡＲ８２に与え
られる。

ＭＡＲ８２は、セレクタ８１によって選択されたアドレ
スを一時的に保持するレジスタであり、保持されたアド
レスは、ＭＲＯＭＢ２及びインクリメンタ８４に与えら
れる。

ＭＩＲ３Ｂは、ＭＲＯＭＢ２から読出されたマイクロ命
令を一時的に保持するレジスタであり、保持されたマイ
クロ命令はＮＯＰ発生器（ＮＯＰＧ）８５に与えられる
。

ＮＯＰ発生器８５は、制御信号（ｎ　ｏ　ｐ）にしたが
ってＭＩＲ３３から与えられるマイクロ命令を無効とす
る回路であり、無効とする場合には、ＭＩＲ３３から与
えられたマイクロ命令に代えてＮＯＰ命令（プロセッサ
が実質的な処理を行なわない命令）をマイクロ命令バス
８６に出力し、無効としない場合には、ＭＩＲ３３から
与えられたマイクロ命令をマイクロ命令バス８６に出力
する。

次に、第５図（ｂ）に示した各ベクトルの処理、すなわ
ち第７図の単位テストベクトルの処理の開始のタイミン
グを、第９図（ａ）に示す動作タイミングチャートを参
照して説明する。

ＭＲＯＭ３２から読出されてＭＩＲ３３にセットされた
テスト開始命令（ＴＳＴＡＲＴ）かサイクルＴ２で実行
されると、次のサイクルＴ３におイテ、ＭＡＲ８２＋：
ＴＶＲＩＯの内容がＲＳＥＬ８１によって選択されてセ
ットされ、プロセッサが通常状態からテスト状態へと遷
移する。この時に、マイクロ命令バス８６に出力される
マイクロ命令はＮＯＰ命令となる。

次のサイクルＴ４においては、ＭＡＲ８２にセットされ
たアドレスによってＴＶＲＩＯに格納された識別情報の
テストベクトルを実行するだめのマイクロプログラムの
先頭アドレスへ分岐するための分岐命令がＭＲＯＭ３２
から読出されて、ＭＩＲ３３にセットされる。

次のサイクルＴ５においては、ＭＩＲ３３にセットされ
た分岐命令（ＴＶＲ）すなわち分岐先のアドレスａがＲ
３ＥＬ８１によって選択されてＭＡＲ８２にセットされ
る。また、サイクルＴ４においてＭＡＲ８２にセットさ
れたアドレスＴＶＨにｌＮＣ８４によって１を加算した
アドレスＴＶＲ＋１に対応したマイクロ命令（ＴＶＲ＋
１）がＭＩＲ３３にセットされるが、このマイクロ命令
はこれから実行するセルフテストと無関係であるため、
サイクルＴ５ではマイクロ命令バス８６に出力されず、
ＮＯＰ命令が出力される。

次のサイクルＴ６においては、ＭＡＲ８２にセットされ
たアドレスで指定される分岐先の命令（ａ）、すなわち
テストベクトルを実行するためのマイクロプログラムの
先頭のマイクロ命令がＭＲＯＭ３２から読出されてＭＩ
Ｒ３Ｂにセットされ、マイクロ命令が実行される。この
ように、以降のサイクルにおいては、ＭＡＲ８２にセッ
トされるアドレスがインクリメントされ、インクリメン
トされるアドレスによって指定されるマイクロ命令がＭ
ＲＯＭＢ２から順次読出されてＭＩＲ３３にセットされ
、マイクロプログラムが順次実行されてセルフテストが
行なわれる。

このようにして、ＴＶＲＩＯに格納された識別情報によ
って示されるテストベクトルがサイクルＴ８ですべて終
了すると、ＴＶＲｌ　０の内容がカウントアツプされて
更新される。

次のサイクルＴ９においては、次のテストベクトルに移
行するマイクロ命令が実行され、以降のサイクルにおい
ては、更新されたＴＶＲＩＯの内容で示されるテストベ
クトルが、上述したと同様にして実行され、外部割込み
が発生してプロセッサが通常状態に復帰するまで順次テ
ストベクトルが実行される。

次に、上述したようにセルフテストが進行している時に
、プロセッサを通常状態へ復帰させるための外部割込み
が発生し、セルフテストを中断して通常状態へ遷移する
動作タイミングを、第９図（ｂ）を参照して説明する。

サイクルＴ２〜Ｔ６において、テストベクトルが順次実
行されてセルフテストが進行されている時に、外部割込
みＩ　ＮＴＲが発生すると、次のサイクルＴ７において
、プロセッサがテスト状態から通常状態へ遷移毛、外部
割込みを処理するためのマイクロプログラムの先頭アド
レスＩＮＴがＭＡＲ８２にセットされる。また、このサ
イクルＴ７ては、プロセッサは命令を処理しないため、
マイクロ命令バス８５にはＮ０ＰＧ８５からＮＯＰ命令
が出力される。

次のサイクルＴ８では、ＭＡＲ８３にセットされたアド
レスＩＮＴて指定されるマイクロ命令（ＩＮＴ）がＭＲ
ＯＭ３２から読出されてＭＩＲ３３にセットされ、第９
図（ｂ）に示すように、割込み処理のマイクロプログラ
ムが実行さしル。

このように、ＴＶＲＩＯの内容が保持された状態でテス
ト状態から通常状態へ遷移した後、再びテスト開始命令
を実行すると、ＴＶＲｌｏに保りされた内容で示される
中断されたテストベクトルから順次テストベクトルが上
述したようにして実行される。これにより、第４図に示
したように、プロセッサの通常処理の合い間にテストベ
クトルが順次実行されて、プロセッサ全体のセルフテス
トが進められる。

このように、上記実施例にあっては、全体のセルフテス
トを複数のテストに分割してなるテストベクトルを識別
する情報をＴＶＲＩＯに保持し、テストベクトルが終了
する毎にこの情報が更新されるので、この情報を参照す
ることによって、全体のセルフテストを連続実行するこ
となく、プロセッサの空き時間を利用して不連続的に実
行することが可能となり、リアルタイムでプロセッサの
故障を発見して外部に報知することができるようになる
。

また、プロセッサに故障が発見された場合には、プロセ
ッサの動作処理を停止することが可能であり、直前まで
実行されていたテストベクトルの番号がＴＶＲｌｏに保
持されるため、このテストベクトルから故障が発生した
箇所が判別でき、プロセッサ内で故障診断を行なうこと
が可能となる。

さらには、予備の構成を用意しておき、故障が発生した
構成との交換を行なうことによって、自己修復を故障発
生から極めて短時間で行なうことが可能となり、プロセ
ッサ内の信−頼−性を向上させることができるようにな
る。

セルフテストの対象は、上記したＭＲＯＭ３２の他に例
えばＩＤＵ２ではＰＬＡ２２があり、また０ＦＵ４では
データキャッシュ゛メモリ４１がある。次に、これらの
セルフテストの゛手順゛を説明゛する。

第１０図はＰＬＡ２２のセルフテストに係わる構成を示
す図であり、同図を用いてＰＬＡ２２のセルフテストに
ついて説−明する。

第１０図において、・ＰＬＡ２２のセルフテストは、最
初にＡＮＤ平面１００１のテストが行なわれ、次にＯＲ
平面１００２のテス“トが行なわれる。

まず、通常状態時にはＩＦＵＩから与えられる命令コー
ドを保持する命令レジスタ（ＩＮＲ）１００３にテスト
データの初期値がセットされ、この初期値がインクリメ
ンタ（ＩＮＣ）１００４によって順次インクリメントさ
れ、順次ＡＮＤ平面１００１に与えられる。この時に、
ＯＲ平面１００２のテスト時にＡＮＤ平面１００１の積
項線を順次活性化するエクストラ・アンド・ア、レー（
ＥＡＡ）１００．５は非活性状態とする。

このような状態にあって、ｌＮＲ１００Ｂから出力され
るそれぞれのテストデータに対応してＡＮＤ平面１００
１から出力されるデータは、排他的論理和（ＥＸＯＲ）
ゲート１００６で圧縮され圧縮器（ＬＦＳＲ）２４に書
込まれる。このようにしてテストが進行し、ｌＮＲ１０
０３にセットされるテストデータが終了値に達すると、
ＡＮＤ平面１００１のテストは終了し、０・Ｒ平面１０
０２のテストが開始される。

ＯＲ平面１００２のテストにあっては、テストパターン
発生器（ＥＡＡＧ）１００７がら発生されるテストパタ
ーンにしたがってＥＡＡ１００５によってＡＮＤ平面１
０ｏ１の積項線が順次１本づつ活性化され、それぞれの
積項線の活性化に対応してＯＲ平面１００２から出力さ
れるデータは、圧縮器２４で圧縮される。圧縮器２４の
値はＯＲ平面１００２のテスト終了後、ＡＮＤ平面１０
０１における圧縮データとともにＰＬＡ２２のテスト結
果として内部バス６０に出力され、ＰＬＡ２２のセルフ
テストが完了する。

次に、データキャッシュメモリ４１のセルフテストを、
第１１図を用いて説明する。

第１１図は２ウエイのセットアソシアティブ方式のデー
タキャシュメモリ４１におけるセルフテストに係わる構
成を示す図である。

第１１図において、オペランドフェッチアドレスレジス
タ（ＯＦＡＲ）１１０１にテストアドレスの初期値がセ
ットされると、セットされたアドレスで指定されるキャ
ッシュメモリ４１のオペランドデータがメモリオペラン
ドレジスタ（ＭＯＲ）１１０２に一旦読出されて退避さ
れる。その後、０ＦＡＲＩＩＯＩにセットされたアドレ
スのキャッシュメモリ４１に、乱数発生器とデータ反転
回路からなるテストデータ発生器（ＴＰＯ）１１０３か
ら発生されるテストデータが書込まれ、書込まれたデー
タはキャッシュメモリ４１から読出されて圧縮器（ＬＦ
ＳＲ）４４で圧縮される。また、同様の動作がＴＰＧ１
１０３の出力を反転して行なわれる。

このようなアクセス動作が終了すると、０ＦＡＲ１１０
１から与えられる論理アドレスを物理アドレスに変換す
るトランスレーション・ルックアサイド・バッファ（Ｔ
ＬＢ）の出力とキャッシュメモリ４１の各ラインの物理
アドレスを格納するＴＡＧ１１０５の出力とを比較する
比較器（ＣＯＭＰ）１１０６の比較結果を選択信号とす
るセレクタ（ＳＥＬ）１１０７によってＭＯＲ１１０２
に退避されたデータが選択され、セレクタ（ＳＥＬ）１
１０８及び、セレクタ１１０８の出力と外部メモリから
のデータの入力を制御するバスインターフェースユニッ
ト（ＢＩＵ）１１０９の出力とを選択するセレクタ（Ｓ
ＥＬ）１１１０を介してキャッシュメモリ４１に戻され
る。

その後、０ＦＡＲＩＩＯＩの内容がインクリメンタ１１
１１によってカウントアツプされ、カウントアツプされ
たアドレスで上述したと同様の動作が０ＦＡＲＩＩＯＩ
の内容が終了値に達するまで繰り返し行なわれ、終了値
に達するとセルフテストが終了する。

このような処理手順で進められるそれぞれのテスト対象
のセルフテストにおいて、テスト対象の出力データを圧
縮してテスト結果を得る圧縮器は、例えば第１２図に示
すように構成される。

第１２図において、圧縮器は、入力バス１２０１から一
方の入力に与えられるテスト出力を書込みイネーブル信
号にしたがって圧縮するＥＸＯＲゲート１２０２を介し
てフリップフロップ１２０３が縦続接続されてなり、圧
縮されてフリップフロップ１２０３に保持されたテスト
結果は、出力信号により導通制御される出力バッファ１
２０４を介して内部バス６０に出力される。

第１３図は上記実施例で詳説したこの発明の故障診断装
置を備えたマイクロプロセッサを用いたシステムの構成
を示す図である。

第１３図に示すシステムは、この発明が適用されたマイ
クロプロセッサ（ＭＰＵ）１３０１が、制御対象１３０
２となる例えばＦＡ用のロボット、プラント用のシーケ
ンス制御装置、エレベータや列車の運行管理装置を制御
するシステムである。

ＭＰＵ１３０１は、ＭＰＵ１３０１によって制御される
周辺装置として、パリティチエツク回路１３０３を備え
たメモリ１３０４、フロッピーディスクコントローラ（
ＦＤＣ）１３０５によって制御されるフロッピーデスク
ドライバ（ＦＤＤ）１３０６、シリアルＩ１０インター
フェース（Ｓ１０）１３０７、ＣＲＴコントローラ（Ｃ
ＲＴＣ）１３０８によって制御されるＣＲＴデイスプレ
ィ（ＣＲＴ）１３０９を備え、これらの周辺機器がＭＰ
Ｕ１３０１と接続されるシステムバス１３１０を介して
、制御対象１３０２の制御レジスタにデータを書込むこ
とによって制御対象１３０２を制御している。

このようなシステムにあって、ＭＰＵ１３０１にはタイ
マ１３１１によって一定間隔で外部割込みが与えられ、
これにより、第４図に示したように、ＭＰＵ１３０１の
通常処理の合い間にセルフテストが実行される。セルフ
テストの評価結果において、ＭＰＵ１．３０１に故障が
発見された場合には、ハングアップ信号がメモリ１３０
４のパリティエラー信号、ＦＤＣ１３０５のエラー信号
、５Ｉ０１３０７の通信エラー信号と同様なエラー通知
信号としてＭＰＵ１３０１から制御対象１３０２に与え
られ、これにより制御対象１３０２は緊急停止される。

このように、この発明を適用したプロセッサを用いるこ
とによって、システムの立ち上げ時だけでなく、プロセ
ッサの通常の処理動作中であってもプロセッサのセルフ
テストを行ない、リアルタイムでプロセッサの故障を検
出して報知することが可能となる。これにより、プロセ
ッサに故障が発生した場合であっても、直ちにシステム
を停止することができるので、信頼性、安全性の高い制
御システムを構築することが可能となる。

なお、この発明は、上記実施例に限ることはなく、例え
ば第１４図に示すように、第１図に示したそれぞれのユ
ニットの圧縮器を出力ラッチ回路１４０１に置き換えて
、それぞれのユニットのテスト出力を出力ラッチ回路１
４０１を介してプロセッサ全体の圧縮器７に転送して圧
縮するようにしてもよい。

また、第１５図に示すように、それぞれのユニットの圧
縮器の出力をプロセッサ全体の圧縮器７に内部バス１０
を介さずシリアル転送するようにしてもよい。

さらには、プロセッサにおける全体のセルフテストの処
理を、第１５図の処理フローに示すように、それぞれの
テスト対象のセルフテストが終了する毎に、テスト結果
格納レジスタ（ＴＲＲ）９の各ビットをテスト結果に対
応してセットしながら進めるようにしてもよい。

［発明の効果］ 以上説明したように、この発明によれば、プロセッサの
通常動作状態の合い間に単位セルフテストを順次実行処
理して評価するようにしたので、リアルタイムでプロセ
ッサの故障診断を行なうことが可能となり、プロセッサ
やプロセッサが組込まれたシステムの信頼性を向上させ
るプロセッサの故障診断装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる故障診断装置を含
むマイクロプロセッサの構成を示す図、第２図、第６図
、第８図、第１０図、第１１図。 第１２図は第１図に示すプロセッサの要部構成を示す図
、 第３図及び第４図は第１図に示すプロセッサの動作状態
遷移を示す図、 第５図及び第７図はセルフテストの処理手順を示すフロ
ーチャート 第９図はセルフテストの動作タイミングを示す図、 第１３図は第１図に示すマイクロプロセッサを備えたシ
ステムの構成を示す図、 １１４図乃至第１６図はこの発明の他の実施例を示す図
である。 ２・・・命令デコードユニット（ＩＤＵ）３・・・マイ
クロ制御ユニット（ＭＣＵ）４・・・オペランドフェッ
チユニット（ＯＦ　Ｕ）５・・・実行ユニット（ＥＸＵ
） ７．１５，２４，３５，４４．５３・・・圧縮器８．１
４．２３，３４．４３・・・テスト制御回路９・・・テ
スト結果格納レジスタ １０・・・テストベクトルレジスタ

Claims (1)

1. 【特許請求の範囲】 プロセッサにおける通常動作状態とセルフテスト状態と
   の間の状態遷移を制御する状態遷移制御手段と、 前記状態遷移制御手段によってプロセッサがセルフテス
   ト状態から通常動作状態へ状態遷移された時に、セルフ
   テスト状態時に実行されて状態遷移時に中断された単位
   セルフテストを判別する判別手段と、 前記状態遷移制御手段によってプロセッサが通常動作状
   態からセルフテスト状態へ状態遷移された時に、前記判
   別手段によって判別された単位セルフテストから順次単
   位セルフテストを実行して評価する実行手段と、 前記実行手段の評価結果に基づいてプロセッサに故障が
   発見された場合には、これを報知する報知手段と を有することを特徴とするプロセッサの故障診断装置。