JPH0411397A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電気的に書き換え可能な不揮発性半導体記
憶装置に関し、特にそのデータ読み出し手段に関する。

〔従来の技術〕

メモリには電気的にデータ書き換え可能な読み出し専用
のＥ　Ｅ　Ｆ　ＲＯＭ　（Ｅ　１ｅｃｔｒｉｃａｌｌｙ
　Ｅ　ｒａｓａｂｌｅ　ａｎｄ　Ｐ　ｒｏｇｒａｍｍａ
ｂｌｅ　ＲＯＭ　）かある。第４図は従来のＥＥＦＲＯ
Ｍの構成を示すブロック図である。この図において、ビ
ット線（１）か列方向に、ワード線（２）が行方向に複
数本配置されており、各交差点にはメモリセル（３）か
接続されている。ワード線（２）はＸデコーダ（４）と
データ書き込み時にワド線を昇圧する高圧スイッチ回路
（５）に接続されている。ビット線（１）は高圧スイッ
チ回路（５）とＥＥＦＲＯＭ外部からのデータを一時格
納するコラムラッチ回路（６）に接続される。（７）は
Ｙゲート（８）を制置するＸデコーダ、（９）はＥＥＰ
ＲＯＭ外部からのアドレス信号をアドレスピン００）を
介してＸデコーダ（４）とＸデコーダ（７）に出力する
アドレスバッファ回路、０υはＥＥＦＲＯＭ外部からの
データ信号を入出力バッファ回路ａｚへ入力、又は入出
力／１ノファ回路０２からのデータをＥＥＰＦ！ＯＭ外
部に出力するデータピン、Ｃ１３はデータバス０４）を
介して人出力バッファ回路０のに接続されると共に、Ｉ
１０線止を介してＹゲート（８）に接続されている電流
センスアンプ／書き込みバッファ回路、α■は人出力バ
フフッ回路αｚ１電流センスアンプ／書き込みバッファ
回路α３、アドレスバッファ回路（９）を活性化するた
めの制御信号０７）を生成し、更にコラムラッチ回路（
６）のデータ入出力を制御するＣＬＫ　１信号α〜を生
成する制御信号発生回路である。この制御信号発生回路
０Ｆ５への入力信号はＣＥ倍信号チップイネーブル　チ
ップの活性・不活性を制御する信号）、ＷＥ倍信号ライ
トイネーブル：データの書き込みを制御する信号）、○
Ｅ倍信号アウトプットイネーブル　データ出力を制御す
る信号）である。

第５図はビット線（１）に接続されている回路の詳細図
である。メモリセル（３）は選択トランジスタ０９）と
フローティングゲートを有するメモリトランジスタ■て
構成されている。選択トランジスタ０９）のトレインは
ビット線（１）に、ソースはメモリトランジスタ（至）
のトレインに、ゲートはワード線（２）に接続されてい
る。メモリトランジスタ（イ）のケートにはコントロー
ル信号（２＋）　（以下、ＣＧ信号と称す）か入力され
、又ソースは接地したり、フローティング状態にするだ
めのソース線（２２）に接続されている。ビット線（１
）の一端はＹデコーダ（７）からの出力信号かゲートに
入力されるＹゲートトランジスタ（２３）（Ｙゲート（
８）に内蔵）に接続されている。

Ｙゲートトランジスタ（２３）の他端はＩ１０線０！１
９を介して電流センスアンプ／書き込み７１７７７回路
ａ３に接続されている。又、ビット線（１）のもう−吉
例は、高圧スイッチ回路（５）に接続され、更に、ケー
トにＣＬＫ　ｌ信号ｑＱか入力されるトランジスタ（２
４）を介してコラムラッチ回路（６）に接続されている
。高圧スイッチ回路（５）は、トランジスタ（２５）（
２６）と容量（２７）から構成されている。トランジス
タ（２５）のトレインは高電圧Ｖ　ｐｌｌ（２８）か接
続され、ゲートはヒント線ｍとトランジスタ（２４）の
トレインか接続され、そして、ソースには容量（２７）
とトランジスタ（２６）のトレイン、ゲートか接続され
ている。容量（２７）の他端は発振器等から出力された
ψ信号（２９）か接続されている。このψ信号（２９）
と高電圧Ｖ　ＩＩＩ）（２８）か印加された時にビット
線（１）か昇圧される。コラムラッチ回路（６）はＣＭ
ＯＳインバータか交差接続によって構成されている。

次に、ＥＥＦＲＯＭのデータ書き込みと読み出し動作に
ついて説明する。Ｅ　Ｅ　Ｆ　ＲＯＭへのデータ書き込
みは外部書き込みサイクル、消去サイクル、プログラム
サイクルの３つのサイクルからなる。外部書き込みサイ
クルでは書き込みを行うメモリセルを選択するためのア
ドレス信号かアドレスピン００）を介してアドレスバッ
ファ回路（９）に入力される。このアドレス信号はＸデ
コーダ（４）、Ｙデコーダ（７）に入力され、それぞれ
１本のワード線と例えば１ワ一ド単位で８本のヒツト線
を選択する。

又、書き込みデータはデータピン０υから入出力バッフ
ァ回路α２を介して、電流センスアンプ／書き込みバッ
ファ回路ＣＩ３の書き込みバッファ回路に入力される。

そして、書き込みデータはＩ１０線０ｅからＹゲート（
８）に入力され、それぞれのビット線に伝達される。但
し、Ｉ１０線０９は図示していないか、奇数段の否定論
理回路で構成されているため、データピンａυに入力さ
れたデータとは論理か反転してビット線に伝達されてい
る。そして、この外部書き込みサイクル時に、制御信号
発生回路Ｏｅからの出力信号であるＣＬＫ　ｌ信号０ａ
の論理値が“Ｈ”となり、トランジスタ（２４）か“Ｏ
Ｎ”状態となり、Ｉ１０線０９の論理値かコラムラッチ
回路（６）にラッチされる。次に、消去サイクルである
か、制御信号発生回路０ＧからのＣＬＫ　ｌ信号Ｏ汚の
論理値が“Ｌ”となり、トランジスタ（２４）か“ＯＦ
Ｆ”状態となり、コラムラッチ回路（６）はビット線（
１）から切り離される。第５図では説明の便宜上、１つ
のメモリセル（３）シか図示していないか、具体的には
８個のメモリセルて１つの単位（データ１バイト分）を
つくり、その８個のメモリセルに１つのＣＧ信号（２１
）か共通に入力されている。このＣＧ信号（２１）か高
電圧Ｖｐｐまて昇圧され、ノース線（２２）か接地され
る。そして、メモリトランンス夕■のトレイン側か接地
され、ケートに高電圧Ｖｐｐか印加されるので、メモリ
トランジスタ（イ）のフローティングゲートにはトンネ
ル現象により電子か注入される。これにより、メモリト
ランジスタ２０のしきい値か高（なる（メモリセル（３
）にデータ“１”を書き込んだ状態）。最後に、プログ
ラムサイクルでは、メモリセル（３）に接続されている
ＣＧ倍信号２１）か接地レベルとなる。そして、制御信
号発生回路ＯＧからの出力信号のＣＬＫＩ信号Ｏｅの論
理値か“Ｈ”となってトランジスタ（２４）か“ＯＮ”
状態になり、例えば、コラムラッチ回路（６）に論理値
“Ｈ″かラッチされているときはトランジスタ（２５）
か“ＯＮ”状態となり、高電圧ＶＩＩ１１（２８）とφ
信号（２９）により、ヒツト線（１）か高電圧に昇圧さ
れる。又、ワード線（２）もＸデコーダ（４）に接続さ
れた高圧スイッチ回路（５）によって昇圧される。

メモリトランジスタ２０のゲートかＣＧ倍信号２１）に
より接地レベルとされ、トレイン側かピット線（１）の
昇圧により高電圧か印加される。このために、フローテ
ィングゲートからドレイン側に電子か移動するので、フ
ローティングゲート内のしきい値か低くなる（メモリセ
ル（３）にデータ“０”を書き込んだ状態）。以上か書
き込み動作である。次に読み出し動作について説明する
。アドレスバッファ回路（９）を介して、アドレスピン
α０）から入力されたアドレス信号により、読み出した
いメモリセルが選択される。そのメモリセルか例えば、
メモリセル（３）とすると、電流センスアンプ／書き込
み回路０３の電流センスアンプにより、メモリセル（３
）内のメモリトランジスタ（イ）を介して電流か流れる
か否かを検知して、メモリセル（３）に書き込まれたデ
ータか′１″であるのか、“０”であるのかを判定する
。判定されたデータは電流センスアンプ／書き込みバッ
ファ回路（９）から入出力バッファ回路０１）へ出力さ
れ、データピンＯＤを介してＥＥＰＲＯＭ外部へ出力さ
れる。このように、アドレス信号で指定されたメモリセ
ルか電流センスアンプ／書き込み回路０３により、デー
タを検知してＥＥＦＲＯＭ外部に出力される。

〔発明か解決しようとする課題〕 従来の不揮発性半導体記憶装置は以上のように構成され
ているので、読み出しサイクルにおいてはアドレスバッ
ファ回路に入力されたアドレス信号に従ってＸデコーダ
と、そして、Ｘデコーダにより選択されたＹゲートによ
り、ワード線と８本のビット線に接続された８個（１バ
イトデータ）のメモリセルを選択して、その各メモリセ
ルを電流センスアンプ回路によりセンスして結果を人出
カバッファ回路を介してＥＥＦＲＯＭ外部に出力してい
た。このために、読み出しサイクルでは、選択されたメ
モリセルについて、−々電流センスアンプ回路によりセ
ンスする必要かあり、読み出し時間か長くなると言う問
題点かあった。

この発明は、上記のような問題点を解決するためになさ
れたちのてあり、読み出しサイクルにおいて、ＤＲＡＭ
等のページモード読み出しのように、メモリセルからの
データ読み出し時間の高速この発明に係る不揮発性半導
体記憶装置は、複数のワード線と複数のピット線対の交
点にフロティングケートと有するメモリセルを配置し、
更にピット線対の各ピット線に負荷容量を接続してピッ
ト線対の一方のメモリセルとヒツト線対の他方の負荷容
量の電位差を増幅し、保持する差動増幅手段を設け、こ
の差動増幅手段とビット線との間に伝達トランジスタを
接続したものである。

〔作　用〕

上記のように構成された不揮発性半導体記憶装置では、
差動増幅手段にメモリセルと負荷容量間の電位差を増幅
保持しておくので、同一メモリセルか続いて選択された
場合、差動増幅手段の保持データか直ちに読み出される
。

〔実施例〕

第１図はこの発明の一実施例を示すＥＥＦＲＯＭの構成
を示すブロック図である。（４）、　（５）、　（７）
〜０７）は上記従来装置と同一あるいは相当する部分を
示すものである。但し、０３は従来の電流センスアンプ
回路に代えて単に増幅機能を有する読み出し／書き込み
バッファ回路である。（３０）はメモリアレイ（３１）
とメモリアレイ（３２）のそれぞれのビット線に接続さ
れたセンスアンプ回路、（３３）〜（３６）は制御信号
発生回路αＱで生成された信号であり、ブロック選択回
路（３７）に出力される制御信号である。

制御信号（３３）〜（３６）は詳細すると、（３３）は
ブロック信号（以下、ＢＬＫ信号と称す）、（３４）は
センス信号（以下、Ｓ信号と称す）、（３５）はリセッ
ト信号（以下、Ｒ３Ｔ信号と称す）、（３６）はキャパ
シタ制御信号（以下、ＣＬ倍信号称す）である。

ブロック選択回路（３７）は、ＢＬＫ信号（３３）、Ｓ
信号（３４）、Ｒ３Ｔ信号（３５）、ＣＬ倍信号３６）
とアドレスバッファ回路（９）からの選択信号（３８）
か入力される。そして、ＢＬＫＬ信号（３９）、ＢＬＫ
Ｒ信号（４０）、ＳＬ信号（４１）、ＳＲ信号（４２）
、Ｒ３ＴＬ信号（４３）、Ｒ３ＴＲ信号（４４）、ＣＬ
Ｌ信号（４５）、ＣＬＲ信号（４６）かセンスアンプ回
路（３０）に出力される。ＢＬＫＬ信号（３９）、ＢＬ
ＫＲ信号（４０）はＢＬＫ信号（３３）、ＳＬ信号（４
１）、ＳＲ信号（４２）はＳ信号（３４）、Ｒ３ＴＬ信
号（４３）、ＲＳ　Ｔ’！紀ｆ言号（４４）はＲ８Ｔ信
号（３５）、ＣＬＬ信号（４５）、ＣＬＲ信号（４６）
はＣＬ倍信号３６）に対応し、左右のメモリアレイ（３
］）、　（３２）に振り分けられたちのてあり、このＢ
ＬＫＬ信号（３９）、Ｂ　Ｌ　Ｋ　Ｒ信号（４０）、Ｓ
Ｌ信号（４１）、ＳＲ信号（４２）、Ｒ３ＴＬ信号（４
３）、Ｒ３ＴＲ信号（４４）、ＣＬＬ信号（４５）、Ｃ
ＬＲ信号（４６）の８信号の内、との信号の論理値か“
Ｈ”または、“Ｌ”になるかは選択信号（３８）により
決定される。

第２図はセンスアンプ回路（３０）の詳細な回路図であ
る。（４９）はＰチャネル型トランジスタ（５０）（５
１）とＮチャネル型トランジスタ（５２）、　（５３）
で構成されたフリップフロップ回路である。（５４）は
ゲートにＳＯ倍信号４８）が入力されるトランジスタで
あり一方か電源（８４）に、他方かＰチャネル型トラン
ジスタ（５０）、　（５１）のソース側に接続されてい
る。

（５５）はゲートにＳＯ倍信号４７）か入力されるトラ
ンジスタであり、一方か接地され、他方かＮチャネル型
トランジスタ（５２）、　　（５３）のソース側に接続
されている。（５６）はゲートにＲ３ＴＬ信号（４３）
か入力されているトランジスタであり、トレイン側かヒ
ツト線（５８）に、ソース側か接地されている。

（５７）はゲートにＲ３ＴＲ信号（４４）か入力されて
いるトランジスタてありトレイン側かビット線（５９）
に、ソース側か接地されている。（６０）”Ａ’ゲート
にＢＬＫＬ信号（３９）’ｒ大入力れるトランジスタで
あり、ビット線（５８）とフリップフロップ回路（４９
）のノート　（６１）に接続されている。（６２）はゲ
ートにＢＬＫＲ信号（４０）か入力されるトランジスタ
であり、ビット線（５９）とフリップフロップ回路（４
９）のノード（６２）に接続されている。（６４）はゲ
ートにＳＬ信号（４１）か入力されているトランジスタ
であり、トレイン側かヒツト線（５８）に、ソース側が
電源（６５）に接続されている。（６６）はＳＲ信号（
４２）かゲートに入力されるトランジスタてあり、ドレ
イン・２ 側かビット線（５９）に、Ｙ−ス側か電源（６７）に接
続２されている。（６８）はゲートにＣＬＬ信号（４５
）か入力されるトランジスタであり、ドレイン側かピッ
ゲートにＣＬＲ信号（４６）か入力されるトランジスタ
であり、トレイン側かビット線（５９）に、ソース側か
容量（７１）に接続されている。容量（７］）の他方の
電極は、接地されている。（７２）はヒツト線（５８）
とワード線（７３）に接続されているメモリセルであり
、ゲートにワード線（７３）か入力されている選択トラ
ンジスタ（７４）とゲートにＣＧ信号（７５）か入力さ
れるフローティングゲートを有するメモリトランジスタ
（７６）て構成されている。メモリトランジスタ（７６
）のソース側はソース線（７７）か接続されている。（
７８）はビット線（５９）とワード線（７９）に接続さ
れているメモリセルてあり、ゲートにワード線（７９）
か入力されている選択トランジスタ（８０）とゲートに
ＣＧ信号（８１）が入力されるフローティングゲートを
有するメモリトランジスタ（８２）で構成されている。

メモリトランジスタ（８２）のソース側はソース線（８
３）か接続されている。（８４）はＹデコーダ（７）か
らの出力信号かゲートに入力されるトランジスタであり
Ｙゲート（８）の中に内蔵されている。

又、ＢＬＫＬ信号（３９）はビット線（５８）とフリッ
プフロップ回路（４９）の間でデータのやりとりを制御
し、ＢＬＫＲ信号（４０）はビット線（５９）とフリノ
プフロップ回路（４９）の間でデータのやりとりを制御
する。ＳＬ信号（４１）、Ｓ、Ｒ信号（４２）は、それ
ぞれヒツト線（５８）、ビット線（５９）の容量の充電
を制御するための制御信号である。そして、ＣＬＬ信号
（４５）、ＣＬＲ信号（４６）は、ビット線（５８）と
ビット線（５９）の容量に大小を付けるための制御信号
である。Ｒ８ＴＬ信号（４３）とＲ３ＴＲ信号（４４）
はフリップフロップ回路（４９）やビット線（５８）、
　　（５９）を初期状態にするための制御信号である。

次に、このＥＥＰＲＯＭの動作について説明する。まず
、データの書き込みと消去動作について述へる。これは
、従来装置と同様に外部書き込みサイクル、消去サイク
ル、プログラムサイクルの３サイクルから構成される。

第２図において、メモリセル（７２）か選択された場合
について説明する。

まず、外部書き込みサイクルでは、ＳＯ倍信号４７）の
論理値か“Ｈ”、子方信号（４８）の論理値か“Ｌ”に
保たれる。そして、Ｒ８ＴＬ信号（４３）の論理値か“
Ｈ”となり、フリップフロップ回路（４９）か初期状態
となり、その後、１；！　Ｓ　Ｔ　Ｌ信号（４３）の論
理値か“Ｌ”となる。書き込みデータは入出カッ＼・。

フ了回路ａ２を介して、読み出し／書き込みバ、ソファ
回路０３に出力される。そして、読み出し／書き込みバ
ッファ回路０３からＩ１０線ａ９に伝達されるか、Ｉ１
０線αＳは従来同様、奇数段のインバータ（図示せず）
て構成されているのて、データピンＣ１１）に入力され
たデータの論理値か反転されてトランジスタ（８４）を
通過してビット線（５８）に伝えられる。そして、ＢＬ
ＫＬ信号（３９）の論理値か“Ｈ”となって、ビット線
（５８）に伝えられたデータはフリップフロップ回路（
４９）に伝わり、そこで保持される。次に消去サイクル
では、ＢＬＫＬ信号（３９）の論理値が“Ｌ”となり、
フリップフロップ回路（４９）はビット線（５８）から
切り離される。そして、ＣＧ信号（７５）か高電圧まで
昇圧されソース線（７７）か接地される。メモリトラン
ジスタ（７６）のトレイン側か接地され、ＣＧ信号（７
５）によりケートに高電圧か印加されるので、メモリト
ランジスタ（７６）のフローティングゲートにトンネル
現象により電子か注入され、これにより、メモリ）・ラ
ンジスタ（７６）のしきい値は高くなる（データ値“１
”か書き込まれた状態）。そして、プログラムサイクル
では、ＣＧ信号（７５）は接地レベルとされ、ＢＬＫＬ
信号（３９）の論理値か“Ｈ”となり、又、トランジス
タ（５４）のソース側に電源（５６）により、高電圧Ｖ
ｐｐが印加される。このことにより、フリップフロップ
回路（４９）のノード（６１）の論理値か“Ｈ”であれ
ばノード（６１）は高電圧■ｐｐまで昇圧され、ビット
線（５８）は高電圧■ｐｐまて昇圧される。又、ワード
線（７３）もワード線（７３）が接続されている高圧ス
イッチ回路（５）により高電圧■ｐｐに昇圧される。

そして、メモリトランジスタ（７６）のゲートかＣＧ信
号（７５）により接地されているので、フローティング
ゲート内の電子かドレイン側に通り抜けする。

このために、メモリトランジスタ（７６）のしきい値は
低（なる（データ値“０”か書き込まれた状態）又、メ
モリセル（７８）か選択された場合、まずフリップフロ
ップ回路（４９）やビ・ノド線（５８）、　　（５９）
か上記の通り初期状態とされる。その後、フリップフロ
ップ回路（４９）に保持されるまでは上記と同一である
。消去サイクルにおいて、ＢＬＫＲ信号（４０）の論理
値か“Ｌ”となり、フリップフロップ回路（４９）とビ
ット線（５９）か切り離される。そして、上記のメモリ
セル（７２）の消去サイクル時の様に、ＣＧ信号（８１
）とソース線（８３）により、メモリトランジスタ（８
２）のフローティングゲートにトンネル現象により電子
か注入される。そして、プログラムサイクルでは、ＣＧ
信号（８１）か接地され、ＢＬＫＲ信号（４０）の論理
値が“Ｈ”となり、トランジスタ（５４）のソース側に
電源（５６）により高電圧Ｖｐ１か印加される。このこ
とにより、フリップフロップ回路（４９）のノー）”（
６３）の論理値か“Ｈ”の時はノード（６３）か高電圧
Ｖｐｐまて昇圧されヒツト線（５９）は高電圧Ｖｐｐま
て昇圧される。このために、メモリトランジスタ（８２
）のフローティングゲート内の電子かドレイン側に通り
抜けし、メモリトランジスタ（８２）のしきい値は低く
なる。但し、ノート（６１）とノート（６３）では論理
値か反転しているのでメモリセル（７２）か選択された
場合とは異なり、メモリセル（７８）か選択された時は
、データビンＯ１）から入力されたデータの反転データ
かメモリセル（７８）に書き込まれることになる。以上
か書き込み、消去動作である。

次に、読み出し動作について説明する。第３図まセンス
アンプ回路（３０）に入力される各信号とワド線（７３
）のメモリセル（７２）のデータ読み出し時のクロック
のタイミングチャートである。例えば、メモリセル（７
２）が選択された場合について説明す“Ｌ”となり、フ
リップフロップ回路（４ｇ）か不活性にされる。そして
、ＢＬＫＬ信号（３９）、ＢＬＫＲ信号（４０）、ＣＬ
Ｌ信号（４５）、ＣＬＲ信号（４６）の各信号の論理値
か”Ｈ”となる。この状態て、Ｒ３ＴＬ信号（５６）と
Ｒ３ＴＲ信号（５７）の論理値か“Ｈ”となり、フリッ
プフロップ回路（４９）とビット線（５８）、（５９）
か初期状態となる。その後、Ｒ３ＴＬ信号（４３）、Ｒ
８ＴＲ信号（４４）の論理値か“Ｌ”となり、選択され
たワード線（７３）、ＳＬ信号（４１）、ＳＲ信号（４
２）の論理値か“Ｈ″　ＣＬＬ信号（４６）の論理値か
”Ｌ”となる。ビット線（５８）の電位は、もし選択さ
れたメモリセル（７２）か書き込まれた状態（データ“
０”か記憶されている状態）なら、トランジスタ（６４
）、選択トランジスタ（７４）、メモリトランジスタ（
７６）の特性、各ゲートに印加される電圧によって決ま
る電位レベルである。この電位レベルはＩＶ程度である
。もし、消去された状態（データ“１”が記憶されてい
る状態）なら、ビット線（５８）の電位は徐々に上昇し
て行く。一方、非選択側のビット線（５９）の電位は、
ワード線（７９）か選択されていないため、消去された
状態と等価な電位であり、徐々に上昇して行く。しかし
、ＣＬＬ信号（４５）の論理値か“Ｌ″　ＣＬＲ信号（
４６）の論理値か“Ｈ“であるために、ビット線（５９
）の容量は、容量（７１）によって、ビット線（５８）
の容量に比へて大きくなる。このために、ビット線（５
９）はビット線（５８）よりも充電に時間かかかる。従
って、ビット線（５９）の電位はメモリセル（７２）に
ブタの“ｌ”か書き込まれている時のヒント線（５８）
電位と、データの“０”か書き込まれている時のヒツト
線（５８）の電位の中間電位となる。つまり、ビット線
（５９）の電位を基準電位として、ヒツト線（５８）の
電位か基準電位よりも高いか、低いかを決定する。そし
て、ＢＬＫＬ信号（３９）、ＢＬＫＲ信号（４０）、ワ
ード線（７３）、ＣＬＲ信号（４６）の論理値か“Ｌ″
　ＳＯ倍信号４７）の論理値が“Ｌ″　ＳＯ倍信号４８
）の論理値が“Ｈ”となり、フリップフロップ回路（４
９）が活性化される。そして、基準電位とビット線（５
９）の電位差の増幅を行う。その結果、フリップフロッ
プ内にＯＶ（論理値“Ｌ”）又は、５Ｖ（論理値“Ｈ”
）値が保持される。保持された値は、ＢＬＫＬ信号（３
９）、トランジスタ（８４）か“ＯＮ”状態となること
により、まず、ビット線（５８）に伝達され、そしてＩ
１０線１９に出力される。

ビット線（５８）に伝達された時は、ワード線（７３）
の論理値か“Ｌ”なので、リードデイスターブの問題は
生しない。そして、フリップフロップ回路（４９）に保
持されているデータはＩ１０線（１つから読み出し／書
き込みハソファ回路０３に出力され、データバスａ４１
を介して入出力ハッフ了回路ａ２に出力される。又、メ
モリセル（７８）か選択された場合、ビット線（５８）
か基準電位となる。初めに、ＢＬＫＬ信号（３９）、Ｂ
ＬＫＲ信号（４０）、ＣＬＬ信号（４５）、ＣＬＲ信号
（４６）、Ｒ３ＴＬ信号（４３）、Ｒ８ＴＲ信号（４４
）の論理値か“Ｈ”となり、フリップフロップ回路（４
９）とビット線（５８）、　（５９）か初期状態にされ
る。その後、Ｒ３ＴＲ信号（４４）、ＲＳＴＬ信号（４
４）の論理値が“Ｌ”となり、選択されたワード線（７
９）、ＳＬ信号（４１）、ＳＲ信号（４２）の論理値か
“Ｈ″　ＣＬＲ信号（４５）の論理値か“Ｌ”となる。

そして、ヒツト線（５８）を基準電位として、メモリセ
ル（７８）に記憶されているデータか“０”なのか。

“】”なのかを決定し、決定されたデータはＩ１０線０
９へ出力される。

このＥＥＰＲＯＭの場合、例えば、読み出し時において
、ワード線（７３）か選択された場合、ワード線（７３
）に接続されている全メモリセル（第２図では１つのメ
モリセル（７２）　Ｌか図示していないか、実際は複数
のメモリセルかワード線（７３）に接続されているンに
記憶されているデータか上記の様な読み出し動作により
、それぞれのビット線に接続されているフリップフロッ
プ回路に保持される。

このために、読み出し時にアドレスバッファ回路（９）
に人力されたアドレス信号の内、Ｘデコーダ（４）に入
力される信号に変化か無い場合、つまり、ワード線（７
３）が再び選択された時は、Ｘデコーダ（７）により選
択されたビット線に接続されているフリップフロップ回
路に保持されているデータを読み出すだけでよい。ＢＬ
ＫＬ信号（３９）の論理値を“Ｈ”として、フリップフ
ロップ回路に保持されているデータをビット線に出力す
る。この時は、ワード線（７３）はすでに“Ｌ”となっ
ている。ビット線に出力されたデータはＩ１０線０９を
介して、読み出し／書き込みバッファ回路ａ３に出力さ
れ、そして、データバス圓を介して、人出力バッファ回
路０ｚに出力される。

上記の様なＥＥＰＲＯＭては、読み出し時において、同
一ワード線を選択し、ヒツト線のみか変化した場合に、
各ビット線に接続されているフリップフロップ回路に保
持されているデータを読み出すたけてよいので、従来の
様に同一ワード線か選択された時もセンスアンプ回路に
よるメモリセル内のデータ決定という時間を省くことか
できるため、高速にデータか読み出せる。

なお、上記実施例ではトランジスタ（６４）、　（６６
）のドレイン側はそれぞれ電源（６５）、　（６７）に
接続されていたが他の電圧でもよい。又、ＳＬ慣号（４
１）、ＳＲ信号（４２）の論理値”Ｈ”のレベルは電源
電圧でなくてもよい。

また、上記実施例では一方のビット線（５８）にトラン
ジスタ（８４）を介してＩ１０線α９か接続されていた
か、図面上キビット線（５９）の右端にＸデコーダ（７
）からの出力信号か入力されるトランジスタの一端を接
続し、他端か別い設けられたＩ１０線に接続される様に
構成されてもよい。更に、図面上トランジスタ（５６）
はトランジスタ（６０）の右側に設けられていたが、左
側に設けられてもよく、トランジスタ（５７）は同様に
トランジスタ（６２）の右側に設けられてもよい。

〔発明の効果〕

二の発明は、メモリセルのデータ読み出しにおいて、メ
モリセルのデータか対応する差動増幅手段に保持される
ように構成したので、同一ワード線か続いて選択された
場合、差動増幅手段に保持されているデータを直接読み
出すたけてよく、ＤＲＡＭ等のベージモード読み出しの
様なデータの高速読み出しが実行できる不揮発性半導体
記憶装置か得られるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すＥＥＦＲＯＭの構成
を示すブロック図、第２図は第１図に示すセンスアンプ
回路の詳細な回路図、第３図は第２図のセンスアンプ回
路に入力される各信号とワード線のデータ読み出し時の
クロックのタイミングチャート、第４図は従来のＥＥＦ
ＲＯＭの構成を示すブロック図、第５図は第４図におけ
るビット線に接続されている回路の詳細図である。 図において、（３０）はセンスアンプ回路、（４９）は
フリップフロップ回路、（５８）、　（５９）はビット
線、（６０）、　（６２）は伝達トランジスタ、（６８
）、（７ｏ）は制御トランジスタ、（６９）、　（７１
）は容量、（７２）、　（７８）はメモリセル、（７３
）、　　（７９）はワード線、　　（７６）（８０）は
メモリトランジスタである。 なお、各図面中、同一符号は同一、又は相当部分を示す
。

Claims (1)

【特許請求の範囲】
1. 　複数のワード線と、複数のビット線対と、フローティ
   ングゲートを有するメモリトランジスタか前記ワード線
   と前記ビット線対の少なくとも一方のビット線との交点
   に接続された複数のメモリセルと、前記ビット線対の各
   ビット線にそれぞれ制御トランジスタを介して接続され
   、該ビット線に基準電位を与える負荷容量と、前記ビッ
   ト線対の一方に接続された前記メモリセルの電位に基づ
   く一方のビット線電位と、前記ビット線対の他方に接続
   された前記負荷容量の基準電位に基づく他方のビット線
   電位との電位差を増幅して保持する差動増幅手段と、前
   記差動増幅手段と前記ビット線との間に接続された伝達
   トランジスタとを備えた不揮発性半導体記憶装置。