JPH04109868A - スイッチング電源の制御方法 - Google Patents
スイッチング電源の制御方法Info
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- JPH04109868A JPH04109868A JP22603990A JP22603990A JPH04109868A JP H04109868 A JPH04109868 A JP H04109868A JP 22603990 A JP22603990 A JP 22603990A JP 22603990 A JP22603990 A JP 22603990A JP H04109868 A JPH04109868 A JP H04109868A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は安定な電圧の直流電力を供給するための電源(
スイッチングレギュレータ)の制御方法およびその装置
に関するものである。
スイッチングレギュレータ)の制御方法およびその装置
に関するものである。
近年、電子機器等の小型化動向に呼応して、これらの機
器に安定な直流電力を供給する直流安定化電源に対して
も小型化の要請は一層高まっている。直流安定化電源の
制御方式には大別してドロッパ方式とスイッチング方式
があるが、小型化。
器に安定な直流電力を供給する直流安定化電源に対して
も小型化の要請は一層高まっている。直流安定化電源の
制御方式には大別してドロッパ方式とスイッチング方式
があるが、小型化。
高効率化に有利なスイッチング方式が今日ドロッパ方式
に代わり広く使用されるようになった。ドロッパ方式が
抵抗変化によって出力電圧を制御するのに対して、スイ
ッチング方式の安定化電源(以下、スイッチング電源)
はスイッチング素子のON時間とOFF時間の比(デユ
ーティ比)を制御することにより出力電圧を安定化する
。したがって、スイッチング電源はスイッチング周波数
を高めることによって小型化できる利点をもつ。
に代わり広く使用されるようになった。ドロッパ方式が
抵抗変化によって出力電圧を制御するのに対して、スイ
ッチング方式の安定化電源(以下、スイッチング電源)
はスイッチング素子のON時間とOFF時間の比(デユ
ーティ比)を制御することにより出力電圧を安定化する
。したがって、スイッチング電源はスイッチング周波数
を高めることによって小型化できる利点をもつ。
しかしながら、高周波化による小型化にも限界がある。
周波数が高くなるほどパワートランジスタや磁性素子の
パワー損失による発熱が大きくなり放熱対策にスペース
を費やすことになるからである。また、周波数が高くな
ると現在一般に用いられているパルス幅変調方式(以下
PWM)では、スイッチング素子のストレージタイムや
デッドタイム、制御用ICの信号遅延時間等により入力
電圧変動の制御可能範囲が狭くなる問題が生じる。
パワー損失による発熱が大きくなり放熱対策にスペース
を費やすことになるからである。また、周波数が高くな
ると現在一般に用いられているパルス幅変調方式(以下
PWM)では、スイッチング素子のストレージタイムや
デッドタイム、制御用ICの信号遅延時間等により入力
電圧変動の制御可能範囲が狭くなる問題が生じる。
上記の問題のうち発熱については、共振型の回路および
低損失の磁性素子の採用によって解決が図られようとし
ている。しかしながら、スイッチング素子のストレージ
タイムや信号遅延時間等の問題に対しては、今日までに
抜本的対策はなされていない。
低損失の磁性素子の採用によって解決が図られようとし
ている。しかしながら、スイッチング素子のストレージ
タイムや信号遅延時間等の問題に対しては、今日までに
抜本的対策はなされていない。
本発明はスイッチング電源の一層の高周波化に対して、
現在実用化されているPWM制御方式に代えて、スイッ
チング素子などに付随する問題点を回避できる新しいス
イッチング電源の制御方式としてパルス数制御方式に基
づく新しい制御回路とそれを塔載するスイッチング電源
装置を提供することにある。
現在実用化されているPWM制御方式に代えて、スイッ
チング素子などに付随する問題点を回避できる新しいス
イッチング電源の制御方式としてパルス数制御方式に基
づく新しい制御回路とそれを塔載するスイッチング電源
装置を提供することにある。
本発明は、安定な直流電圧を供給するスイッチング電源
において、基準となる出力電圧Vsに対して出力電圧V
oが変動するとき、変動の大きさVo=Vsに応じて、
vo>VsのときはN番目のパルスを間引き、VQ<V
sのときはN番目とN+1番目の間に1個のパルスを挿
入することにより、出力電圧を一定に制御するスイッチ
ング電源の制御方法および装置である。ここで、Nは次
式より求められる数値の小数点以下を四捨五入した整数
の絶対値である。
において、基準となる出力電圧Vsに対して出力電圧V
oが変動するとき、変動の大きさVo=Vsに応じて、
vo>VsのときはN番目のパルスを間引き、VQ<V
sのときはN番目とN+1番目の間に1個のパルスを挿
入することにより、出力電圧を一定に制御するスイッチ
ング電源の制御方法および装置である。ここで、Nは次
式より求められる数値の小数点以下を四捨五入した整数
の絶対値である。
N=V s / (Vo V s ) ・
・・(+)〔作用〕 すなわち、本発明で採用する制御方式はパルス周波数と
パルス幅を固定して一定時間に含まれるパルス数を代え
ることにより出力電圧を制御する方法で、入力電圧の変
動によって生じる基準状態に対する出力電圧の変動を検
知して、パルスの数を増減することにより出力電圧を一
定に制御する方法である。(+)式で求められるNのう
ち、その最大値は要求される精度を勘案して決められる
。
・・(+)〔作用〕 すなわち、本発明で採用する制御方式はパルス周波数と
パルス幅を固定して一定時間に含まれるパルス数を代え
ることにより出力電圧を制御する方法で、入力電圧の変
動によって生じる基準状態に対する出力電圧の変動を検
知して、パルスの数を増減することにより出力電圧を一
定に制御する方法である。(+)式で求められるNのう
ち、その最大値は要求される精度を勘案して決められる
。
例えば、基準電圧に対して0.2%の精度が要求される
場合は、N=500となる。言い換えれば、本発明の方
式では±1/N=0.002の出力電圧の変動が生じた
ときに、出力電圧が基準電圧より高い場合はN(=50
0)番目のパルスを間引き、出力電圧が基準電圧より低
い場合はN(=500)番目とN+]番目(=501)
のパルスの間に1つのパルスを挿入するように制御系を
動作させる。
場合は、N=500となる。言い換えれば、本発明の方
式では±1/N=0.002の出力電圧の変動が生じた
ときに、出力電圧が基準電圧より高い場合はN(=50
0)番目のパルスを間引き、出力電圧が基準電圧より低
い場合はN(=500)番目とN+]番目(=501)
のパルスの間に1つのパルスを挿入するように制御系を
動作させる。
本発明の方法では、出力電圧はパルスの数に比例するの
で、基準電圧出力時のパルス数を発振パルス数の50%
に設定するのがもっとも広範囲の入力電圧変動に対応で
きるので好ましい。また発振パルスから1つおきにパル
スを間引いてつくった50%制御パルスがパルス形成の
容易さおよび出力電圧の安定化に有効である。本制御方
法においてはNを変えて出力電圧を調節するが、これを
次式のように表すことができる。
で、基準電圧出力時のパルス数を発振パルス数の50%
に設定するのがもっとも広範囲の入力電圧変動に対応で
きるので好ましい。また発振パルスから1つおきにパル
スを間引いてつくった50%制御パルスがパルス形成の
容易さおよび出力電圧の安定化に有効である。本制御方
法においてはNを変えて出力電圧を調節するが、これを
次式のように表すことができる。
V o/ V s = (N+1> /N −・・
(2)ここで、Voは現在の出力電圧、Vsは基11!
!電圧である。一定時間に含まれるパルス数が出力電圧
に比例するので(2)式の左辺のVoとVsの比に近い
整数として右辺のパルス数Nを決めることができる。た
だし、右辺のN+1はVo>Vsのとき、N−1はVo
< V sのときに使用する。実際の制御では、(2)
式の右辺の符号を逆にする。すなわち、Vo>Vsのと
きはN番目のパルスを1つ間引き、V O< V sの
ときはN番目とN+1番目の間に1つのパルスを挿入す
る。このようにすれば、出力電圧Voを基準電圧Vsに
対して0〜2倍の範囲で制御することができる。
(2)ここで、Voは現在の出力電圧、Vsは基11!
!電圧である。一定時間に含まれるパルス数が出力電圧
に比例するので(2)式の左辺のVoとVsの比に近い
整数として右辺のパルス数Nを決めることができる。た
だし、右辺のN+1はVo>Vsのとき、N−1はVo
< V sのときに使用する。実際の制御では、(2)
式の右辺の符号を逆にする。すなわち、Vo>Vsのと
きはN番目のパルスを1つ間引き、V O< V sの
ときはN番目とN+1番目の間に1つのパルスを挿入す
る。このようにすれば、出力電圧Voを基準電圧Vsに
対して0〜2倍の範囲で制御することができる。
つぎに、本発明の実施態様について述べる。
(1)式においてVo−〜′Sを差動増幅器によって求
め、これをV−fコンバータを通して50%デユティの
矩形波にする。このときV−fコンバタは発振周波数を
Vsに対してfsとなるように設定する。そのとき(3
)式が成立する。
め、これをV−fコンバータを通して50%デユティの
矩形波にする。このときV−fコンバタは発振周波数を
Vsに対してfsとなるように設定する。そのとき(3
)式が成立する。
N= f s / f =T/ T s ・・1
3)ここで、fはV−fコンバータの発振周波数であり
、Tはその周期、Tsはfsの周期を表す。
3)ここで、fはV−fコンバータの発振周波数であり
、Tはその周期、Tsはfsの周期を表す。
これらの矩形波をゲートとしてクロックパルスを通し、
ゲート1周期当りのクロックパルス数をfsのとき2n
パルスとし、fのとき2 ハルスであったとすると、
Nは(3)式から2°と求めることができる。VoとV
sの大小は別途、例えば、voをV−fコンバータを通
して矩形波にしたのちディジタルコンパレータによって
fsとの大小を判別する。
ゲート1周期当りのクロックパルス数をfsのとき2n
パルスとし、fのとき2 ハルスであったとすると、
Nは(3)式から2°と求めることができる。VoとV
sの大小は別途、例えば、voをV−fコンバータを通
して矩形波にしたのちディジタルコンパレータによって
fsとの大小を判別する。
Vo、!=Vsが要求される精度内で等しいとき、パル
ス数は制御する必要はなく基準出力電圧に相当するパル
ス数のままにする。
ス数は制御する必要はなく基準出力電圧に相当するパル
ス数のままにする。
つぎに、決定してNの値に応じてパルス数を制御する方
法について説明する。
法について説明する。
第1図はクロックパルスから基準電圧出力に対応する制
御パルスをつくる方法、および過剰電圧出力時(Vo>
Vs)と不足電圧出力時(Vo<Vs)の制御パルスを
つくる方法を示すタイミング区である。はじめにクロッ
ク発振器からのクロックパルスをフリップフロップに通
して発振器周波数の1/2の周波数の制御パルスlθ0
%をつくる。また、別にクロックパルスを反転したのち
フリップフロップに通して制御パルスと1/4周期位相
差のパルス列をつくり、それを再度フリップフロップに
通すことによりゲート1をつくる。このゲート1と制御
パルス100%との間でANDをとることによって制御
パルス50%をつくることができ、これによってスイッ
チングトランジスタが制御されて基準電圧出力が得られ
る。過剰電圧出力の場合はゲート1パルスをクロックパ
ルスとして、すでに説明した方法でNを決定したのち、
1/N分周器によってゲート2をつくり、ゲート2と制
御パルス50%とでANDをとることによってNに対応
した制御パルスをつくることができる(第1図は過剰電
圧25%、すなわちN=4番目のパルスを間引く場合を
示す)。一方、不足電圧出力の場合はゲート1と制御パ
ルス100%とのANDをとったもの(すなわち50%
制御パルス)と、ゲート2を反転したゲート3と制御パ
ルス100%とのANDをとったものとの間でORをと
ることによってNに対応した挿入型の制御パルスをつく
ることができる(第1図は不足電圧出力25%、すなわ
ちN=4番目と5番目のパルスの間に1個のパルスを追
加する場合を示す)。
御パルスをつくる方法、および過剰電圧出力時(Vo>
Vs)と不足電圧出力時(Vo<Vs)の制御パルスを
つくる方法を示すタイミング区である。はじめにクロッ
ク発振器からのクロックパルスをフリップフロップに通
して発振器周波数の1/2の周波数の制御パルスlθ0
%をつくる。また、別にクロックパルスを反転したのち
フリップフロップに通して制御パルスと1/4周期位相
差のパルス列をつくり、それを再度フリップフロップに
通すことによりゲート1をつくる。このゲート1と制御
パルス100%との間でANDをとることによって制御
パルス50%をつくることができ、これによってスイッ
チングトランジスタが制御されて基準電圧出力が得られ
る。過剰電圧出力の場合はゲート1パルスをクロックパ
ルスとして、すでに説明した方法でNを決定したのち、
1/N分周器によってゲート2をつくり、ゲート2と制
御パルス50%とでANDをとることによってNに対応
した制御パルスをつくることができる(第1図は過剰電
圧25%、すなわちN=4番目のパルスを間引く場合を
示す)。一方、不足電圧出力の場合はゲート1と制御パ
ルス100%とのANDをとったもの(すなわち50%
制御パルス)と、ゲート2を反転したゲート3と制御パ
ルス100%とのANDをとったものとの間でORをと
ることによってNに対応した挿入型の制御パルスをつく
ることができる(第1図は不足電圧出力25%、すなわ
ちN=4番目と5番目のパルスの間に1個のパルスを追
加する場合を示す)。
本発明のスイッチング電源制御方式は高周波化に対して
優れた特徴をもつ。従来のPWM方式ではパルス幅制御
にともなうパルス波形の変化が制御性に影響した。これ
に対して、パルスの数を変化させるだけの本発明方式で
はパルスの波形に無関係に制御できる。
優れた特徴をもつ。従来のPWM方式ではパルス幅制御
にともなうパルス波形の変化が制御性に影響した。これ
に対して、パルスの数を変化させるだけの本発明方式で
はパルスの波形に無関係に制御できる。
さらに本発明のスイッチング電源制御方式は応答性(レ
スポンス)に関しても優れた特徴をもつ。
スポンス)に関しても優れた特徴をもつ。
それは、出力電圧が変化したとき基準電圧に復帰する時
間は電圧変動率が大きいときははやく、電圧変動率が小
さいときにはゆっくり応答することである。これは、(
])式から求められるNが電圧変動の大きさに反比例す
るからである。Nの検出にカウンターを用いる場合、読
み取り時間はNに比例するのでレスポンスはNに比例す
る。したがって、本発明の制御方式を用いると自動的に
、基準電圧への早い復帰を要する電圧変動が大きいとき
レスポンスがはやくなり、電圧変動が小さい場合はレス
ポンスが遅くなる。従来のPWM制御ではパルス毎に制
御を行うため小さな出力変動にも応答し、ハンチングを
抑えるための措置が必要であった。
間は電圧変動率が大きいときははやく、電圧変動率が小
さいときにはゆっくり応答することである。これは、(
])式から求められるNが電圧変動の大きさに反比例す
るからである。Nの検出にカウンターを用いる場合、読
み取り時間はNに比例するのでレスポンスはNに比例す
る。したがって、本発明の制御方式を用いると自動的に
、基準電圧への早い復帰を要する電圧変動が大きいとき
レスポンスがはやくなり、電圧変動が小さい場合はレス
ポンスが遅くなる。従来のPWM制御ではパルス毎に制
御を行うため小さな出力変動にも応答し、ハンチングを
抑えるための措置が必要であった。
なお、本発明の方式において、Nの決定に要する時間が
実用上問題にならない場合でも、Nに対応したパルス数
制御における間引きあるいは挿入は電圧急変前の1過程
が終わってから急変後の過程に入るため遅れを生ずるこ
とがある。この遅れを最小限に抑えるために、too
k Hz以上のできるだけ高い周波数を用いることが好
ましい。
実用上問題にならない場合でも、Nに対応したパルス数
制御における間引きあるいは挿入は電圧急変前の1過程
が終わってから急変後の過程に入るため遅れを生ずるこ
とがある。この遅れを最小限に抑えるために、too
k Hz以上のできるだけ高い周波数を用いることが好
ましい。
〔実施例]
上記に述べた本発明のパルス数制御法によるスイッチン
グ電源の出力電圧安定化の方法と装置の構成について、
実施例に基づいてより詳細に説明する。
グ電源の出力電圧安定化の方法と装置の構成について、
実施例に基づいてより詳細に説明する。
まず、基準仕様をつぎのように設定する。
基準電圧 5V
出力電圧精度 ±0.2%制御出力電圧
範囲 0〜IOV最小制御電圧
10mVN値の最大値 29=51
2クロック周波数 IMHz制御パルス1
00%の周波数 500土出力電圧大小判定は第2a
図のブロック図に示す論理回路を用いて、voが1kH
zとなるように設定されたV/fコンバータに入れられ
、これをゲートとしてクロックIMHzをカウントし、
カウント数を基準パルス数500との大小をディジタル
コンパレータで判定し、結果が出力される。ここでvo
が5vのときパルス数は500となっているが、矩形波
を特に形成させるためにフリップフロップを通すときは
V/fコンバータは5Vが2kHzとなるように設定し
なければならない。1パルスが10mVに相当するので
、5■±lOmVの範囲は5■と判定する。したがって
出力電圧精度は±0.2%となる。
範囲 0〜IOV最小制御電圧
10mVN値の最大値 29=51
2クロック周波数 IMHz制御パルス1
00%の周波数 500土出力電圧大小判定は第2a
図のブロック図に示す論理回路を用いて、voが1kH
zとなるように設定されたV/fコンバータに入れられ
、これをゲートとしてクロックIMHzをカウントし、
カウント数を基準パルス数500との大小をディジタル
コンパレータで判定し、結果が出力される。ここでvo
が5vのときパルス数は500となっているが、矩形波
を特に形成させるためにフリップフロップを通すときは
V/fコンバータは5Vが2kHzとなるように設定し
なければならない。1パルスが10mVに相当するので
、5■±lOmVの範囲は5■と判定する。したがって
出力電圧精度は±0.2%となる。
Nの算定は第2b図に示す論理回路を用いて行う。すな
わち、出力電圧と基準出力電圧を差動増幅器に入れて両
者の差電圧を求め、これをV/fコンバータに入れて周
波数に変換したものをゲートとしてクロックIMHzを
カウントしてNを求める。この際、V/fコンバータは
正電圧しが受っけないので先述したディジタルコンパレ
ータの出力を利用して差動増幅器の出力が常に正になる
ように入力を切り換える。そしてV/fコンバータを5
vが7.8125に臣となるように設定し、このときの
パルス数を26=64となるようにする。さらに、カウ
ンターのカウント数を最大2 ” =32768となっ
たらカウントを打ち切るようにする。最大カウント数の
ときの差電圧は、周波数が15.258Hzであるから
、9.765mVとなり設計仕様の最小制御電圧]Om
Vにほぼ等しい。また(3)式から、Nの最大値は2’
=512である。実際にNを算定するには2進カウンタ
ー出力を6桁分シフトすることにより求めることができ
る。二〇N出力を利用して、第1図の制御パルスのタイ
ミング図に示すように、1/(N+1)分局器とゲート
1パルスをクロックパルスとして用いてゲート2パルス
をつくり、これをさらに反転してゲート3パルスを形成
させる。
わち、出力電圧と基準出力電圧を差動増幅器に入れて両
者の差電圧を求め、これをV/fコンバータに入れて周
波数に変換したものをゲートとしてクロックIMHzを
カウントしてNを求める。この際、V/fコンバータは
正電圧しが受っけないので先述したディジタルコンパレ
ータの出力を利用して差動増幅器の出力が常に正になる
ように入力を切り換える。そしてV/fコンバータを5
vが7.8125に臣となるように設定し、このときの
パルス数を26=64となるようにする。さらに、カウ
ンターのカウント数を最大2 ” =32768となっ
たらカウントを打ち切るようにする。最大カウント数の
ときの差電圧は、周波数が15.258Hzであるから
、9.765mVとなり設計仕様の最小制御電圧]Om
Vにほぼ等しい。また(3)式から、Nの最大値は2’
=512である。実際にNを算定するには2進カウンタ
ー出力を6桁分シフトすることにより求めることができ
る。二〇N出力を利用して、第1図の制御パルスのタイ
ミング図に示すように、1/(N+1)分局器とゲート
1パルスをクロックパルスとして用いてゲート2パルス
をつくり、これをさらに反転してゲート3パルスを形成
させる。
以上説明した過剰電圧出力時と不足電圧出力時の制御パ
ルスおよびゲートパルスを形成する回路を、基準電圧出
力時のそれとともに第3図に示す。
ルスおよびゲートパルスを形成する回路を、基準電圧出
力時のそれとともに第3図に示す。
また、次の第1表に誤差電圧を検出したのちの応答時間
を示す。この表から明らかなように、誤差電圧が大きく
なるほど応答時間ははやくなることが分かる。
を示す。この表から明らかなように、誤差電圧が大きく
なるほど応答時間ははやくなることが分かる。
第1表
〔発明の効果〕
以上説明したように、スイッチング電源の出力電圧制御
方式として本発明のパルス数制御方式を採用すれば、ス
イッチング周波数に無関係な制御ができる。すなわち、
スイッチング素子のストレージタイムやデッドタイムの
影響を受けないから高周波化による入力電圧の制御可能
範囲の低減がない。これは共振型のスイッチング電源に
有利な特性である。また、出力変動が大きいほど復帰に
要する時間(応答時間)が短くなるという実用上きわめ
て有利な効果をもたらす。
方式として本発明のパルス数制御方式を採用すれば、ス
イッチング周波数に無関係な制御ができる。すなわち、
スイッチング素子のストレージタイムやデッドタイムの
影響を受けないから高周波化による入力電圧の制御可能
範囲の低減がない。これは共振型のスイッチング電源に
有利な特性である。また、出力変動が大きいほど復帰に
要する時間(応答時間)が短くなるという実用上きわめ
て有利な効果をもたらす。
第1図は本発明の各種制御パルスの構成例を示すタイミ
ング図である。 第2a図および第2b図は制御回路の具体例を示すブロ
ック図であり、第2a図は基準電圧と出力電圧の大小関
係を判定する回路、第2b図はNを算定し、Nに対応す
る制御パルスを構成するための回路を示す。 第3図は、各々の状態において制御パルス及びゲートパ
ルスを生成する回路の構成例を示すブロック図である。 第1図 特許出願人 新日本製鐵株式會社 代理人 弁理士 杉 信 興 よ 制御パルス (N=4のとき)
ング図である。 第2a図および第2b図は制御回路の具体例を示すブロ
ック図であり、第2a図は基準電圧と出力電圧の大小関
係を判定する回路、第2b図はNを算定し、Nに対応す
る制御パルスを構成するための回路を示す。 第3図は、各々の状態において制御パルス及びゲートパ
ルスを生成する回路の構成例を示すブロック図である。 第1図 特許出願人 新日本製鐵株式會社 代理人 弁理士 杉 信 興 よ 制御パルス (N=4のとき)
Claims (2)
- (1)安定な直流電圧を供給するスイッチング電源の制
御方法において、所定の基準出力電圧Vsに対して出力
電圧V_oが変動するとき、 N=Vs/(V_o−Vs) より求められる数値の小数点以下を四捨五入した整数の
絶対値をNとし、変動の大きさV_o−Vsに応じて、
V_o>VsのときはN番目のパルスを間引き、V_o
<VsのときはN番目とN+1番目の間に1個のパルス
を挿入することにより、出力電圧を一定に制御すること
を特徴とするスイッチング電源の制御方法。 - (2)安定な直流電圧を供給するスイッチング電源の制
御装置において、所定の基準出力電圧Vsに対して出力
電圧V_oが変動するとき、 N=Vs/(V_o−Vs) より求められる数値の小数点以下を四捨五入した整数の
絶対値をNとし、変動の大きさV_o−Vsに応じて、
V_o>VsのときはN番目のパルスを間引き、V_o
<VsのときはN番目とN+1番目の間に1個のパルス
を挿入することにより、出力電圧を一定に制御すること
を特徴とするスイッチング電源の制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22603990A JPH06103985B2 (ja) | 1990-08-28 | 1990-08-28 | スイッチング電源の制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22603990A JPH06103985B2 (ja) | 1990-08-28 | 1990-08-28 | スイッチング電源の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04109868A true JPH04109868A (ja) | 1992-04-10 |
JPH06103985B2 JPH06103985B2 (ja) | 1994-12-14 |
Family
ID=16838822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22603990A Expired - Lifetime JPH06103985B2 (ja) | 1990-08-28 | 1990-08-28 | スイッチング電源の制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06103985B2 (ja) |
-
1990
- 1990-08-28 JP JP22603990A patent/JPH06103985B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06103985B2 (ja) | 1994-12-14 |
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