JPH06103985B2 - スイッチング電源の制御方法 - Google Patents
スイッチング電源の制御方法Info
- Publication number
- JPH06103985B2 JPH06103985B2 JP22603990A JP22603990A JPH06103985B2 JP H06103985 B2 JPH06103985 B2 JP H06103985B2 JP 22603990 A JP22603990 A JP 22603990A JP 22603990 A JP22603990 A JP 22603990A JP H06103985 B2 JPH06103985 B2 JP H06103985B2
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- Japan
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- pulse
- voltage
- output voltage
- power supply
- time
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不安定な入力電圧電源から出力に対し導通、非
導通の主に２状態をスイッチング半導体素子のオンオフ
動作により制御し、安定な電圧の直流電力を供給するた
めの電源（スイッチングレギュレータ）の制御方法に関
するものである。
導通の主に２状態をスイッチング半導体素子のオンオフ
動作により制御し、安定な電圧の直流電力を供給するた
めの電源（スイッチングレギュレータ）の制御方法に関
するものである。
近年、電子機器等の小型化動向に呼応して、これらの機
器に安定な直流電力を供給する直流安定化電源に対して
も小型化の要請は一層高まっている。直流安定化電源の
制御方式には大別してドロッパ方式とスイッチング方式
があるが、小型化，高効率化に有利なスイッチング方式
が今日ドロッパ方式に代わり広く使用されるようになっ
た。ドロッパ方式が抵抗変化によって出力電圧を制御す
るのにたいして、スイッチング方式の安定化電源（以
下、スイッチング電源）はスイッチング素子のON時間と
OFF時間の比（デューティー比）をスイッチング素子を
駆動するパルスで制御することにより出力電圧を安定化
する。したがって、スイッチング電源は損失が少なく高
効率であり、加えてスイッチング周波数を高めることに
よって小型化できる利点を持つ。
器に安定な直流電力を供給する直流安定化電源に対して
も小型化の要請は一層高まっている。直流安定化電源の
制御方式には大別してドロッパ方式とスイッチング方式
があるが、小型化，高効率化に有利なスイッチング方式
が今日ドロッパ方式に代わり広く使用されるようになっ
た。ドロッパ方式が抵抗変化によって出力電圧を制御す
るのにたいして、スイッチング方式の安定化電源（以
下、スイッチング電源）はスイッチング素子のON時間と
OFF時間の比（デューティー比）をスイッチング素子を
駆動するパルスで制御することにより出力電圧を安定化
する。したがって、スイッチング電源は損失が少なく高
効率であり、加えてスイッチング周波数を高めることに
よって小型化できる利点を持つ。
しかしながら、高周波化による小型化にも限界がある。
周波数が高くなるほどスイッチング素子（主にパワート
ランジスタ）や磁性素子のパワー損失による発熱が大き
くなり、放熱対策にスペースを費やすことになるからで
ある。また、周波数が高くなると現在一般に用いられて
いるパルス幅変調方式（以下PWM）ではスイッチング素
子のストレージタイムやデッドタイム、制御用ICの信号
遅延時間等により入力電圧変動の制御可能範囲が狭くな
る問題が生じる。
周波数が高くなるほどスイッチング素子（主にパワート
ランジスタ）や磁性素子のパワー損失による発熱が大き
くなり、放熱対策にスペースを費やすことになるからで
ある。また、周波数が高くなると現在一般に用いられて
いるパルス幅変調方式（以下PWM）ではスイッチング素
子のストレージタイムやデッドタイム、制御用ICの信号
遅延時間等により入力電圧変動の制御可能範囲が狭くな
る問題が生じる。
上記の問題のうち発熱については、共振型の回路および
低損失の磁性素子の採用によって解決が図られるように
している。しかしながらスイッチング素子のストレージ
タイムや信号遅延時間等の問題に対しては、今日なでに
抜本的対策はなされていない。
低損失の磁性素子の採用によって解決が図られるように
している。しかしながらスイッチング素子のストレージ
タイムや信号遅延時間等の問題に対しては、今日なでに
抜本的対策はなされていない。
本発明はスイッチング電源の一層の高周波化に対して、
現在実用化されているPWM制御方式に代えて、スイッチ
ング素子などに付随する問題点を回避出来る新しいスイ
ッチング電源の制御方式としてパルス数制御方式に基づ
く新しい制御方法を提供することにある。
現在実用化されているPWM制御方式に代えて、スイッチ
ング素子などに付随する問題点を回避出来る新しいスイ
ッチング電源の制御方式としてパルス数制御方式に基づ
く新しい制御方法を提供することにある。
本発明は、不安定な入力電圧電源から出力に対し導通、
非導通の主に２状態をスイッチング半導体素子のオンオ
フ動作により制御し、安定な直流電圧を供給するスイッ
チング電源の制御方法において、 上記スイッチング素子をオンさせるパルス時間幅を一定
に保ち、所定の基準出力電圧Vsに対して許容出力電圧を
Vo minからVo maxの間として、一定時間内にＮ個の上記
の素子をオンさせるパルスでスイッチング素子を動作さ
せ、 このときの出力電圧Voの大きさが変動するとき、出力電
圧Voの大きさに応じて、Vo＞Vo maxのときは上記一定時
間中のＮ個のパルスから１個間引き、Vo＜Vo minのとき
はＮ個のパルスにさらに１個のパルスを挿入することに
より出力電圧を一定に制御するスイッチング電源の制御
方法である。ここでＮは次式より求められる数値の小数
点以下を四捨五入した整数の絶対値である。
非導通の主に２状態をスイッチング半導体素子のオンオ
フ動作により制御し、安定な直流電圧を供給するスイッ
チング電源の制御方法において、 上記スイッチング素子をオンさせるパルス時間幅を一定
に保ち、所定の基準出力電圧Vsに対して許容出力電圧を
Vo minからVo maxの間として、一定時間内にＮ個の上記
の素子をオンさせるパルスでスイッチング素子を動作さ
せ、 このときの出力電圧Voの大きさが変動するとき、出力電
圧Voの大きさに応じて、Vo＞Vo maxのときは上記一定時
間中のＮ個のパルスから１個間引き、Vo＜Vo minのとき
はＮ個のパルスにさらに１個のパルスを挿入することに
より出力電圧を一定に制御するスイッチング電源の制御
方法である。ここでＮは次式より求められる数値の小数
点以下を四捨五入した整数の絶対値である。
Ｎ＝Vs/（Vo max−Vs）又はＮ＝Vs/Vs−Vo min） ・・・（１） 〔作用〕 すなわち、本発明で採用する制御方式はパルス時間幅を
固定して一定時間に含まれるパルス数を変化させること
により出力電圧を制御する方法で、入力電圧の変動によ
って生じる基準状態に対する出力電圧の変動を検知し
て、パルスの数を増減することにより出力電圧を一定に
制御する方法である。（１）式で求められるＮは、その
電源に要求される精度により決められる。例えば、基準
電圧に対して0.2％の精度が要求される場合は、Ｎ＝500
となる。
固定して一定時間に含まれるパルス数を変化させること
により出力電圧を制御する方法で、入力電圧の変動によ
って生じる基準状態に対する出力電圧の変動を検知し
て、パルスの数を増減することにより出力電圧を一定に
制御する方法である。（１）式で求められるＮは、その
電源に要求される精度により決められる。例えば、基準
電圧に対して0.2％の精度が要求される場合は、Ｎ＝500
となる。
言い替えれば、本発明の方式では出力電圧が基準電圧の
±1/N＝0.002の変動が生じたときに、出力電圧が基準電
圧より高い場合は一定時間中のＮ（500）番目のパルス
を間引き、出力電圧が基準電圧より低い場合は一定時間
中のＮ（500）番目のあとにもう一つのパルスを挿入す
るように制御系を動作させる。
±1/N＝0.002の変動が生じたときに、出力電圧が基準電
圧より高い場合は一定時間中のＮ（500）番目のパルス
を間引き、出力電圧が基準電圧より低い場合は一定時間
中のＮ（500）番目のあとにもう一つのパルスを挿入す
るように制御系を動作させる。
本発明の方法では、出力電圧はスイッチ素子を駆動する
上記パルスの数に比例するので、基準電圧出力時のパル
ス数を発振可能な一定時間中のパルス数の50％程度に設
定するのが最も広範囲の入力電圧変動に対応できるので
好ましい。また発振パルスから１つおきにパルスを間引
いて作った50％の制御パルスがパルス形成の容易さおよ
び出力電圧の安定化に有効である。本制御方法において
は一定時間中のパルスの数Ｎを変えて出力電圧を調整す
るが、パルス数調整時の電圧状態は次式のように表わす
ことが出来る。
上記パルスの数に比例するので、基準電圧出力時のパル
ス数を発振可能な一定時間中のパルス数の50％程度に設
定するのが最も広範囲の入力電圧変動に対応できるので
好ましい。また発振パルスから１つおきにパルスを間引
いて作った50％の制御パルスがパルス形成の容易さおよ
び出力電圧の安定化に有効である。本制御方法において
は一定時間中のパルスの数Ｎを変えて出力電圧を調整す
るが、パルス数調整時の電圧状態は次式のように表わす
ことが出来る。
Vo/Vs＝（Ｎ±１）/N ・・・（２） ここで、Voは現在の出力電圧、Vsは基準電圧である。一
定時間に含まれるパルス数が出力電圧に比例するので、
例えばVo＞Ｖで（２）式を満たす場合、一定時間中のＮ
個のパルスから１つ間引くことにより出力電圧が約Vo/N
だけ低下し、出力電圧は基準電圧に対し許容誤差（Vo m
inからVo maxの間）の範囲に収まるようになる。逆にVo
＜V2で（２）式を満たす場合、一定時間中のＮ個のパル
スにもう一つ挿入することにより出力電圧が約Vo/Nだけ
上昇し、やはり出力電圧は基準電圧に対し許容誤差の範
囲に収まるようになる。
定時間に含まれるパルス数が出力電圧に比例するので、
例えばVo＞Ｖで（２）式を満たす場合、一定時間中のＮ
個のパルスから１つ間引くことにより出力電圧が約Vo/N
だけ低下し、出力電圧は基準電圧に対し許容誤差（Vo m
inからVo maxの間）の範囲に収まるようになる。逆にVo
＜V2で（２）式を満たす場合、一定時間中のＮ個のパル
スにもう一つ挿入することにより出力電圧が約Vo/Nだけ
上昇し、やはり出力電圧は基準電圧に対し許容誤差の範
囲に収まるようになる。
つぎに、本発明の実施態様について述べる。
（１）式においてVo−Vsを差動振幅器によって求め、こ
れをＶ−ｆコンバータを通して50％デューティの矩形波
による。このときＶ−ｆコンバータは発振周波数をVsに
対してfsとなるように設定する。そのとき（３）式が成
立する。
れをＶ−ｆコンバータを通して50％デューティの矩形波
による。このときＶ−ｆコンバータは発振周波数をVsに
対してfsとなるように設定する。そのとき（３）式が成
立する。
Ｎ＝fs/f＝T/Ts …（３） ここで、ｆはＶ−ｆコンバータの発振周波数であり、Ｔ
はその周期、Tsはfsの周期を表す。
はその周期、Tsはfsの周期を表す。
これらの矩形波をゲートとしてクロックパルスを通し、
ゲート１周期当りのクロックパルス数をfsのとき2nパル
スとし、ｆのとき2n+mパルスであったとすると、Ｎは
（３）式から2mと求めることができる。VoとVsの大小は
別途、例えば、VoをＶ−ｆコンバータを通して矩形波に
したのちディジタルコンバータによってfsとの大小を判
別する。
ゲート１周期当りのクロックパルス数をfsのとき2nパル
スとし、ｆのとき2n+mパルスであったとすると、Ｎは
（３）式から2mと求めることができる。VoとVsの大小は
別途、例えば、VoをＶ−ｆコンバータを通して矩形波に
したのちディジタルコンバータによってfsとの大小を判
別する。
VoとVsが要求される精度内で等しいとき、パルス数は制
御する必要はなく基準出力電圧に相当するパルス数のま
まにする。
御する必要はなく基準出力電圧に相当するパルス数のま
まにする。
つぎに、決定してＮの値に応じてパルス数を制御する方
法について説明する。
法について説明する。
第１図はクロックパルスから基準電圧出力に対応する制
御パルスをつくる方法、および過剰電圧出力時（Vo＞V
s）と不足電圧出力時（Vo＜Vs）の制御パルスをつくる
方法を示すタイミング図である。はじめにクロック発振
器からのクロックパルスをフリップフロップに通して発
振器周波数の1/2の周波数の制御パルス100％をつくる。
また、別にクロックパルスを反転したのちフリップフロ
ップに通して制御パルスと1/4周期位相差のパルス列を
つくり、それを再度フリップフロップに通すことにより
ゲート１をつくる。このゲート１と制御パルス100％と
の間でANDをとることによって制御パルス50％をつくる
ことができ、これによってスイッチングトランジスタが
制御されて基準電圧出力が得られる。過剰電圧出力の場
合はゲート１パルスをクロックパルスとして、すでに説
明した方法でＮを決定したのち、1/N分周器によってゲ
ート２をつくり、ゲート２と制御パルス50％とでANDを
とることによってＮに対応した制御パルスをつくること
ができる（第１図は過剰電圧25％、すなわちＮ＝４番目
のパルスを間引く場合を示す）。一方、不足電圧出力の
場合はゲート１と制御パルス100％とのANDをとったもの
（すなわち50％制御パルス）と、ゲート２を反転したゲ
ート３と制御パルス100％とのANDをとったものとの間で
ORをとることによってＮに対応した挿入型の制御パルス
をつくることができる（第１図は不足電圧出力25％、す
なわちＮ＝４番目と５番目のパルスの間に１個のパルス
を追加する場合を示す）。
御パルスをつくる方法、および過剰電圧出力時（Vo＞V
s）と不足電圧出力時（Vo＜Vs）の制御パルスをつくる
方法を示すタイミング図である。はじめにクロック発振
器からのクロックパルスをフリップフロップに通して発
振器周波数の1/2の周波数の制御パルス100％をつくる。
また、別にクロックパルスを反転したのちフリップフロ
ップに通して制御パルスと1/4周期位相差のパルス列を
つくり、それを再度フリップフロップに通すことにより
ゲート１をつくる。このゲート１と制御パルス100％と
の間でANDをとることによって制御パルス50％をつくる
ことができ、これによってスイッチングトランジスタが
制御されて基準電圧出力が得られる。過剰電圧出力の場
合はゲート１パルスをクロックパルスとして、すでに説
明した方法でＮを決定したのち、1/N分周器によってゲ
ート２をつくり、ゲート２と制御パルス50％とでANDを
とることによってＮに対応した制御パルスをつくること
ができる（第１図は過剰電圧25％、すなわちＮ＝４番目
のパルスを間引く場合を示す）。一方、不足電圧出力の
場合はゲート１と制御パルス100％とのANDをとったもの
（すなわち50％制御パルス）と、ゲート２を反転したゲ
ート３と制御パルス100％とのANDをとったものとの間で
ORをとることによってＮに対応した挿入型の制御パルス
をつくることができる（第１図は不足電圧出力25％、す
なわちＮ＝４番目と５番目のパルスの間に１個のパルス
を追加する場合を示す）。
本発明のスイッチング電源制御方式は高周波化に対応し
て優れた特徴をもつ。従来のPWA方式ではパルス幅制御
にともなうパルス波形の変化が制御性に影響いた。これ
に対して、パルスの数を変化させるだけの本発明方式で
はパルスの波形に無関係に制御できる。
て優れた特徴をもつ。従来のPWA方式ではパルス幅制御
にともなうパルス波形の変化が制御性に影響いた。これ
に対して、パルスの数を変化させるだけの本発明方式で
はパルスの波形に無関係に制御できる。
さらに本発明のスイッチング電源制御方式は対応性（レ
スポンス）に関しても優れた特徴をもつ。それは、出力
電圧が変化したとき基準電圧に復帰する時間は電圧変動
率も大きいときははやく、電圧変動率が小さいときには
ゆっくり応答することである。これは、（１）式から求
められるＮが電圧変動の大きさに反比例するからであ
る。Ｎの検出にカウンターを用いる場合、読み取り時間
はＮに比例するのでレスポンスはＮに比例する。したが
って、本発明の制御方式を用いると自動的に、基準電圧
への早い復帰を要する電圧変動が大きいときレスポンス
がはやくなり、電圧変動が小さい場合はレスポンスが遅
くなる。従来のPWM制御ではパルス毎に制御を行うため
小さな出力変動にも応答し、ハンチングを抑えるための
措置が必要であった。
スポンス）に関しても優れた特徴をもつ。それは、出力
電圧が変化したとき基準電圧に復帰する時間は電圧変動
率も大きいときははやく、電圧変動率が小さいときには
ゆっくり応答することである。これは、（１）式から求
められるＮが電圧変動の大きさに反比例するからであ
る。Ｎの検出にカウンターを用いる場合、読み取り時間
はＮに比例するのでレスポンスはＮに比例する。したが
って、本発明の制御方式を用いると自動的に、基準電圧
への早い復帰を要する電圧変動が大きいときレスポンス
がはやくなり、電圧変動が小さい場合はレスポンスが遅
くなる。従来のPWM制御ではパルス毎に制御を行うため
小さな出力変動にも応答し、ハンチングを抑えるための
措置が必要であった。
なお、本発明の方式において、Ｎの決定に要する時間が
実用上問題にならない場合でも、Ｎに対応したパルス数
制御における間引きあるいは挿入は電圧急変前の１過程
が終わってから急変後の過程に入るため遅れを生ずるこ
とがある。この遅れを最小限に抑えるために、100kHz以
上のできるだけ高い周波数を用いることが好ましい。
実用上問題にならない場合でも、Ｎに対応したパルス数
制御における間引きあるいは挿入は電圧急変前の１過程
が終わってから急変後の過程に入るため遅れを生ずるこ
とがある。この遅れを最小限に抑えるために、100kHz以
上のできるだけ高い周波数を用いることが好ましい。
上記に述べた本発明のパルス数制御法によるスイッチン
グ電源の出力電圧安定化の方法と装置の構成について、
実施例に基づいてより詳細に説明する。
グ電源の出力電圧安定化の方法と装置の構成について、
実施例に基づいてより詳細に説明する。
まず、基準仕様をつぎのように設定する。
基準電圧 5V 出力電圧精度 ±0.2％ 制御出力電圧範囲 ０〜10V 最小制御電圧 10mV Ｎ値の最大値 29＝512 クロック周波数 1MHz 制御パルス100％の周波数 500Hz 出力電圧大小判定は第2a図のブロック図に示す論理回路
を用いて、Voが1kHzとなるように設定されたV/fコンバ
ータに入れられ、これをゲートとしてクロック1MHzをカ
ウントし、カウント数を基準パルス数500との大小をデ
ィジタルコンパレータで判定し、結果が出力される。こ
こでVoが5Vのときパルス数は500となっているが、矩形
波を特に形成させるためにフリップフロップを通すとき
はV/fコンバータは5Vが2kHzとなるように設定しなけれ
ばならない。１パルスが10mVに相当するので、5V±10mV
の範囲は5Vと判定する。したがって出力電圧精度は±0.
2％となる。
を用いて、Voが1kHzとなるように設定されたV/fコンバ
ータに入れられ、これをゲートとしてクロック1MHzをカ
ウントし、カウント数を基準パルス数500との大小をデ
ィジタルコンパレータで判定し、結果が出力される。こ
こでVoが5Vのときパルス数は500となっているが、矩形
波を特に形成させるためにフリップフロップを通すとき
はV/fコンバータは5Vが2kHzとなるように設定しなけれ
ばならない。１パルスが10mVに相当するので、5V±10mV
の範囲は5Vと判定する。したがって出力電圧精度は±0.
2％となる。
Ｎの算定は第2b図に示す論理回路を用いて行う。すなわ
ち、出力電圧と基準出力電圧を差動増幅器に入れて両者
の差電圧を求め、これをV/fコンバータに入れて周波数
に変換したものをゲートとしてクロック1MHzをカウント
してＮを求める。この最、V/fコンバータは正電圧しか
受つけないので先述したディジタルコンパレータの出力
を利用する差動増幅器の出力が常に正になるように出力
を切り換える。そしてV/fコンパレータを5Vが7.8125kHz
となるように設定し、このときのパルス数を26＝64とな
るようにする。さらに、カウンターのカウント数を最大
215＝32768となったからカウントを打ち切るようにす
る。最大カウント数のときの差動圧は、周波数が15.258
Hzであるから、9.765mVとなり設計仕様の最小制御電圧1
0mVにほぼ等しい。また（２）式から、Ｎの最大値は29
＝512である。実際にＮを算定するには２進カウンター
出力を６桁分シフトすることにより求めることができ
る。このＮ出力を利用して、第１図の制御パルスのタイ
ミング図に示すように、1/（Ｎ＋１）分周器とゲート１
パルスをクロックパルスとして用いてゲート２パルスを
つくり、これをさらに反転してゲート３パルスを形成さ
れる。以上説明した過剰電圧出力時と不足電圧出力時の
制御パルスおよびゲートパルスを整経する回路を、基準
電圧出力時のそれとともに第３図に示す。
ち、出力電圧と基準出力電圧を差動増幅器に入れて両者
の差電圧を求め、これをV/fコンバータに入れて周波数
に変換したものをゲートとしてクロック1MHzをカウント
してＮを求める。この最、V/fコンバータは正電圧しか
受つけないので先述したディジタルコンパレータの出力
を利用する差動増幅器の出力が常に正になるように出力
を切り換える。そしてV/fコンパレータを5Vが7.8125kHz
となるように設定し、このときのパルス数を26＝64とな
るようにする。さらに、カウンターのカウント数を最大
215＝32768となったからカウントを打ち切るようにす
る。最大カウント数のときの差動圧は、周波数が15.258
Hzであるから、9.765mVとなり設計仕様の最小制御電圧1
0mVにほぼ等しい。また（２）式から、Ｎの最大値は29
＝512である。実際にＮを算定するには２進カウンター
出力を６桁分シフトすることにより求めることができ
る。このＮ出力を利用して、第１図の制御パルスのタイ
ミング図に示すように、1/（Ｎ＋１）分周器とゲート１
パルスをクロックパルスとして用いてゲート２パルスを
つくり、これをさらに反転してゲート３パルスを形成さ
れる。以上説明した過剰電圧出力時と不足電圧出力時の
制御パルスおよびゲートパルスを整経する回路を、基準
電圧出力時のそれとともに第３図に示す。
また、次の第Ｉ表に誤差電圧を検出したのちの応答時間
を示す。この表から明らかなように、誤差電圧を大きく
なるほど応答時間ははやくなることが分かる。
を示す。この表から明らかなように、誤差電圧を大きく
なるほど応答時間ははやくなることが分かる。
〔発明の効果〕 以上説明したように、スイッチング電源の出力電圧制御
方式として本発明のパルス数制御方式を採用すれば、ス
イッチング周波数に無関係な制御ができる。すなわち、
スイッチング素子のストレージタイムやデッドタイムの
影響を受けないから高周波化による入力電源の制御可能
範囲の低減がない。これは共振型のスイッチング電源に
有利な特性である。また、出力変動が大きいほど復帰に
要する時間（応答時間）が短くなるという実用上きわめ
て有利な効果をもたらす。
方式として本発明のパルス数制御方式を採用すれば、ス
イッチング周波数に無関係な制御ができる。すなわち、
スイッチング素子のストレージタイムやデッドタイムの
影響を受けないから高周波化による入力電源の制御可能
範囲の低減がない。これは共振型のスイッチング電源に
有利な特性である。また、出力変動が大きいほど復帰に
要する時間（応答時間）が短くなるという実用上きわめ
て有利な効果をもたらす。
第１図は本発明の各種制御パルスの構成例を示すタイミ
ング図である。 第2a図および第2b図は制御回路の具体例を示すブロック
図であり、第2a図は基準電圧と出力電圧の大小関係を判
定する回路、第2b図はＮを算定し、Ｎに対応する制御パ
ルスを構成するための回路を示す。 第３図は、各々の状態において制御パルス及びゲートパ
ルスを生成する回路の構成例を示すブロック図である。
ング図である。 第2a図および第2b図は制御回路の具体例を示すブロック
図であり、第2a図は基準電圧と出力電圧の大小関係を判
定する回路、第2b図はＮを算定し、Ｎに対応する制御パ
ルスを構成するための回路を示す。 第３図は、各々の状態において制御パルス及びゲートパ
ルスを生成する回路の構成例を示すブロック図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特公 平３−65116（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】不安定な入力電圧電源から出力に対し導
通、非導通の主に２状態をスイッチング半導体素子のオ
ンオフ動作により制御し、安定な直流電圧を供給するス
イッチング電源の制御方法において、 上記スイッチング素子をオンさせるパルス時間幅を一定
に保ち、所定の基準出力電圧Vsに対して許容出力電圧を
Vo minからVo maxの間（Vo min＜Vs＜Vo max）としたと
き、 Ｎ＝Vs/（Vo max−Vs）又はＮ＝Vs/Vs−Vo min） より求められる数値の小数点以下を四捨五入した整数の
絶対値をＮとし、一定時間内にＮ個の上記の素子をオン
させるパルスでスイッチング素子を動作させ、 このときの出力電圧Voの大きさが変動するとき、出力電
圧Voの大きさに応じて、Vo＞Vo maxのときは上記一定時
間中のＮ個のパルスから１個間引き、Vo＜Vo minのとき
はＮ個のパルスにさらに１個のパルスを挿入することに
より出力電圧を一定に制御することを特徴とするスイッ
チング電源の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22603990A JPH06103985B2 (ja) | 1990-08-28 | 1990-08-28 | スイッチング電源の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22603990A JPH06103985B2 (ja) | 1990-08-28 | 1990-08-28 | スイッチング電源の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109868A JPH04109868A (ja) | 1992-04-10 |
| JPH06103985B2 true JPH06103985B2 (ja) | 1994-12-14 |
Family
ID=16838822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22603990A Expired - Lifetime JPH06103985B2 (ja) | 1990-08-28 | 1990-08-28 | スイッチング電源の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103985B2 (ja) |
-
1990
- 1990-08-28 JP JP22603990A patent/JPH06103985B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04109868A (ja) | 1992-04-10 |
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