JPH039667B2 - - Google Patents

Description

【発明の詳細な説明】 〔本発明の技術的分野〕 本発明はデータ通信リングを初期設定し、かつ
前記リング、特に“非同期”リング・システムに
おいてエラー回復を実行する方法に係る。非同期
リング・システムとは、各々のステーシヨンが、
リング上の前のステーシヨンが送信した信号から
ビツト受信タイミング（クロツク）を取出し、か
つ受信に同期していない局所生成の発振ソースか
ら独自に送信クロツク基準を生成するシステムで
ある。システムとは、スーパバイザすなわち制御
ステーシヨンを持たないシステムである。

〔本発明の技術的背景〕

現在、この分野で既知のリング構造のデータ通
信システムは中央ステーシヨンすなわちシステム
の初期設定およびエラー回復プロセスを管理する
コントローラによつて監視される。しかしなが
ら、そのようなシステムの動作は中央ステーシヨ
ンの動作特性に依存し、中央ステーシヨンの故障
に際しては、システムは複雑な再構成手順を経て
他のステーシヨンの１つをシステム・コントロー
ラに就かせなければならない。

また、中央ステーシヨンなしで動作するシステ
ムもこの分野で既知である。しかしながら、これ
らの既知のシステムでは、初期設定および回復
は、一時的にマスタ・ステーシヨンを選択し、こ
のマスタ・ステーシヨンが送信したタイミング基
準にすべての他のステーシヨンのタイミングを合
わせることに基づいている。これには初期設定ま
たは回復手順を送らせ、かつシステムの生産的な
動作を潜在的に妨げる選択手順が含まれる。更
に、そのようなシステムではステーシヨンの動作
のタイミングがマスタ・ステーシヨンの基準に強
く依存している。

本発明は、先行技術によるマスタ・ステーシヨ
ンの選択およびタイミング依存特性を不要にす
る。初期設定および回復は完全に自動化され、ど
のステーシヨンからでも独自に行なうことができ
る。

〔本発明の概要〕

本発明によるシステムは非同期であつて、各々
のステーシヨンは前のステーシヨンが送信した信
号から受信クロツクの同期を取出し、かつ受信し
た信号に同期していないそれぞれの局所水晶発振
器から送信クロツクの同期を取出す（すべてのス
テーシヨンにおける送信基準発振器が規定された
許容範囲内で同一周波数を有することが要求され
てはいるが）ことを意味する。

本発明によるシステムにおいて連続性および信
号の安定性が存在しているとき、情報は、固定長
（７バイト）応答／肯定応答フレームとインタリ
ーブされた可変長の情報フレーム（７乃至1007バ
イトを含む）でリングを単方向に循環する。各々
のフレームは起点および宛先ステーシヨンのアド
レス情報を含む。各々のステーシヨンの受信回路
は、入力バツフアを介して、局所宛先を有する到
来フレームを関連するホスト・データ処理装置
に、かつ遠隔宛先を有するフレームを挿入バツフ
ア（ここではフロント・エンド待行列（FEQ）
と呼ぶ）を介して、それぞれの送信回路およびリ
ング出力ポートに、選択転送する。それぞれのス
テーシヨン・アドレスを起点として指示する受信
されたフレームは通常は捨てられる（すなわち、
入力バツフアまたはFEQバツフアのどちらにも
記憶されない）。遠隔起点で、かつそれぞれのス
テーシヨン・アドレスを宛先として指示する受信
された情報フレームは、受信回路で準備された応
答フレームによつて肯定応答される。

局所を起点とする情報および応答フレームは出
力バツフアを介してステーシヨンの送信回路に転
送される。入力バツフア、出力バツフアおよび
FEQはフアーストイン・フアーストアウト
（FIFO）方式で動作する。

ステーシヨンの受信回路で受信ビツト・クロツ
クが受信信号から取出され、ステーシヨンの送信
回路で送信ビツト・クロツクが局所水晶発振器か
ら独自に取出される。

情報はFEQ（フロント・エンド待行列）または
出力バツフアのどちらかから送信回路に送られ
る。出力バツフアはFEQが空（含まれているバ
イト数が４バイトよりも少ないことを意味する）
の場合にのみソースとして選択される。情報フレ
ームまたは応答フレームを送信しないときは、ス
テーシヨンはアイドル・バイト・キヤラクタを送
信する。これは、次の下流側の（動作）ステーシ
ヨンの受信回路における同期を維持するためにの
み使用され、そのステーシヨンの入力バツフアま
たはFEQには記憶されない。

ステーシヨンの各々はノーマルおよびバイパス
接点を有するバイパス・リレーを含む。このリレ
ーはバイパス位置ではそのステーシヨンのリング
入力ポートを直接にそのリング出力ポートに、か
つそのステーシヨンの送信回路の出力を直接にそ
の受信回路に接続する。ノーマル位置ではこのリ
レーによつて受信回路、FEQおよび送信回路が
リング入力および入力ポートの間に直列に接続さ
れる。バイパス位置ではそのステーシヨンはそれ
自身の局所送信発振器から受信クロツク同期を得
る。これは受信された信号がコヒーレントでない
（すなわちクロツク情報を欠いている）ときに同
期を回復するのに有用である。

また、ステーシヨンの各々は、ステーシヨンの
受信および送信回路をリング入力および出力ポー
トにそれぞれ結合するが、受信回路を入力バツフ
アおよびFEQバツフアから分離するパージ構成
を形成する回路を含む。この構成が形成される
と、そのステーシヨンは所定の期間動作し、アイ
ドル信号およびクリア／パージ・フレームのシー
ケンスをその出力ポートに送る。これをパージ送
信と呼び、その送信ステーシヨンより下流側に接
続されているすべてのステーシヨンでは、パージ
送信の前にそれらのFEQに挿入されていた情報
がこのパージ送信によつてFEQからパージ（除
去）される。

通常の構成（受信回路、FEQおよび送信回路
が入力および出力ポートの間に直列に結合され
る）では、ステーシヨンの受信回路は受信クロツ
クの欠如を連続モニタする。欠如が検出される
と、ステーシヨンの回路は、そのステーシヨンが
ノーマル構成で動作し続ける所定の最初の期間を
タイムアウトする。このタイムアウトの後、受信
クロツク状態のサンプリングが再び行なわれる。
クロツクが回復された場合、クロツク欠如状態は
“一時的”と認識される。その場合、そのステー
シヨンは前記パージ構成に移行し、所定のパージ
送信シーケンスを実行し、その後、ノーマル構成
で動作を再開する。再度のサンプリングでクロツ
ク欠如状態が再び生じた場合には、その状態は、
“永続的”と認識される。その場合、そのステー
シヨンは最初に所定の期間、バイパス構成に移行
し、次にパージ構成（および送信シーケンス）に
移行し、最後に、ノーマル構成で動作を再開す
る。バイパス動作に続くパージ送信ではエラー・
フレームが先行し、動作可能なように接続されて
いるすべての下流ステーシヨンに対して永続エラ
ー状態を指示する。このフレームにおける起点情
報、すなわち送信ステーシヨンのアドレスによつ
て起点ステーシヨンのすぐ上位の状態に関して潜
在的原因であるハード故障（リングのシヨートま
たはオープン）の位置が指示される。

また、前記バイパスおよびパージ動作はどのス
テーシヨンの初期の電源投入時にも生じる。しか
しながら、この場合には、パージ送信に先行して
応答フレームがそれぞれのステーシヨンに送られ
る。応答フレームがリターンしない場合、そのス
テーシヨンの受信回路では“リング連続性欠如”
のステータス表示がセツトされ、関連するホス
ト・プロセツサのソフトウエアに送られる。

回復シーケンスのタイムアウト部分の期間は、
回復動作を実行しているステーシヨンより上流の
バイパス・リレーで接点を安定化させるのに十分
な長さであり、従つて、それらの接点のチヤタリ
ンダによつて生じるリング・エラーは下流側で一
時的な現象として認識されるだけであり、連続す
るステーシヨンにおいてバイパス・リレーの動作
が波及的に生じることはない。

パージ動作の期間は、各ステーシヨンの受信回
路、FEQおよび送信回路を介するパージ送信で
最悪の遅延を仮定した場合に、最大のステーシヨ
ン間距離及び最大数のステーシヨンを有する連続
リングをパージ送信が循環するのに必要な時間よ
りも長い。

ステーシヨンが本初期設定方法によつてリング
に挿入されると、それらのバイパス・リレー接点
の動作によるリング・エラー状態は一時“状態”
としてのみ下流側で認識される。従つて、ステー
シヨンは、回復シーケンスを実行するように誘わ
れることもあるが、前記シーケンスでそれらのバ
イパス・リレーを作動することはなく、従つて、
リング連続の確立を遅延することはない。リング
上のすべてのステーシヨンがパージまたはノーマ
ル構成のどちらかで動作しているとき、そのリン
グは実際にはパージ動作を完了するために連続し
ており、従つて後のノーマル全２重動作を１つの
追加パージ動作の期間内で保持することができ
る。

従つて、ステーシヨンが無作為に電源投入さ
れ、リングに一斉に挿入されるとき、それらのリ
レー接点の動作による過渡現象は下流のステーシ
ヨンに短かい回復シーケンスを誘起するだけであ
る（タイムアウト直後にパージ・シーケンスが続
く）。リングにハードの故障がない場合、これら
の動作は迅速かつ自動的に最高潮に達し、ノーマ
ル動作方式でリング連続を確立してすべてのステ
ーシヨンを安定化する。

〔詳細な説明〕

〔序文〕 第１図は本発明が良好に実施されるリング構造
のデータ通信ネツトワークを示す。簡略化のた
め、４ステーシヨン（Ａ，Ｂ，ＣおよびＤ）のみ
が示される。しかしながら、はるかに多数のステ
ーシヨンの設置が可能である（ここで説明するビ
ツト送信タイミング、回復タイミングおよび無増
幅最大伝播距離パラメータによつて、最大110ス
テーシヨンを有するシステムが本発明の動作によ
つて初期設定され、パージされる）。

第１図でステーシヨンはリング内でリング・ラ
イン・セクタＲを介して矢印で示す方向に順次に
相互接続される（ステーシヨンＡはステーシヨン
Ｂに、ステーシヨンＢはステーシヨンＣに、ステ
ーシヨンＣはステーシヨンＤに、ステーシヨンＤ
はステーシヨンＡにそれぞれ送信する）。各々の
ステーシヨンはリングの入力ポート１および出力
ポート２の間をインタフエースするRCC（リング
通信コントローラ）３と、それぞれのRCC３を
介して情報を送り、かつ処理するホスト・データ
処理装置としてホスト装置４を含む。

ステーシヨンには同一のRCC３およびホスト
装置４が含まれることがある。代表的なステーシ
ヨンの構成（本発明を実施するに必要な構成切換
装置を除く）がステーシヨンＡに示されている。
すなわち、各々のステーシヨンは入力ポート１、
出力ポート２、RCC３およびホスト装置４を含
む。

RCC３は、入力ポート１とインタフエースす
る受信回路６、出力ポート２とインタフエースす
る送信回路７、受信回路６の出力に結合された
PS（経路選択）回路８、送信回路７の入力に結合
されたSS（ソース信号選択）回路９、PS回路８
の出力とSS回路９の入力の間に結合されたFEQ
バツフア１０、PS回路の出力に結合されたIB（入
力バツフア）１１、SS回路９の入力に結合され
たOB（出力バツフア）１２およびRCC３の各種
の動作方式を呼出すマイクロプロセツサ（μp）
１３または同等のシーケンス制御装置を含む。本
発明の初期設定および回復動作に関連するマイク
ロプロセツサ１３の動作について次に説明する。

ホスト装置４はCPU１４、主記憶１５および
１つ以上のＩ／Ｏチヤネル１６を含む。Ｉ／Ｏチ
ヤネル１６はIB１１の出力およびOB１２の入力
に対する副チヤネル接続を有する。

図示の代表的なステーシヨン（ステーシヨン
Ａ）のノーマル動作で、受信回路６は前のステー
シヨン（ステーシヨンＤ）から入力ポート１に送
信された信号を受信、復調し、復調された信号か
らビツト受信クロツクを取出し、取出されたクロ
ツク信号を用いて復調された信号中のビツト情報
をサンプリングし、サンプリングされたビツトを
PS回路８に転送する。PS回路８はサンプリング
されたビツトのフレーム中に含まれている起点お
よび宛先情報を検査し、下流宛先を有するフレー
ムをFEQバツフア１０に、局所宛先を有するフ
レームをIB１１に選択転送する。一定のビツト
信号（アイドル・バイト）はPS回路８に転送さ
れず、PS回路８で受信された一定の局所起点フ
レームはFEQバツフア１０およびIB１１のいず
れにも転送されないから、そのような信号および
フレームはリングから除去される。局所的に生成
されたクロツク信号のソース（第１図に図示せ
ず）によつてタイミングされるPS回路９は、
FEQバツフア１０およびOB１２から（OB１２
が空でなく、かつFEQバツフア１０が空である
場合にのみOB１２から）ビツト・フレームを選
択し、選択されたフレームは送信回路７に転送さ
れ、送信回路７は対応する変調された信号を出力
ポート２を介してリングに送出する。

IB１１に記憶された情報はＩ／Ｏチヤネル１
６を介して主記憶１５に転送され、CPU１４で
処理される。また、この情報はＩ／Ｏチヤネル１
６を介して主記憶１５からOB１２に転送され
る。一定の出力フレーム（応答フレーム）は、
IB１１における遠隔起点情報フレームの受信に
関連して、PS回路８によつて展開され、PS回路
８からOB１２に直接転送される。

ステーシヨンが転送する情報のフオーマツトを
第２図に示す。少なくとも７バイトで1007バイト
よりも多くないバイトを含むフレームですべての
情報が送られる。３つの一般的なフレームのタイ
プとして、データ・フレーム１７、要求／制御フ
レーム１８、および応答／クリア／エラー表示フ
レーム１９が示されている。これらの３つのタイ
プのフレームはすべて、同一の見出しおよび末尾
の部分を有する。各々のフレームの見出し部分
は、SF（開始フラグ・バイト）、DA（宛先アドレ
ス・バイト）、OA（起点アドレス）、およびTY
（タイプ指定バイト）を含む４バイトから成る。
各々のフレームの末尾部分は２つのCRC（周期的
冗長検査バイト）およびEF（末尾フラグ・バイ
ト）から成る。

データ・フレーム１７では、見出し部分のTY
バイトと末尾部分の第１のCRCバイトの間に、
個別的なデータ・メツセージの全部または一部分
を構成する可変数の情報バイト（1000バイト以
下）が含まれる。同様に要求／制御フレーム１８
では、見出し部分のTYバイトと末尾部分の第１
のCRCバイトの間に、要求または制御メツセー
ジを表わす情報バイト（1000バイト以下）が含ま
れる。局所宛先を有して到来する各々のデータ・
フレーム１７または要求／制御フレーム１８は、
もう１つのデータまたは要求フレームが１以上の
個別的なメツセージ通信の一部分として同じ起点
ステーシヨンから同じ局所ステーシヨンに送信可
能となる前に、起点ステーシヨンに送信された応
答フレーム１９によつて明確に肯定応答されなけ
ればならない。第２図で、ｉおよびｊはいずれも
1000以下である。

全体としての動作は米国特許出願第342439号
（1982年１月25日）で説明されているシステム動
作と同一である。

第１図で、ステーシヨンのFEQバツフア１０
が空でない（５バイト以上を含むことを意味す
る）とき、FEQバツフア１０の内容はSS回路９
を介してFIFO形式で送信回路７に直接送付され
る。ステーシヨンのFEQバツフア１０が空であ
り（含まれるバイト数が０であることを意味す
る）かつOB１２が空でないとき、OB１２の内
容は、FIFO形式で送信回路７に送付される。
FEQバツフア１０およびOB１２がどちらも空の
ときは、送信回路７は局所的にタイミングされた
アイドル・キヤラクタを送信する。送信されたア
イドル・キヤラクタはSFバイトが先行せず、か
つEFバイトが後続しないアイドル・キヤラクタ
があるフレーム情報から識別可能であつて、次の
下流ステーシヨンに受信クロツクを保持させる
が、次のステーシヨンでは記憶されないから、次
のステーシヨンがリングをアクセスして、そのス
テーシヨンを局所的に起点とする情報を転送する
ことを妨げない。

〔初期設定／エラー回復のステーシヨン構成〕

第３，４および５Ａ乃至５Ｃ図では、第１図に
示すタイプのリング構造において、ステーシヨン
が本発明に従つてどのように構成され、初期設定
およびエラー回復動作を実行するかを示す。第３
図で、バイパス・リレー２２の可動接点２０およ
び２１はそれぞれのステーシヨンの入力ポート１
および出力ポート２にそれぞれ結合している。内
部ループ・リレー２５の可動接点２３および２４
は受信回路６の入力および送信回路７の出力にそ
れぞれ結合している。ライン２６で示すように、
バイパス・リレー２２を作動させる電源は、その
ステーシヨンのRCC３を含むメイン・カード２
７からバイパス・リレー２２を含むパドル・カー
ド２８に供給される。

第３図に示すように、ステーシヨンの電源オン
でノーマル動作位置において、リレー２２および
２５の可動接点によつて、リングの入力ポート１
から受信回路６への直列接続および送信回路７か
らリングの出力ポート２への直列接続がそれぞれ
のステーシヨンで形成されている。第５Ａ図に示
すように、この位置はステーシヨンが電源投入さ
れ、パドル・カード２８がメイン・カード２７に
プラグ結合された後の状態を示す。後に説明する
ように、電源投入のシーケンスの間にバイパス・
リレー２２はチエツクアウト手順の完了後にのみ
ノーマル位置を示す。

バイパス・リレー２２から電源が取除かれる
と、その可動接点は下方の接点位置に移動して導
体２９に接続し、リングの入力ポート１と出力ポ
ート２が直結する分路が形成される。電源が内部
ループ・リレー２５から取除かれると、その可動
接点が移動して導体３０に接続し、送信回路７の
出力から受信回路６の入力にフイードバツク接続
が形成される。従つて、送信回路７によつて生成
されたアイドル信号が第４図の局所クロツク源４
０の局所生成クロツク信号と同期して受信回路６
に送られ、前記回路６における受信クロツク取出
しが一時的に保持される。

従つて、リレー２２および２５から電源が取除
かれると、第５Ｂ図に示すように、ステーシヨン
のリング入力（入力ポート１）とリング出力（出
力ポート２）は直接結合され、ステーシヨンの送
信回路７と受信回路６は内部的に結合される。こ
の構成をバイパス構成と呼ぶ。第５Ｂ図から明ら
かなように、バイパス構成のステーシヨンはリン
グから切離された状態にあり、上流からのリング
入力は直接下流のリング出力へ向けられる。この
タイプのシステムでステーシヨン間にリピータを
設けることは費用効果の面で釣合わないことがあ
るから、リピータを有しない連続するステーシヨ
ンの間隔を所定の最大距離（例えば、２心同軸ケ
ーブルで約1500ｍ）以下に抑え、通常の減衰によ
る信号劣化が受信された情報の判読可能範囲内に
収まるようにすることが重要である。

第４図で、本発明による受信回路６は入力の増
幅回路６ａ、復調回路６ｂ、情報ビツト・サンプ
リング回路６Ｃ、受信クロツク取出回路６ｄ、ノ
イズ検出回路６ｅ、同期ロス検出ラツチ６ｆおよ
びイネーブル・ラツチ６ｇを含む。増幅回路６ａ
で受信、増幅されたリング信号は復調回路６ｂで
復調され、情報ビツト・サンプリング回路６ｃお
よび受信クロツク取出回路６ｄに送られる。受信
ノイズまたは上流側の“ハード故障”がない場合
は、前記回路６ｄは有効クロツク信号を生成し、
この信号によつて前記回路６ｃにおけるビツト動
作が制御される。受信クロツク取出回路６ｄの出
力はイネーブル・ラツチ６ｇのセツト状態によつ
てイネーブルされたノイズ検出回路によつてモニ
タされる。

ノーマル構成（第５Ａ図）の動作において、有
効なクロツクが所定の期間（本実施例では２マイ
クロ秒、これはリング上の４連続ビツト送信期間
を表わす）に生成されない場合、ノイズ検出回路
６ｅはイネーブル・ラツチ６ｅによつてイネーブ
ルされ、同期ロス検出ラツテ６ｆをセツトする出
力を生成する。前記ラツチ６ｆがセツトされる
と、ライン３２がアクテイブになり、それをマイ
クロプロセツサ１３が（アテンシヨン割込ライン
として）モニタする。マイクロプロセツサ１３が
ライン３２上のアクテイブ状態をセンスすると、
ライン３３上にリセツト信号が生成され、ラツチ
６ｆおよび６ｇがリセツトされ、4.5ミリ秒のタ
イムアウトが開始される。タイムアウト終了でイ
ネーブル・ラツチ６ｇはセツトされ、ノイズ検出
回路６ｅがセツトされて受信クロツク取出回路６
ｄの動作状態が再度サンプリングされる。前記回
路６ｄが再サンプリング時に有効ビツト・クロツ
ク信号を生成していない場合、最初にセンスされ
た状態は持続タグを付される。前記回路６ｄが再
サンプリング時に正常に動作している場合、最初
にセンスされた状態は一時タグを付される。

再サンプリング状態が持続の場合、同期ロス検
出ラツチ６ｆはセツトされ、ライン３２は再びア
クテイブになり、持続状態をマイクロプロセツサ
１３に指示する。再サンプリング状態が一時の場
合、前記ラツチ６ｆはセツトされず、ライン３２
は非アクテイブのままであり、マイクロプロセツ
サ１３に非持続状態を指示する。

マイクロプロセツサ１３はライン３２を再サン
プリングして最初にセンスされた状態が一時（ラ
イン３２が非アクテイブ）または持続（ライン３
２がアクテイブ）のどちらであるかを決定し、そ
の構成をセツトするライン群３５の１つをアクテ
イブにしてパージ構成またはバイパス構成のどち
らかを設定する（センスされた状態が一時の場合
はパージ構成、持続の場合はバイパス構成であ
る）。パージ構成（第５Ｃ図）では、バイパス・
リレー（第３図）はノーマル動作状態位置に留ま
るが、受信回路６の出力は第５Ｃ図の４５で示す
ようにPS回路８の入力から分離され、バツフア
１０および１１（第１図）のローデイングを停止
する。バイパス構成（第５Ｂ図）では、リレー２
２および２５への電源供給が撤去され、それぞれ
の接点は非アクテイブ位置（第３図で下方の位
置）に切換わり、それによつて、それぞれのステ
ーシヨンで、入力ポートは出力ポートに直結さ
れ、送信回路７の出力は受信回路６の入力に結合
される。

第４図において、局所クロツク源４０は送信回
路７のビツト・ゲート回路７ａおよび変調回路７
ｂにビツト・ゲート信号（クロツク）を供給し、
それぞれのステーシヨンのバツフア１０および１
２からリングへのビツト送信がタイミングされ
る。

〔エラー回復方法〕

第６乃至８図で、本発明によるエラー回復方法
について説明する。初期設定に対する前記構成の
使用については第９図に関連して説明する。

ステーシヨンがノーマル構成（第５Ａ図）で動
作しているとき、PS回路８に達し、かつ下流宛
先または“全ステーシヨン（放送）宛先を有する
情報はFEQバツフア１０にロードされる。FEQ
バツフア１０およびステーシヨンのOB１２にあ
る情報は選択して組合わせられ、送信回路７を介
してリングの出力ポート２にビツト・シリアルで
送られる。第６図のブロツク５０で示すように、
前記動作間、回路６ｅおよび６ｆは受信クロツク
取出回路６ｄ（第４図）の状態を連続モニタする。
クロツク欠如状態が検出された場合、同期ロス検
出ラツチ６ｆがセツトされ、ライン３２（第４
図）がアクテイブになる。第６図のブロツク５１
で示すように、ステーシヨンのマイクロプロセツ
サ１３（または同等の制御回路）は、同期ロス検
出ラツチ６ｆのセツトによつて、ブロツク５２乃
至５４の回復シーケンスを呼出し、前記ラツチ６
ｆをすぐにリセツトする。

回復シーケンスはそのステーシヨンがノーマル
構成（第５Ａ図）である間に行われるタイムアウ
ト動作によつて開始する。ブロツク５２に示すよ
うに、タイムアウトは、同期ロス検出ラツチ６ｆ
がセツトされたとき一時接続状態であることがあ
るいずれかの上流バイパス・リレーを安定化する
のに十分な所定の期間（本実施例では15ミリ秒）
に及ぶ。前記タイムアウト期間が過ぎると、マイ
クロプロセツサ１３はイネーブル・ラツチ６ｇを
セツトし、受信クロツク取出回路６ｄの状態が再
度サンプリングされる。ブロツク５３で示すよう
に、ライン３２が再サンプリングされたとき、最
初にセンスされた状態の持続の有無を示すライン
３２の状態によつてマイクロプロセツサ１３はス
テーシヨンをパージ構成（第５Ｃ図）またはバイ
パス構成（第５Ｂ図）のいずれかに再構成し、そ
れによつて第６図のブロツク５４でパージ・シー
ケンス（第８図に詳細を示す）を実行するか、ま
たはブロツク５５のバイパス・シーケンス（第７
図に詳細を示す）およびブロツク５４のパージ・
シーケンスの両方を実行する。

パージ・シーケンス（ブロツク５４）およびバ
イパス・シーケンス（ブロツク５５）は所定の期
間（583.2ミリ秒および9.0ミリ秒）にわたつて行
なわれ、最大のリング（現在の信号および記憶パ
ラメータに対して110ステーシヨン）における
FEQを順次パージする。パージ・シーケンスが
終了すると、ブロツク５６に示すように、マイク
ロプロセツサ１３はノーマル構成を回復し、ノー
マル動作シーケンスを再開する。ノーマル動作再
開時にクロツク欠如状態が存在する場合には、そ
のステーシヨンは回復シーケンスのブロツク５０
乃至５２を直ちに繰返す。

第７図において、バイパス・シーケンスは９ミ
リ秒の期間を有する。この期間は、バイパス・モ
ード選択のライン群３５がアクテイブになつてリ
レー２２および２５への電源供給が除去されたと
きから、マイクロプロセツサ１３によつてタイム
アウトされる。ブロツク６０に示すように、前記
期間の前半部で、ステーシヨンのリレーはバイパ
ス構成（第５Ｂ図）であり、マイクロプロセツサ
１３は少なくともステーシヨンのRCC３におけ
る受信回路６およびFEQバツフア１０をリセツ
トする。同時に、送信回路７は局所クロツク源４
０によつてタイミングされたアイドル・バイトを
受信回路６に供給し、前記クロツク源４０によつ
て生成されたクロツク信号に一時的に同期したビ
ツト・クロツク信号を取出す。

第７図のブロツク６１で示すように、バイパ
ス・シーケンスの後半部の間に、ステーシヨンは
ノーマル構成（第５Ａ図）に回復され、この構成
にある間に、ステーシヨンの送信回路７は、アイ
ドル・キヤラクタが後続する放送（全ステーシヨ
ン）宛先バイトを含むエラー・フレームを送信す
る。同時に、ステーシヨンのマイクロプロセツサ
１３はホスト・プロセツサ（第１図のホスト装置
４）に割込むように動作し、それぞれのステーシ
ヨンの受信回路６が出会つた“持続”同期欠如状
態に関する情報をホスト装置４に与える。それに
よつて、それぞれのステーシヨンのソフトウエア
は、主記憶１５、Ｉ／Ｏチヤネル１６、OB１２
およびそれぞれのSS回路９および送信回路７を
介して局所起点メツセージを出し、それぞれのス
テーシヨンの上流に位置する潜在的ハード故障状
態（オープンまたはシヨート）について下流のス
テーシヨンに知らせる。

バイパス・シーケンスの後半部が終了すると、
マイクロプロセツサ１３はライン群３５（第４
図）の１つをアクテイブにしてパージ構成（第５
Ｃ図）を生じさせる。パージ構成は受信回路６が
PS回路８と分離されてFEQバツフア１０が動作
しないこと以外はノーマル構成と同じである。パ
ージ構成および受信回路６の分離状態の設定は第
８図のブロツク７０で示される。この構成は第７
図のブロツク７１乃至７３で示された所定の期間
（合計で約583.2ミリ秒）保持される。

前記期間の最初の45マイクロ秒で、ステーシヨ
ンはブロツク７１に示すようにアイドル・キヤラ
クタ（11アイドル・キヤラクタ）を送る。次の
7.140ミリ秒で、ステーシヨンはブロツク７２に
示すように、各々が７バイトの長さでかつ各々が
このステーシヨンにアドレス指定された255のク
リア・フレームを送る。次に、残りの576ミリ秒
で、ステーシヨンはブロツク７３に示すようにア
イドル・キヤラクタを送る。パージ・シーケンス
が終了すると、マイクロプロセツサ１３はライン
群３５（第４図）の中の１つをアクテイブにして
ステーシヨンをノーマル構成に復帰させ、ステー
シヨンはノーマル動作シーケンスをリング・ネツ
トワークのインライン素子として再開する。

〔開始シーケンス〕

第９図に示す各ステーシヨンにおける開始手順
（電源接続手順）は第６乃至８図の回復手順と若
干異なる。電源をステーシヨンに供給する前にバ
イパス・リレー２２はバイパス位置（第５Ｂ図）
にあつて、入力ポート１と出力ポート２を結ぶ分
路が形成される。

ステーシヨンのメイン・カード２７に電源が入
ると、マイクロプロセツサ１３はリレー２２およ
び２５に電源を与えないでパワー・オン・シーケ
ンス８０を実行する。それによつて、ステーシヨ
ンがバイパス構成（第５Ｂ図）のままで、マイク
ロプロセツサ１３がRCC３の状態を検査する。
RCC３が正しく動作していない場合、必要な修
理を行なうように警報が出される。

RCCのハードウエアが正しく動作している場
合には、パワー・オン・シーケンス８０はステー
シヨンをパージ構成（第５Ｃ図）に切換えて終了
し、第６図のブロツク５４および第８図に示した
パージ・シーケンスと同一のパージ・シーケンス
を実行する。

パージ・シーケンスが終了すると、ステーシヨ
ンはノーマル構成（第５Ａ図）にセツトされ、ノ
ーマル動作を開始する。しかしながら、この動作
で送出された最初のフレームは、宛先としてそれ
ぞれのステーシヨンにアドレス指定される局所生
成応答フレームである。このフレームの送信によ
つてリングの連続性が検査される。このフレーム
は、受信されると、ステーシヨンのIB１１（第
１図）に入れられる。それぞれが最大の遅延を有
する最大数の連続FEQをフレームが通過するの
に十分な期間ののち、マイクロプロセツサ１３は
このフレームについてIB１１をモニタする。フ
レームがその時までに受信されていない場合に
は、マイクロプロセツサ１３はリングの連続性が
まだ完成されていないことをホスト装置４に（割
込によつて）知らせる。それによつて、ホストの
ソフトウエアは制御メツセージを生成し、その時
点でそれぞれのステーシヨンとの連続性を有する
下流のステーシヨンにリングを介して（それぞれ
のステーシヨンのRCCを経て）転送し、検出さ
れたリング不連続状態について下流のステーシヨ
ンに知らせる。

〔回復および初期設定の全般的説明〕

次に、ステーシヨンにおける前記初期設定およ
び回復動作について全般的に（例えば、リング上
の他のステーシヨンとの関連において）説明す
る。最初にいくつかのステーシヨンに同時に電源
が供給される場合、これらのステーシヨンの各々
はパワー・オン・シーケンス８０を自律的に実行
し、続いてパージ・シーケンス８１が行なわれ
る。各々のステーシヨンがパワー・オン（バイパ
ス）構成からパージ構成に移行するとき、そのリ
レーの関連する一時動作によつて、次のノーマル
構成の下流ステーシヨン（存在する場合）の受信
クロツク同期が失われ、回復シーケンス（第６図
のブロツク５２以下の）が実行されることがあ
る。

回復シーケンスが２以上のステーシヨンで同時
に行なわれる場合には、回復する最後のステーシ
ヨンは他のすべてのステーシヨンのFEQをパー
ジする。２以上のステーシヨンが全く同時に回復
シーケンスを実行する場合、リング・ネツトワー
クのそれぞれの下流側は同時にパージされる。

一般に、ハード故障がなければ、各ステーシヨ
ンのオーバーラツプする全体的な初期設定動作、
電源投入、および隣接する下流ステーシヨンの回
復動作を含む拡調パージ期間後にリングは安定化
し、その全ステーシヨンはノーマル構成になる。

リングが連続しており、すべてのステーシヨン
が正常に動作している場合に、例えばステーシヨ
ンＤで一時的なタイミング・エラー状態が生じ、
ステーシヨンＡで受信クロツク同期が失われる
と、ステーシヨンＡは“短かい”回復シーケンス
（第６図のブロツク５２乃至５４）を実行し、ス
テーシヨンＢ，ＣおよびＤのFEQをパージする。
更に、一時的状態であることからＡのFEQはタ
イムアウト動作（ブロツク５２の）の間、それ自
身をパージする。

ステーシヨンＤとステーシヨンＡの間でハード
故障状態が生じる（例えば、接続リング・ライン
部分の切断）場合には、ステーシヨンＡは“長
い”回復シーケンス（第６図のブロツク５２，５
３，５５および５４）を実行し、ノーマル動作を
回復するときに持続エラーを検出し、回復シーケ
ンスを反復する。各々の回復シーケンスで、ステ
ーシヨンＡは持続エラー状態をホスト装置４に知
らせ、それを数回反復した後、ステーシヨンＡの
ホスト・ソフトウエアは中断を修復する保守要員
に警報を与えるアラームをセツトする。反復する
回復シーケンスの各々で、ステーシヨンＡのバイ
パス・リレー２２の動作によつて（ブロツク５２
におけるタイムアウト遅延によつて一時的状態
の）ステーシヨンＢで一時エラー状態を生じ、ス
テーシヨンＢによる（バイパス・シーケンスでは
なく）パージ動作を生じる。その結果、ステーシ
ヨンＡでのリレーの遷移状態がリングを伝搬する
ことはない。

4.5ミリ秒のタイムアウト動作（第６図のブロ
ツク５２）の長さは、持続および一時同期欠如状
態を識別する（従つて、長短の回復シーケンスを
選択する）エラー再サンプリング動作前に、上流
のリレー接点を安定するのに十分である。

パージ・シーケンスの期間に最大数（110ステ
ーシヨン）のリングを介して2MHzのビツト速度
で255のクリア・フレームが、各ステーシヨンの
受信回路６およびFEQバツフア１０での最大の
遅延（ステーシヨンごとに1008バイトの時間すな
わち4.032ミリ秒）、ステーシヨン間の最大の伝播
距離（例えば、平均約600ｍ）および（少なくと
も30ミリ秒の）安全係数で送信される。

【図面の簡単な説明】

第１図は本発明が良好に実施されるリング・ネ
ツトワークを示す図、第２図は第１図のリング構
造で使用される各種のフレームのフオーマツトを
示す図、第３図は初期設定および“同期を欠如し
た”回復に使用されるステーシヨン装置およびバ
イパス・リレー接点を示すブロツク図、第４図は
初期設定および／または回復手順を生じさせるス
テーシヨン回路のブロツク図、第５Ａ乃至第５Ｃ
図は本発明に関連する各種のステーシヨン動作構
成を示す図、第６乃至８図は本発明の回復方法を
示す流れ図、第９図は本発明に従つてシステムを
初期設定する方法を示す流れ図である。 １…入力ポート、２…出力ポート、３…RCC、
４…ホスト装置、６…受信回路、６ａ…増幅回
路、６ｂ…復調回路、６ｃ…情報ビツト・サンプ
リング回路、６ｄ…受信クロツク取出回路、６ｅ
…ノイズ検出回路、６ｆ…同期ロス検出ラツチ、
６ｇ…イネーブル・ラツチ、７…送信回路、７ａ
…ビツト・ゲート回路、７ｂ…変調回路、７ｃ…
増幅回路、８…PS回路、９…SS回路、１０…
FEQバツフア、１１…IB，１２…OB、１３…マ
イクロプロセツサ、１４…CPU、１５…主記憶、
１６…Ｉ／Ｏチヤネル、１７…データ・フレー
ム、１８…要求／制御フレーム、１９…応答／ク
リア／エラー表示フレーム、２０，２１…可動接
点、２２…バイパス・リレー、２３，２４…可動
接点、２５…内部ループ・リレー、２６…ライ
ン、２７…メイン・カード、２８…パドル・カー
ド、２９，３０…導体、３２，３３，３４…ライ
ン、３５…ライン群、４０…局所クロツク源。

Claims (1)

1. 【特許請求の範囲】 １ 単方向の伝送を行う通信リンクによつて閉じ
   たリングの形に直列接続された複数のステーシヨ
   ンを含み、各該ステーシヨンが、前記通信リンク
   から受信した信号から受信タイミングを取出し、
   当該ステーシヨン内のタイミング源から送信タイ
   ミングを取出すようになつているデータ通信ネツ
   トワークにおいて、 所与のステーシヨンの初期設定を要求する状態
   を検出し、 前記所与のステーシヨンを前記リングから切離
   した状態で内部回路を初期設定すると共に、その
   リング入力およびリング出力を直結して前期リン
   グの連続性を維持し、 前記所与のステーシヨンを前記リングに接続し
   て下流のステーシヨンへパージ信号を送ることに
   より該下流のステーシヨンのバツフアをパージさ
   せるパージ動作を、少なくとも前記リングを介す
   る最大遅延時間の間続けた後、通常の動作に移
   る、ことを特徴とするステーシヨン動作方法。