JPH0391852A - Eepromのデータ書き込み防止回路 - Google Patents
Eepromのデータ書き込み防止回路Info
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- JPH0391852A JPH0391852A JP1229491A JP22949189A JPH0391852A JP H0391852 A JPH0391852 A JP H0391852A JP 1229491 A JP1229491 A JP 1229491A JP 22949189 A JP22949189 A JP 22949189A JP H0391852 A JPH0391852 A JP H0391852A
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- eeprom
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- 230000002265 prevention Effects 0.000 claims description 8
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 230000001960 triggered effect Effects 0.000 abstract 1
- 101100295845 Arabidopsis thaliana OPT7 gene Proteins 0.000 description 1
- 208000003443 Unconsciousness Diseases 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電気的消去,電気的書込み可能な読出し専用
メモリ( EIIiFROM )と当# KKFROM
へのデータ書込み.続出し制御を行う中央制御装@(C
PU )から構或するシステムに釦いて, El!iF
ROMデータの不必要な書込みを防止するEKFROM
のデータ書込み防止回路に関する。
メモリ( EIIiFROM )と当# KKFROM
へのデータ書込み.続出し制御を行う中央制御装@(C
PU )から構或するシステムに釦いて, El!iF
ROMデータの不必要な書込みを防止するEKFROM
のデータ書込み防止回路に関する。
@3図は例えば特開昭62−245353号公報に示さ
れた従来のI]nPROMのデータ書込み防止回路であ
る。同図にかいて,(1)は電気的消去,電気的書込み
可能な読出し専用メモリ(以下EKFROMと記す),
(2)は中゛央制御装置C以下CPUと記す)であシ
,アドレス信号(7),データ信号(8).書込み制御
信号(9)などを入出力する。(3)はラッチ回路であ
υ,ある規定されたアドレス信号(7)を入力時にその
ときのデータ信号(8)をラッチして信号αOとして出
力する。(4)はシーケンス比較回路であシ,信号αO
と信号αDを比較して一致時に書込み許可信号(自)を
発生する。(5)は規定シーケンス発生回路でめシ,信
号αDを出力する.,(6)はANDゲートであう.書
込み制御信号(9),書込み許可信号(社)が共に有意
のときに出力であるEiIl!FROM書込み制御信号
Oを有意にする。
れた従来のI]nPROMのデータ書込み防止回路であ
る。同図にかいて,(1)は電気的消去,電気的書込み
可能な読出し専用メモリ(以下EKFROMと記す),
(2)は中゛央制御装置C以下CPUと記す)であシ
,アドレス信号(7),データ信号(8).書込み制御
信号(9)などを入出力する。(3)はラッチ回路であ
υ,ある規定されたアドレス信号(7)を入力時にその
ときのデータ信号(8)をラッチして信号αOとして出
力する。(4)はシーケンス比較回路であシ,信号αO
と信号αDを比較して一致時に書込み許可信号(自)を
発生する。(5)は規定シーケンス発生回路でめシ,信
号αDを出力する.,(6)はANDゲートであう.書
込み制御信号(9),書込み許可信号(社)が共に有意
のときに出力であるEiIl!FROM書込み制御信号
Oを有意にする。
次に動作について説明する。EJI’ROM(1)に対
してデータ書込みを行う場合, apσ(2)は1ずラ
ツチ回路(3)の割付けアドレスに規定シーケンスをデ
ータ信号(8)によシ送る。出力されたシーケンスはラ
ッチ回路(3)でラッチされて信号αOとなってシーケ
ンス比較回路(4)に送られる。シーケンス比較回路(
4)は規定シーケンス定生回路(5)からのシーケンス
を送ってくる信号Ql)と先の信号αOを比較し.一致
した場合.*込み許可信fI12を有意とする。その後
OFσ(2)ぱEEFROM(l)に対してアドレス信
号・(7).データ信号(8),書込み制御信号(9)
を出力し.データの書込みアクセスを行う。このとき書
込み制御信号(9)は有意となる。一方mIIXpRo
n(x)はEICFROM書込み制御信号0が有意のと
きデータの書込みを行えるので,前に述べた規定シーケ
ンスを出力後ならばKKpRoyt(l)へのデータ書
込みが可能となる。
してデータ書込みを行う場合, apσ(2)は1ずラ
ツチ回路(3)の割付けアドレスに規定シーケンスをデ
ータ信号(8)によシ送る。出力されたシーケンスはラ
ッチ回路(3)でラッチされて信号αOとなってシーケ
ンス比較回路(4)に送られる。シーケンス比較回路(
4)は規定シーケンス定生回路(5)からのシーケンス
を送ってくる信号Ql)と先の信号αOを比較し.一致
した場合.*込み許可信fI12を有意とする。その後
OFσ(2)ぱEEFROM(l)に対してアドレス信
号・(7).データ信号(8),書込み制御信号(9)
を出力し.データの書込みアクセスを行う。このとき書
込み制御信号(9)は有意となる。一方mIIXpRo
n(x)はEICFROM書込み制御信号0が有意のと
きデータの書込みを行えるので,前に述べた規定シーケ
ンスを出力後ならばKKpRoyt(l)へのデータ書
込みが可能となる。
正規のKIFROM(1)へのデータ書込み終了後はO
Fσ(2)が一致しないシーケンスをシーケンス比較回
路(4)に送ることによシ書込み許可信号(自)を無意
とする。
Fσ(2)が一致しないシーケンスをシーケンス比較回
路(4)に送ることによシ書込み許可信号(自)を無意
とする。
次に, C!PU(21が規定外の7ーケンスをラッチ
回路(3)に対して送った場合は,シーケンス比較回路
(4)に釦いて規定シーケンス発生回路(5)からのシ
ーケンスと合わないことが判定されて書込み許可信号(
自)は無意となる。このため.この後O P U (2
”lがEIFROM (1)に対してデータ書込みアク
セスを行っても(#i込み制御信号(9)を有意にする
), zzpRoM書込み制御信号α3は無意の11汝
のでデータの書込みは行われない。
回路(3)に対して送った場合は,シーケンス比較回路
(4)に釦いて規定シーケンス発生回路(5)からのシ
ーケンスと合わないことが判定されて書込み許可信号(
自)は無意となる。このため.この後O P U (2
”lがEIFROM (1)に対してデータ書込みアク
セスを行っても(#i込み制御信号(9)を有意にする
), zzpRoM書込み制御信号α3は無意の11汝
のでデータの書込みは行われない。
以上の動作によ1■FROM(1)に対する不必要なデ
ータ書込みを防止している。
ータ書込みを防止している。
従来のEEFROMのデータ書込み防止回路は以上のよ
うに構或されているので,シーケンス比較回路の出力で
ある書込み許可信号が有意になっている間にCI’Uの
暴走等が起こればHHFROMの全領域のデータが不必
要に書換えられる問題点があった。
うに構或されているので,シーケンス比較回路の出力で
ある書込み許可信号が有意になっている間にCI’Uの
暴走等が起こればHHFROMの全領域のデータが不必
要に書換えられる問題点があった。
この発明は上記のような問題点を解消するためになされ
たものでCPUの暴走等が起こってその影響がHEFR
OMに及んでも.と〈一部の領域にとどまる回路を得る
ことを目的とする。
たものでCPUの暴走等が起こってその影響がHEFR
OMに及んでも.と〈一部の領域にとどまる回路を得る
ことを目的とする。
この発明にかかるEFiPROMのデータ書込み防止回
路はKIIROMへのデータ書込み回数をカウントする
カウンタ回路を設け, EEFROMへのデータ書込み
開始前に当該カウンタ回路に対してKl!fFROMへ
のデータ書込み数を入力した後, R!RiPROMへ
のデータ書込みを行うようにしたものである。
路はKIIROMへのデータ書込み回数をカウントする
カウンタ回路を設け, EEFROMへのデータ書込み
開始前に当該カウンタ回路に対してKl!fFROMへ
のデータ書込み数を入力した後, R!RiPROMへ
のデータ書込みを行うようにしたものである。
この発明にかけるEKFROMのデータ書込み防止回路
は,カウンタ回路に対してElilCFROMへのデー
タ書込み数を入力することによってEtKPROMへの
データ書込みが可能になp.REiFROMへのデータ
書込み動作が行われる度にカウンタ回路のカウントを行
い.所定のデータ書込み数をカウントしたラ. ]!t
l!iPROMへのデータ書込みを禁止する。
は,カウンタ回路に対してElilCFROMへのデー
タ書込み数を入力することによってEtKPROMへの
データ書込みが可能になp.REiFROMへのデータ
書込み動作が行われる度にカウンタ回路のカウントを行
い.所定のデータ書込み数をカウントしたラ. ]!t
l!iPROMへのデータ書込みを禁止する。
以下.この発明の一実施例を図について説明する。第1
図にかいて, (1) , (2) , (3) ,
(5) , (7) . (8冫,(9),αO,(社
)は従来例と同じ意床を持つ。(4)はシーケンス比較
回路で信号αOと信号0を比較し.一致した場合出力信
号翰を有意とする。筐た一致しなかった場合及びシーケ
ンスリセット信号(財)が入力されたときは出力信号(
至)を無意とする.,21)はカウンタ回路であ!),
OFσ(2)からデータ書込み数が入力されることによ
って出力信号(至)を有意.シーケンスリセット信号(
財)を無意にし, 112BFROM書込み制御信号0
の有意から無意の変化をトリガとしてカウントを行い.
所定数をカウントしたら出力信号(至)を無意とすると
共にシーケンス比較回路(4)に対してノーケンスリセ
ット信号一を出力する。■はANDゲートであり,出力
信号(自)と出力信号(至)が共に有意のときに出力で
ある書込み許可信号一を有意にする。(6)はANDゲ
ートであう.書込み制御@号(9),書込み許可信号(
自)が有意でかっKEFROM(1)が選択された(図
示せず)ときに出力信号であるFiEPROM書込み制
御信号α3を有意とする。また纂2図は第1図の動作を
説明するための概略タイムチャートである。ここでカウ
ンタカウント値はカウンタの出力(図示せず)を示して
いる。1たOPT7サイクμナンパは動作を説明するた
めにつけた番号である。なお,カウンタ回路(財)は説
明の都合上,ダウンカウンタとする。
図にかいて, (1) , (2) , (3) ,
(5) , (7) . (8冫,(9),αO,(社
)は従来例と同じ意床を持つ。(4)はシーケンス比較
回路で信号αOと信号0を比較し.一致した場合出力信
号翰を有意とする。筐た一致しなかった場合及びシーケ
ンスリセット信号(財)が入力されたときは出力信号(
至)を無意とする.,21)はカウンタ回路であ!),
OFσ(2)からデータ書込み数が入力されることによ
って出力信号(至)を有意.シーケンスリセット信号(
財)を無意にし, 112BFROM書込み制御信号0
の有意から無意の変化をトリガとしてカウントを行い.
所定数をカウントしたら出力信号(至)を無意とすると
共にシーケンス比較回路(4)に対してノーケンスリセ
ット信号一を出力する。■はANDゲートであり,出力
信号(自)と出力信号(至)が共に有意のときに出力で
ある書込み許可信号一を有意にする。(6)はANDゲ
ートであう.書込み制御@号(9),書込み許可信号(
自)が有意でかっKEFROM(1)が選択された(図
示せず)ときに出力信号であるFiEPROM書込み制
御信号α3を有意とする。また纂2図は第1図の動作を
説明するための概略タイムチャートである。ここでカウ
ンタカウント値はカウンタの出力(図示せず)を示して
いる。1たOPT7サイクμナンパは動作を説明するた
めにつけた番号である。なお,カウンタ回路(財)は説
明の都合上,ダウンカウンタとする。
次に第2図に従って第1図の動作を説明する。
なか説明の簡単化のためEXFROM内部のデータ書込
み時間は無視している。
み時間は無視している。
if.Kz図のapσサイク/I/1においてOFσ(
2)はカウンタ回路←υにEKFROMに対して書込む
データ数n(nは正の整数)を書込む。この時必要なア
ドレス信号(7),データ信号(8)を出力し.書込み
制御信号(9)を有意とする。これによシカウンタ回路
P2υにカウント初期値nが入力されるとともに,出力
信号(至)が無意から有意となシ.シーケンスリセット
信号(財)が有意から無意となる。次のCPUサイクA
/2ではO P U (2)は規定シーケンスをアドレ
ス信号(7),データ信号(8)に出力し,ラッチ回路
{3}に送?。出力されたシーケンスはラッチ回路(3
)でラッチされて信号aOとなl)v−ケンス比較回路
(4)にかいて規定シーケンス余生回路(5)からの出
力信号α9と比較される。ンーケンスリセット信号(財
)は無意なので信号αOと信号α℃が一致すれば出力信
号(至)は有意となる。この結果ANDゲート翰の出力
である書込み許可信号(社)は有意となる。次のCPU
サイク/v3ではcpσ(2)はEEFROM(1)に
対してアドvy.信号(7).データ信号(8),書込
み制御信号(9)を出力し.データの書込みアクセスを
行う。このとき筈込み制御信号(9)は有意となる。書
込み許可信号Oも有意であ,j .ICEPROM(1
)が選択されているからANDゲート(6)の出力であ
るKEFROM書込み制御信号(自)も有意となる。以
上によ!) KEI’ROM(1)はデータの書込みを
行う。そして書込み制御信号(9)が有意から無意(即
ち書込み終了)のタイミングで, KEFROM書込み
制御信号0も有意から無意となシ,カウンタ回路■■■
に対してトリガが入).カウントをnからn−1に1つ
減じる。次のcpσサイク/I/4からm−1(mは正
の整数)にかいてもCPσサイクμ3と同様にして′F
iz:puoM(1)へのデータ書込を行い.その度に
書込み制御信号(9)の有意から無意のタイミングでカ
ウンタ回路の減算が行われる。次に,OFt7サイク/
L/Inにかいてはカウンタカウント値は1とする。こ
のサイクルにかいてmzpRoM(t)へのデータ書込
みを行う。書込み完了にかける書込み制御信号(9〉が
有意から無意のタイミングでEKFROM書込み制御信
号Oも有意から無意となυ,カウンタ回路←Dにトリガ
が入る。これによシ.カウンタ回路■Dのカウントは1
からOとなる。その結果,カウンタ回路Q])は所定数
のカウントを終了して出力信号(至)は有意から無意に
,シーケンスリセット信号(ハ)は無意から有意となう
,シーケンス比較回路(4)の出力信号(至)は有意か
ら無意となる。このためANDゲート翰の出力信号であ
る書込み許可信号帥は無意となる。これ以後のcpσサ
イクルにかいては. OFσ(2)からRE!PROM
(1)へのデータ書込みを行おうとしてもANDゲート
(6)の出力であるFl!IliPROM書込み制御信
号(自)が無意の11なのでPEFROM(1)にデー
タが書込1れない。
2)はカウンタ回路←υにEKFROMに対して書込む
データ数n(nは正の整数)を書込む。この時必要なア
ドレス信号(7),データ信号(8)を出力し.書込み
制御信号(9)を有意とする。これによシカウンタ回路
P2υにカウント初期値nが入力されるとともに,出力
信号(至)が無意から有意となシ.シーケンスリセット
信号(財)が有意から無意となる。次のCPUサイクA
/2ではO P U (2)は規定シーケンスをアドレ
ス信号(7),データ信号(8)に出力し,ラッチ回路
{3}に送?。出力されたシーケンスはラッチ回路(3
)でラッチされて信号aOとなl)v−ケンス比較回路
(4)にかいて規定シーケンス余生回路(5)からの出
力信号α9と比較される。ンーケンスリセット信号(財
)は無意なので信号αOと信号α℃が一致すれば出力信
号(至)は有意となる。この結果ANDゲート翰の出力
である書込み許可信号(社)は有意となる。次のCPU
サイク/v3ではcpσ(2)はEEFROM(1)に
対してアドvy.信号(7).データ信号(8),書込
み制御信号(9)を出力し.データの書込みアクセスを
行う。このとき筈込み制御信号(9)は有意となる。書
込み許可信号Oも有意であ,j .ICEPROM(1
)が選択されているからANDゲート(6)の出力であ
るKEFROM書込み制御信号(自)も有意となる。以
上によ!) KEI’ROM(1)はデータの書込みを
行う。そして書込み制御信号(9)が有意から無意(即
ち書込み終了)のタイミングで, KEFROM書込み
制御信号0も有意から無意となシ,カウンタ回路■■■
に対してトリガが入).カウントをnからn−1に1つ
減じる。次のcpσサイク/I/4からm−1(mは正
の整数)にかいてもCPσサイクμ3と同様にして′F
iz:puoM(1)へのデータ書込を行い.その度に
書込み制御信号(9)の有意から無意のタイミングでカ
ウンタ回路の減算が行われる。次に,OFt7サイク/
L/Inにかいてはカウンタカウント値は1とする。こ
のサイクルにかいてmzpRoM(t)へのデータ書込
みを行う。書込み完了にかける書込み制御信号(9〉が
有意から無意のタイミングでEKFROM書込み制御信
号Oも有意から無意となυ,カウンタ回路←Dにトリガ
が入る。これによシ.カウンタ回路■Dのカウントは1
からOとなる。その結果,カウンタ回路Q])は所定数
のカウントを終了して出力信号(至)は有意から無意に
,シーケンスリセット信号(ハ)は無意から有意となう
,シーケンス比較回路(4)の出力信号(至)は有意か
ら無意となる。このためANDゲート翰の出力信号であ
る書込み許可信号帥は無意となる。これ以後のcpσサ
イクルにかいては. OFσ(2)からRE!PROM
(1)へのデータ書込みを行おうとしてもANDゲート
(6)の出力であるFl!IliPROM書込み制御信
号(自)が無意の11なのでPEFROM(1)にデー
タが書込1れない。
次に第2図のcpσサイクIvl,2に示す手順を踏筐
ずにO P U (2)からEIFROM(1)ヘ(7
)データ書込みを行った場合であるが.@に述ぺた手順
を踏まない限シ出力信号(至),(至)のいずれか1た
は両方が無意のため, EEFROM書込み制御信号(
至)が有意になることはなく.データはEKFROM(
1)へ書込筐れない。
ずにO P U (2)からEIFROM(1)ヘ(7
)データ書込みを行った場合であるが.@に述ぺた手順
を踏まない限シ出力信号(至),(至)のいずれか1た
は両方が無意のため, EEFROM書込み制御信号(
至)が有意になることはなく.データはEKFROM(
1)へ書込筐れない。
次に第2図のCPUサイクA/1.2の手順を踏んでK
KFROM(1)へのデータ書込可能となった後にCI
T暴走等でIIXEpRoM(1)への不正データ書込
みがあった場合を考える。apσサイク,TI/lにか
いて,カウンタ回路に初期カウント値nを格納してあっ
たとすると.前に述べた動作で明らかなようにn回の1
!iEPI’jOMへのデータ書込みが可能であるから
不正データ書込みが行われても最大n回筐でであ5,n
回目でカウンタ回路(財)がカウントOになるのでKl
!tFROM 書込み制御信号0はそれ以後無意を保ち
,n+1回以上の不正データ書込みを防止できる。
KFROM(1)へのデータ書込可能となった後にCI
T暴走等でIIXEpRoM(1)への不正データ書込
みがあった場合を考える。apσサイク,TI/lにか
いて,カウンタ回路に初期カウント値nを格納してあっ
たとすると.前に述べた動作で明らかなようにn回の1
!iEPI’jOMへのデータ書込みが可能であるから
不正データ書込みが行われても最大n回筐でであ5,n
回目でカウンタ回路(財)がカウントOになるのでKl
!tFROM 書込み制御信号0はそれ以後無意を保ち
,n+1回以上の不正データ書込みを防止できる。
さらに, CPHの暴走等で第2図のOIPTTサイク
ル1.2が不必費に実行された場合にシいても前に述べ
た動作から明らかなようにgmpRon(1)への不正
データ書込みはnliJで終了する。
ル1.2が不必費に実行された場合にシいても前に述べ
た動作から明らかなようにgmpRon(1)への不正
データ書込みはnliJで終了する。
以上から明らか々ように、カウント値の設定及び規定シ
ーケンス出力後でないとIIE:FROMへのデータ書
込みは不可能であヤ.會九万−OPUの暴走等で前記シ
ーケンスが行われた場合でもEKFROMの全アドレス
領域のデータが書き換わることはなく,高An箇所に限
定される。
ーケンス出力後でないとIIE:FROMへのデータ書
込みは不可能であヤ.會九万−OPUの暴走等で前記シ
ーケンスが行われた場合でもEKFROMの全アドレス
領域のデータが書き換わることはなく,高An箇所に限
定される。
なか,カウンタ回路QDの初期カウント値の設定はOP
σ(2)からのソフトウエア設定である必要はなく,ハ
ードウエアによる固定設定でも良い。1た実施システム
によって設定できる初期カウント値の最大値を変更する
ことによって.万一の不正書込みが生じた場合にかける
不正データ書込領域を減らすこともできる。
σ(2)からのソフトウエア設定である必要はなく,ハ
ードウエアによる固定設定でも良い。1た実施システム
によって設定できる初期カウント値の最大値を変更する
ことによって.万一の不正書込みが生じた場合にかける
不正データ書込領域を減らすこともできる。
更に.本実施例ではカウンタ回路(ハ)とシーケンス比
較回路(4)の2ケ所で■PRon(x)への書込み前
ノ動作を行っているが.カウンタ回略(財)タケノ設置
でも同様な動作により,n回だけKXPROM(1)ヘ
のデータ書込みを行わすことができる。このカウンタ回
路(ハ)は所定数のカウントが行えれば良く,ダウンカ
ウンタでもアップカウンタでも良いことは言う1でもな
い。
較回路(4)の2ケ所で■PRon(x)への書込み前
ノ動作を行っているが.カウンタ回略(財)タケノ設置
でも同様な動作により,n回だけKXPROM(1)ヘ
のデータ書込みを行わすことができる。このカウンタ回
路(ハ)は所定数のカウントが行えれば良く,ダウンカ
ウンタでもアップカウンタでも良いことは言う1でもな
い。
1たxzpRou(1)へのデータ書込み回数がカウン
タ回路(財)で設定し九カウン}(f[に到達する前に
.CPσ(2)が規定外のシーケンスをシーケンス比較
回路(4)に送ってBIIiFROM(1)へのデータ
書込みを禁止できることは従来例と同じである。
タ回路(財)で設定し九カウン}(f[に到達する前に
.CPσ(2)が規定外のシーケンスをシーケンス比較
回路(4)に送ってBIIiFROM(1)へのデータ
書込みを禁止できることは従来例と同じである。
以上のように.この発明によればカウンタ回路を設けて
カウント値を入力することよp.K1!:FROMへの
データ書込み可能とiつた後に書込みできる回数に対し
て制限を設けたので. CPHの暴走等が起こってその
影響がKKFROMへの不正データ書込みになって生じ
た場合でもごく一部の領域に対する不正データ書込みに
とど筐シ,影響を最少限にとどめることができる効果が
ある。
カウント値を入力することよp.K1!:FROMへの
データ書込み可能とiつた後に書込みできる回数に対し
て制限を設けたので. CPHの暴走等が起こってその
影響がKKFROMへの不正データ書込みになって生じ
た場合でもごく一部の領域に対する不正データ書込みに
とど筐シ,影響を最少限にとどめることができる効果が
ある。
@1図はこの発明の一実施例を示すKKFROMのデー
タ書込み防止回路、IE2図は第1図の動作を説明する
ための概略タイムチャー},@3図は従来のEl!!F
ROMのデータ書込み防止回路である。 図において,(l)はzmpRou, (2)はCPU
,(3)はラッチ回路.(4)はシーケンス比較回路.
『5)は規定シーケンス発生回路, r6) .のはA
NDゲー} , (7)はアドレス信号.(8)はデー
タ信号,(9)は書込み制御信号.Oは書込み許可信号
.(自)はKKPRO西書込み制御信号.(財)はカウ
ンタ回路である。 なお.図中,同一符号は同一,″!.たは相当部分を示
す。 代埋人 大岩増雄
タ書込み防止回路、IE2図は第1図の動作を説明する
ための概略タイムチャー},@3図は従来のEl!!F
ROMのデータ書込み防止回路である。 図において,(l)はzmpRou, (2)はCPU
,(3)はラッチ回路.(4)はシーケンス比較回路.
『5)は規定シーケンス発生回路, r6) .のはA
NDゲー} , (7)はアドレス信号.(8)はデー
タ信号,(9)は書込み制御信号.Oは書込み許可信号
.(自)はKKPRO西書込み制御信号.(財)はカウ
ンタ回路である。 なお.図中,同一符号は同一,″!.たは相当部分を示
す。 代埋人 大岩増雄
Claims (1)
- 【特許請求の範囲】 電気的消去、電気的書き込み可能な読み出し専用メモリ
(EEPROM)とこのEEPROMへのデータ書き込
み、読み出しを制御する中央制御装置(CPU)を有す
るシステムにおいて。 上記CPUから上記EEPROMへの所望のデータ書き
込み数がプリセットされ、このプリセット数まで上記E
EPROMのデータ書き込み回数をカウントすると共に
、上記プリセット数までカウントすると上記EEPRO
Mへの書き込みを禁止する禁止信号を送出するカウンタ
回路と、 上記プリセット数の入力によつて上記EEPROMへの
データ書き込みを可能とし、上記禁止信号で上記EEP
ROMへのデータ書き込みを禁止する手段を備えたこと
を特徴とするEEPROMのデータ書き込み防止回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1229491A JPH0391852A (ja) | 1989-09-05 | 1989-09-05 | Eepromのデータ書き込み防止回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1229491A JPH0391852A (ja) | 1989-09-05 | 1989-09-05 | Eepromのデータ書き込み防止回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0391852A true JPH0391852A (ja) | 1991-04-17 |
Family
ID=16892999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1229491A Pending JPH0391852A (ja) | 1989-09-05 | 1989-09-05 | Eepromのデータ書き込み防止回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0391852A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0784873A (ja) * | 1993-09-10 | 1995-03-31 | Nec Corp | 記憶装置 |
US5943525A (en) * | 1997-02-28 | 1999-08-24 | Brother Kogyo Kabushiki Kaisha | Toner remaining detection unit in an image forming apparatus |
JP2010186477A (ja) * | 2009-02-10 | 2010-08-26 | Samsung Electronics Co Ltd | メモリシステム及びその磨耗度管理方法 |
-
1989
- 1989-09-05 JP JP1229491A patent/JPH0391852A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0784873A (ja) * | 1993-09-10 | 1995-03-31 | Nec Corp | 記憶装置 |
US5943525A (en) * | 1997-02-28 | 1999-08-24 | Brother Kogyo Kabushiki Kaisha | Toner remaining detection unit in an image forming apparatus |
JP2010186477A (ja) * | 2009-02-10 | 2010-08-26 | Samsung Electronics Co Ltd | メモリシステム及びその磨耗度管理方法 |
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