JPH0391852A - Ｅｅｐｒｏｍのデータ書き込み防止回路 - Google Patents
Ｅｅｐｒｏｍのデータ書き込み防止回路Info
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- JPH0391852A JPH0391852A JP1229491A JP22949189A JPH0391852A JP H0391852 A JPH0391852 A JP H0391852A JP 1229491 A JP1229491 A JP 1229491A JP 22949189 A JP22949189 A JP 22949189A JP H0391852 A JPH0391852 A JP H0391852A
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- 208000003443 Unconsciousness Diseases 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電気的消去，電気的書込み可能な読出し専用
メモリ（ ＥＩＩｉＦＲＯＭ ）と当＃ ＫＫＦＲＯＭ
へのデータ書込み．続出し制御を行う中央制御装＠（Ｃ
ＰＵ ）から構或するシステムに釦いて， Ｅｌ！ｉＦ
ＲＯＭデータの不必要な書込みを防止するＥＫＦＲＯＭ
のデータ書込み防止回路に関する。
メモリ（ ＥＩＩｉＦＲＯＭ ）と当＃ ＫＫＦＲＯＭ
へのデータ書込み．続出し制御を行う中央制御装＠（Ｃ
ＰＵ ）から構或するシステムに釦いて， Ｅｌ！ｉＦ
ＲＯＭデータの不必要な書込みを防止するＥＫＦＲＯＭ
のデータ書込み防止回路に関する。
＠３図は例えば特開昭６２−２４５３５３号公報に示さ
れた従来のＩ］ｎＰＲＯＭのデータ書込み防止回路であ
る。同図にかいて，（１）は電気的消去，電気的書込み
可能な読出し専用メモリ（以下ＥＫＦＲＯＭと記す），
（２）は中゛央制御装置Ｃ以下ＣＰＵと記す）であシ
，アドレス信号（７），データ信号（８）．書込み制御
信号（９）などを入出力する。（３）はラッチ回路であ
υ，ある規定されたアドレス信号（７）を入力時にその
ときのデータ信号（８）をラッチして信号αＯとして出
力する。（４）はシーケンス比較回路であシ，信号αＯ
と信号αＤを比較して一致時に書込み許可信号（自）を
発生する。（５）は規定シーケンス発生回路でめシ，信
号αＤを出力する．，（６）はＡＮＤゲートであう．書
込み制御信号（９），書込み許可信号（社）が共に有意
のときに出力であるＥｉＩｌ！ＦＲＯＭ書込み制御信号
Ｏを有意にする。
れた従来のＩ］ｎＰＲＯＭのデータ書込み防止回路であ
る。同図にかいて，（１）は電気的消去，電気的書込み
可能な読出し専用メモリ（以下ＥＫＦＲＯＭと記す），
（２）は中゛央制御装置Ｃ以下ＣＰＵと記す）であシ
，アドレス信号（７），データ信号（８）．書込み制御
信号（９）などを入出力する。（３）はラッチ回路であ
υ，ある規定されたアドレス信号（７）を入力時にその
ときのデータ信号（８）をラッチして信号αＯとして出
力する。（４）はシーケンス比較回路であシ，信号αＯ
と信号αＤを比較して一致時に書込み許可信号（自）を
発生する。（５）は規定シーケンス発生回路でめシ，信
号αＤを出力する．，（６）はＡＮＤゲートであう．書
込み制御信号（９），書込み許可信号（社）が共に有意
のときに出力であるＥｉＩｌ！ＦＲＯＭ書込み制御信号
Ｏを有意にする。
次に動作について説明する。ＥＪＩ’ＲＯＭ（１）に対
してデータ書込みを行う場合， ａｐσ（２）は１ずラ
ツチ回路（３）の割付けアドレスに規定シーケンスをデ
ータ信号（８）によシ送る。出力されたシーケンスはラ
ッチ回路（３）でラッチされて信号αＯとなってシーケ
ンス比較回路（４）に送られる。シーケンス比較回路（
４）は規定シーケンス定生回路（５）からのシーケンス
を送ってくる信号Ｑｌ）と先の信号αＯを比較し．一致
した場合．＊込み許可信ｆＩ１２を有意とする。その後
ＯＦσ（２）ぱＥＥＦＲＯＭ（ｌ）に対してアドレス信
号・（７）．データ信号（８），書込み制御信号（９）
を出力し．データの書込みアクセスを行う。このとき書
込み制御信号（９）は有意となる。一方ｍＩＩＸｐＲｏ
ｎ（ｘ）はＥＩＣＦＲＯＭ書込み制御信号０が有意のと
きデータの書込みを行えるので，前に述べた規定シーケ
ンスを出力後ならばＫＫｐＲｏｙｔ（ｌ）へのデータ書
込みが可能となる。
してデータ書込みを行う場合， ａｐσ（２）は１ずラ
ツチ回路（３）の割付けアドレスに規定シーケンスをデ
ータ信号（８）によシ送る。出力されたシーケンスはラ
ッチ回路（３）でラッチされて信号αＯとなってシーケ
ンス比較回路（４）に送られる。シーケンス比較回路（
４）は規定シーケンス定生回路（５）からのシーケンス
を送ってくる信号Ｑｌ）と先の信号αＯを比較し．一致
した場合．＊込み許可信ｆＩ１２を有意とする。その後
ＯＦσ（２）ぱＥＥＦＲＯＭ（ｌ）に対してアドレス信
号・（７）．データ信号（８），書込み制御信号（９）
を出力し．データの書込みアクセスを行う。このとき書
込み制御信号（９）は有意となる。一方ｍＩＩＸｐＲｏ
ｎ（ｘ）はＥＩＣＦＲＯＭ書込み制御信号０が有意のと
きデータの書込みを行えるので，前に述べた規定シーケ
ンスを出力後ならばＫＫｐＲｏｙｔ（ｌ）へのデータ書
込みが可能となる。
正規のＫＩＦＲＯＭ（１）へのデータ書込み終了後はＯ
Ｆσ（２）が一致しないシーケンスをシーケンス比較回
路（４）に送ることによシ書込み許可信号（自）を無意
とする。
Ｆσ（２）が一致しないシーケンスをシーケンス比較回
路（４）に送ることによシ書込み許可信号（自）を無意
とする。
次に， Ｃ！ＰＵ（２１が規定外の７ーケンスをラッチ
回路（３）に対して送った場合は，シーケンス比較回路
（４）に釦いて規定シーケンス発生回路（５）からのシ
ーケンスと合わないことが判定されて書込み許可信号（
自）は無意となる。このため．この後Ｏ Ｐ Ｕ （２
”ｌがＥＩＦＲＯＭ （１）に対してデータ書込みアク
セスを行っても（＃ｉ込み制御信号（９）を有意にする
）， ｚｚｐＲｏＭ書込み制御信号α３は無意の１１汝
のでデータの書込みは行われない。
回路（３）に対して送った場合は，シーケンス比較回路
（４）に釦いて規定シーケンス発生回路（５）からのシ
ーケンスと合わないことが判定されて書込み許可信号（
自）は無意となる。このため．この後Ｏ Ｐ Ｕ （２
”ｌがＥＩＦＲＯＭ （１）に対してデータ書込みアク
セスを行っても（＃ｉ込み制御信号（９）を有意にする
）， ｚｚｐＲｏＭ書込み制御信号α３は無意の１１汝
のでデータの書込みは行われない。
以上の動作によ１■ＦＲＯＭ（１）に対する不必要なデ
ータ書込みを防止している。
ータ書込みを防止している。
従来のＥＥＦＲＯＭのデータ書込み防止回路は以上のよ
うに構或されているので，シーケンス比較回路の出力で
ある書込み許可信号が有意になっている間にＣＩ’Ｕの
暴走等が起こればＨＨＦＲＯＭの全領域のデータが不必
要に書換えられる問題点があった。
うに構或されているので，シーケンス比較回路の出力で
ある書込み許可信号が有意になっている間にＣＩ’Ｕの
暴走等が起こればＨＨＦＲＯＭの全領域のデータが不必
要に書換えられる問題点があった。
この発明は上記のような問題点を解消するためになされ
たものでＣＰＵの暴走等が起こってその影響がＨＥＦＲ
ＯＭに及んでも．と〈一部の領域にとどまる回路を得る
ことを目的とする。
たものでＣＰＵの暴走等が起こってその影響がＨＥＦＲ
ＯＭに及んでも．と〈一部の領域にとどまる回路を得る
ことを目的とする。
この発明にかかるＥＦｉＰＲＯＭのデータ書込み防止回
路はＫＩＩＲＯＭへのデータ書込み回数をカウントする
カウンタ回路を設け， ＥＥＦＲＯＭへのデータ書込み
開始前に当該カウンタ回路に対してＫｌ！ｆＦＲＯＭへ
のデータ書込み数を入力した後， Ｒ！ＲｉＰＲＯＭへ
のデータ書込みを行うようにしたものである。
路はＫＩＩＲＯＭへのデータ書込み回数をカウントする
カウンタ回路を設け， ＥＥＦＲＯＭへのデータ書込み
開始前に当該カウンタ回路に対してＫｌ！ｆＦＲＯＭへ
のデータ書込み数を入力した後， Ｒ！ＲｉＰＲＯＭへ
のデータ書込みを行うようにしたものである。
この発明にかけるＥＫＦＲＯＭのデータ書込み防止回路
は，カウンタ回路に対してＥｌｉｌＣＦＲＯＭへのデー
タ書込み数を入力することによってＥｔＫＰＲＯＭへの
データ書込みが可能になｐ．ＲＥｉＦＲＯＭへのデータ
書込み動作が行われる度にカウンタ回路のカウントを行
い．所定のデータ書込み数をカウントしたラ． ］！ｔ
ｌ！ｉＰＲＯＭへのデータ書込みを禁止する。
は，カウンタ回路に対してＥｌｉｌＣＦＲＯＭへのデー
タ書込み数を入力することによってＥｔＫＰＲＯＭへの
データ書込みが可能になｐ．ＲＥｉＦＲＯＭへのデータ
書込み動作が行われる度にカウンタ回路のカウントを行
い．所定のデータ書込み数をカウントしたラ． ］！ｔ
ｌ！ｉＰＲＯＭへのデータ書込みを禁止する。
以下．この発明の一実施例を図について説明する。第１
図にかいて， （１） ， （２） ， （３） ，
（５） ， （７） ． （８冫，（９），αＯ，（社
）は従来例と同じ意床を持つ。（４）はシーケンス比較
回路で信号αＯと信号０を比較し．一致した場合出力信
号翰を有意とする。筐た一致しなかった場合及びシーケ
ンスリセット信号（財）が入力されたときは出力信号（
至）を無意とする．，２１）はカウンタ回路であ！），
ＯＦσ（２）からデータ書込み数が入力されることによ
って出力信号（至）を有意．シーケンスリセット信号（
財）を無意にし， １１２ＢＦＲＯＭ書込み制御信号０
の有意から無意の変化をトリガとしてカウントを行い．
所定数をカウントしたら出力信号（至）を無意とすると
共にシーケンス比較回路（４）に対してノーケンスリセ
ット信号一を出力する。■はＡＮＤゲートであり，出力
信号（自）と出力信号（至）が共に有意のときに出力で
ある書込み許可信号一を有意にする。（６）はＡＮＤゲ
ートであう．書込み制御＠号（９），書込み許可信号（
自）が有意でかっＫＥＦＲＯＭ（１）が選択された（図
示せず）ときに出力信号であるＦｉＥＰＲＯＭ書込み制
御信号α３を有意とする。また纂２図は第１図の動作を
説明するための概略タイムチャートである。ここでカウ
ンタカウント値はカウンタの出力（図示せず）を示して
いる。１たＯＰＴ７サイクμナンパは動作を説明するた
めにつけた番号である。なお，カウンタ回路（財）は説
明の都合上，ダウンカウンタとする。
図にかいて， （１） ， （２） ， （３） ，
（５） ， （７） ． （８冫，（９），αＯ，（社
）は従来例と同じ意床を持つ。（４）はシーケンス比較
回路で信号αＯと信号０を比較し．一致した場合出力信
号翰を有意とする。筐た一致しなかった場合及びシーケ
ンスリセット信号（財）が入力されたときは出力信号（
至）を無意とする．，２１）はカウンタ回路であ！），
ＯＦσ（２）からデータ書込み数が入力されることによ
って出力信号（至）を有意．シーケンスリセット信号（
財）を無意にし， １１２ＢＦＲＯＭ書込み制御信号０
の有意から無意の変化をトリガとしてカウントを行い．
所定数をカウントしたら出力信号（至）を無意とすると
共にシーケンス比較回路（４）に対してノーケンスリセ
ット信号一を出力する。■はＡＮＤゲートであり，出力
信号（自）と出力信号（至）が共に有意のときに出力で
ある書込み許可信号一を有意にする。（６）はＡＮＤゲ
ートであう．書込み制御＠号（９），書込み許可信号（
自）が有意でかっＫＥＦＲＯＭ（１）が選択された（図
示せず）ときに出力信号であるＦｉＥＰＲＯＭ書込み制
御信号α３を有意とする。また纂２図は第１図の動作を
説明するための概略タイムチャートである。ここでカウ
ンタカウント値はカウンタの出力（図示せず）を示して
いる。１たＯＰＴ７サイクμナンパは動作を説明するた
めにつけた番号である。なお，カウンタ回路（財）は説
明の都合上，ダウンカウンタとする。
次に第２図に従って第１図の動作を説明する。
なか説明の簡単化のためＥＸＦＲＯＭ内部のデータ書込
み時間は無視している。
み時間は無視している。
ｉｆ．Ｋｚ図のａｐσサイク／Ｉ／１においてＯＦσ（
２）はカウンタ回路←υにＥＫＦＲＯＭに対して書込む
データ数ｎ（ｎは正の整数）を書込む。この時必要なア
ドレス信号（７），データ信号（８）を出力し．書込み
制御信号（９）を有意とする。これによシカウンタ回路
Ｐ２υにカウント初期値ｎが入力されるとともに，出力
信号（至）が無意から有意となシ．シーケンスリセット
信号（財）が有意から無意となる。次のＣＰＵサイクＡ
／２ではＯ Ｐ Ｕ （２）は規定シーケンスをアドレ
ス信号（７），データ信号（８）に出力し，ラッチ回路
｛３｝に送？。出力されたシーケンスはラッチ回路（３
）でラッチされて信号ａＯとなｌ）ｖ−ケンス比較回路
（４）にかいて規定シーケンス余生回路（５）からの出
力信号α９と比較される。ンーケンスリセット信号（財
）は無意なので信号αＯと信号α℃が一致すれば出力信
号（至）は有意となる。この結果ＡＮＤゲート翰の出力
である書込み許可信号（社）は有意となる。次のＣＰＵ
サイク／ｖ３ではｃｐσ（２）はＥＥＦＲＯＭ（１）に
対してアドｖｙ．信号（７）．データ信号（８），書込
み制御信号（９）を出力し．データの書込みアクセスを
行う。このとき筈込み制御信号（９）は有意となる。書
込み許可信号Ｏも有意であ，ｊ ．ＩＣＥＰＲＯＭ（１
）が選択されているからＡＮＤゲート（６）の出力であ
るＫＥＦＲＯＭ書込み制御信号（自）も有意となる。以
上によ！） ＫＥＩ’ＲＯＭ（１）はデータの書込みを
行う。そして書込み制御信号（９）が有意から無意（即
ち書込み終了）のタイミングで， ＫＥＦＲＯＭ書込み
制御信号０も有意から無意となシ，カウンタ回路■■■
に対してトリガが入）．カウントをｎからｎ−１に１つ
減じる。次のｃｐσサイク／Ｉ／４からｍ−１（ｍは正
の整数）にかいてもＣＰσサイクμ３と同様にして′Ｆ
ｉｚ：ｐｕｏＭ（１）へのデータ書込を行い．その度に
書込み制御信号（９）の有意から無意のタイミングでカ
ウンタ回路の減算が行われる。次に，ＯＦｔ７サイク／
Ｌ／Ｉｎにかいてはカウンタカウント値は１とする。こ
のサイクルにかいてｍｚｐＲｏＭ（ｔ）へのデータ書込
みを行う。書込み完了にかける書込み制御信号（９〉が
有意から無意のタイミングでＥＫＦＲＯＭ書込み制御信
号Ｏも有意から無意となυ，カウンタ回路←Ｄにトリガ
が入る。これによシ．カウンタ回路■Ｄのカウントは１
からＯとなる。その結果，カウンタ回路Ｑ］）は所定数
のカウントを終了して出力信号（至）は有意から無意に
，シーケンスリセット信号（ハ）は無意から有意となう
，シーケンス比較回路（４）の出力信号（至）は有意か
ら無意となる。このためＡＮＤゲート翰の出力信号であ
る書込み許可信号帥は無意となる。これ以後のｃｐσサ
イクルにかいては． ＯＦσ（２）からＲＥ！ＰＲＯＭ
（１）へのデータ書込みを行おうとしてもＡＮＤゲート
（６）の出力であるＦｌ！ＩｌｉＰＲＯＭ書込み制御信
号（自）が無意の１１なのでＰＥＦＲＯＭ（１）にデー
タが書込１れない。
２）はカウンタ回路←υにＥＫＦＲＯＭに対して書込む
データ数ｎ（ｎは正の整数）を書込む。この時必要なア
ドレス信号（７），データ信号（８）を出力し．書込み
制御信号（９）を有意とする。これによシカウンタ回路
Ｐ２υにカウント初期値ｎが入力されるとともに，出力
信号（至）が無意から有意となシ．シーケンスリセット
信号（財）が有意から無意となる。次のＣＰＵサイクＡ
／２ではＯ Ｐ Ｕ （２）は規定シーケンスをアドレ
ス信号（７），データ信号（８）に出力し，ラッチ回路
｛３｝に送？。出力されたシーケンスはラッチ回路（３
）でラッチされて信号ａＯとなｌ）ｖ−ケンス比較回路
（４）にかいて規定シーケンス余生回路（５）からの出
力信号α９と比較される。ンーケンスリセット信号（財
）は無意なので信号αＯと信号α℃が一致すれば出力信
号（至）は有意となる。この結果ＡＮＤゲート翰の出力
である書込み許可信号（社）は有意となる。次のＣＰＵ
サイク／ｖ３ではｃｐσ（２）はＥＥＦＲＯＭ（１）に
対してアドｖｙ．信号（７）．データ信号（８），書込
み制御信号（９）を出力し．データの書込みアクセスを
行う。このとき筈込み制御信号（９）は有意となる。書
込み許可信号Ｏも有意であ，ｊ ．ＩＣＥＰＲＯＭ（１
）が選択されているからＡＮＤゲート（６）の出力であ
るＫＥＦＲＯＭ書込み制御信号（自）も有意となる。以
上によ！） ＫＥＩ’ＲＯＭ（１）はデータの書込みを
行う。そして書込み制御信号（９）が有意から無意（即
ち書込み終了）のタイミングで， ＫＥＦＲＯＭ書込み
制御信号０も有意から無意となシ，カウンタ回路■■■
に対してトリガが入）．カウントをｎからｎ−１に１つ
減じる。次のｃｐσサイク／Ｉ／４からｍ−１（ｍは正
の整数）にかいてもＣＰσサイクμ３と同様にして′Ｆ
ｉｚ：ｐｕｏＭ（１）へのデータ書込を行い．その度に
書込み制御信号（９）の有意から無意のタイミングでカ
ウンタ回路の減算が行われる。次に，ＯＦｔ７サイク／
Ｌ／Ｉｎにかいてはカウンタカウント値は１とする。こ
のサイクルにかいてｍｚｐＲｏＭ（ｔ）へのデータ書込
みを行う。書込み完了にかける書込み制御信号（９〉が
有意から無意のタイミングでＥＫＦＲＯＭ書込み制御信
号Ｏも有意から無意となυ，カウンタ回路←Ｄにトリガ
が入る。これによシ．カウンタ回路■Ｄのカウントは１
からＯとなる。その結果，カウンタ回路Ｑ］）は所定数
のカウントを終了して出力信号（至）は有意から無意に
，シーケンスリセット信号（ハ）は無意から有意となう
，シーケンス比較回路（４）の出力信号（至）は有意か
ら無意となる。このためＡＮＤゲート翰の出力信号であ
る書込み許可信号帥は無意となる。これ以後のｃｐσサ
イクルにかいては． ＯＦσ（２）からＲＥ！ＰＲＯＭ
（１）へのデータ書込みを行おうとしてもＡＮＤゲート
（６）の出力であるＦｌ！ＩｌｉＰＲＯＭ書込み制御信
号（自）が無意の１１なのでＰＥＦＲＯＭ（１）にデー
タが書込１れない。
次に第２図のｃｐσサイクＩｖｌ，２に示す手順を踏筐
ずにＯ Ｐ Ｕ （２）からＥＩＦＲＯＭ（１）ヘ（７
）データ書込みを行った場合であるが．＠に述ぺた手順
を踏まない限シ出力信号（至），（至）のいずれか１た
は両方が無意のため， ＥＥＦＲＯＭ書込み制御信号（
至）が有意になることはなく．データはＥＫＦＲＯＭ（
１）へ書込筐れない。
ずにＯ Ｐ Ｕ （２）からＥＩＦＲＯＭ（１）ヘ（７
）データ書込みを行った場合であるが．＠に述ぺた手順
を踏まない限シ出力信号（至），（至）のいずれか１た
は両方が無意のため， ＥＥＦＲＯＭ書込み制御信号（
至）が有意になることはなく．データはＥＫＦＲＯＭ（
１）へ書込筐れない。
次に第２図のＣＰＵサイクＡ／１．２の手順を踏んでＫ
ＫＦＲＯＭ（１）へのデータ書込可能となった後にＣＩ
Ｔ暴走等でＩＩＸＥｐＲｏＭ（１）への不正データ書込
みがあった場合を考える。ａｐσサイク，ＴＩ／ｌにか
いて，カウンタ回路に初期カウント値ｎを格納してあっ
たとすると．前に述べた動作で明らかなようにｎ回の１
！ｉＥＰＩ’ｊＯＭへのデータ書込みが可能であるから
不正データ書込みが行われても最大ｎ回筐でであ５，ｎ
回目でカウンタ回路（財）がカウントＯになるのでＫｌ
！ｔＦＲＯＭ 書込み制御信号０はそれ以後無意を保ち
，ｎ＋１回以上の不正データ書込みを防止できる。
ＫＦＲＯＭ（１）へのデータ書込可能となった後にＣＩ
Ｔ暴走等でＩＩＸＥｐＲｏＭ（１）への不正データ書込
みがあった場合を考える。ａｐσサイク，ＴＩ／ｌにか
いて，カウンタ回路に初期カウント値ｎを格納してあっ
たとすると．前に述べた動作で明らかなようにｎ回の１
！ｉＥＰＩ’ｊＯＭへのデータ書込みが可能であるから
不正データ書込みが行われても最大ｎ回筐でであ５，ｎ
回目でカウンタ回路（財）がカウントＯになるのでＫｌ
！ｔＦＲＯＭ 書込み制御信号０はそれ以後無意を保ち
，ｎ＋１回以上の不正データ書込みを防止できる。
さらに， ＣＰＨの暴走等で第２図のＯＩＰＴＴサイク
ル１．２が不必費に実行された場合にシいても前に述べ
た動作から明らかなようにｇｍｐＲｏｎ（１）への不正
データ書込みはｎｌｉＪで終了する。
ル１．２が不必費に実行された場合にシいても前に述べ
た動作から明らかなようにｇｍｐＲｏｎ（１）への不正
データ書込みはｎｌｉＪで終了する。
以上から明らか々ように、カウント値の設定及び規定シ
ーケンス出力後でないとＩＩＥ：ＦＲＯＭへのデータ書
込みは不可能であヤ．會九万−ＯＰＵの暴走等で前記シ
ーケンスが行われた場合でもＥＫＦＲＯＭの全アドレス
領域のデータが書き換わることはなく，高Ａｎ箇所に限
定される。
ーケンス出力後でないとＩＩＥ：ＦＲＯＭへのデータ書
込みは不可能であヤ．會九万−ＯＰＵの暴走等で前記シ
ーケンスが行われた場合でもＥＫＦＲＯＭの全アドレス
領域のデータが書き換わることはなく，高Ａｎ箇所に限
定される。
なか，カウンタ回路ＱＤの初期カウント値の設定はＯＰ
σ（２）からのソフトウエア設定である必要はなく，ハ
ードウエアによる固定設定でも良い。１た実施システム
によって設定できる初期カウント値の最大値を変更する
ことによって．万一の不正書込みが生じた場合にかける
不正データ書込領域を減らすこともできる。
σ（２）からのソフトウエア設定である必要はなく，ハ
ードウエアによる固定設定でも良い。１た実施システム
によって設定できる初期カウント値の最大値を変更する
ことによって．万一の不正書込みが生じた場合にかける
不正データ書込領域を減らすこともできる。
更に．本実施例ではカウンタ回路（ハ）とシーケンス比
較回路（４）の２ケ所で■ＰＲｏｎ（ｘ）への書込み前
ノ動作を行っているが．カウンタ回略（財）タケノ設置
でも同様な動作により，ｎ回だけＫＸＰＲＯＭ（１）ヘ
のデータ書込みを行わすことができる。このカウンタ回
路（ハ）は所定数のカウントが行えれば良く，ダウンカ
ウンタでもアップカウンタでも良いことは言う１でもな
い。
較回路（４）の２ケ所で■ＰＲｏｎ（ｘ）への書込み前
ノ動作を行っているが．カウンタ回略（財）タケノ設置
でも同様な動作により，ｎ回だけＫＸＰＲＯＭ（１）ヘ
のデータ書込みを行わすことができる。このカウンタ回
路（ハ）は所定数のカウントが行えれば良く，ダウンカ
ウンタでもアップカウンタでも良いことは言う１でもな
い。
１たｘｚｐＲｏｕ（１）へのデータ書込み回数がカウン
タ回路（財）で設定し九カウン｝（ｆ［に到達する前に
．ＣＰσ（２）が規定外のシーケンスをシーケンス比較
回路（４）に送ってＢＩＩｉＦＲＯＭ（１）へのデータ
書込みを禁止できることは従来例と同じである。
タ回路（財）で設定し九カウン｝（ｆ［に到達する前に
．ＣＰσ（２）が規定外のシーケンスをシーケンス比較
回路（４）に送ってＢＩＩｉＦＲＯＭ（１）へのデータ
書込みを禁止できることは従来例と同じである。
以上のように．この発明によればカウンタ回路を設けて
カウント値を入力することよｐ．Ｋ１！：ＦＲＯＭへの
データ書込み可能とｉつた後に書込みできる回数に対し
て制限を設けたので． ＣＰＨの暴走等が起こってその
影響がＫＫＦＲＯＭへの不正データ書込みになって生じ
た場合でもごく一部の領域に対する不正データ書込みに
とど筐シ，影響を最少限にとどめることができる効果が
ある。
カウント値を入力することよｐ．Ｋ１！：ＦＲＯＭへの
データ書込み可能とｉつた後に書込みできる回数に対し
て制限を設けたので． ＣＰＨの暴走等が起こってその
影響がＫＫＦＲＯＭへの不正データ書込みになって生じ
た場合でもごく一部の領域に対する不正データ書込みに
とど筐シ，影響を最少限にとどめることができる効果が
ある。
＠１図はこの発明の一実施例を示すＫＫＦＲＯＭのデー
タ書込み防止回路、ＩＥ２図は第１図の動作を説明する
ための概略タイムチャー｝，＠３図は従来のＥｌ！！Ｆ
ＲＯＭのデータ書込み防止回路である。 図において，（ｌ）はｚｍｐＲｏｕ， （２）はＣＰＵ
，（３）はラッチ回路．（４）はシーケンス比較回路．
『５）は規定シーケンス発生回路， ｒ６） ．のはＡ
ＮＤゲー｝ ， （７）はアドレス信号．（８）はデー
タ信号，（９）は書込み制御信号．Ｏは書込み許可信号
．（自）はＫＫＰＲＯ西書込み制御信号．（財）はカウ
ンタ回路である。 なお．図中，同一符号は同一，″！．たは相当部分を示
す。 代埋人 大岩増雄
タ書込み防止回路、ＩＥ２図は第１図の動作を説明する
ための概略タイムチャー｝，＠３図は従来のＥｌ！！Ｆ
ＲＯＭのデータ書込み防止回路である。 図において，（ｌ）はｚｍｐＲｏｕ， （２）はＣＰＵ
，（３）はラッチ回路．（４）はシーケンス比較回路．
『５）は規定シーケンス発生回路， ｒ６） ．のはＡ
ＮＤゲー｝ ， （７）はアドレス信号．（８）はデー
タ信号，（９）は書込み制御信号．Ｏは書込み許可信号
．（自）はＫＫＰＲＯ西書込み制御信号．（財）はカウ
ンタ回路である。 なお．図中，同一符号は同一，″！．たは相当部分を示
す。 代埋人 大岩増雄
Claims (1)
- 【特許請求の範囲】 電気的消去、電気的書き込み可能な読み出し専用メモリ
（ＥＥＰＲＯＭ）とこのＥＥＰＲＯＭへのデータ書き込
み、読み出しを制御する中央制御装置（ＣＰＵ）を有す
るシステムにおいて。 上記ＣＰＵから上記ＥＥＰＲＯＭへの所望のデータ書き
込み数がプリセットされ、このプリセット数まで上記Ｅ
ＥＰＲＯＭのデータ書き込み回数をカウントすると共に
、上記プリセット数までカウントすると上記ＥＥＰＲＯ
Ｍへの書き込みを禁止する禁止信号を送出するカウンタ
回路と、 上記プリセット数の入力によつて上記ＥＥＰＲＯＭへの
データ書き込みを可能とし、上記禁止信号で上記ＥＥＰ
ＲＯＭへのデータ書き込みを禁止する手段を備えたこと
を特徴とするＥＥＰＲＯＭのデータ書き込み防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229491A JPH0391852A (ja) | 1989-09-05 | 1989-09-05 | Ｅｅｐｒｏｍのデータ書き込み防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229491A JPH0391852A (ja) | 1989-09-05 | 1989-09-05 | Ｅｅｐｒｏｍのデータ書き込み防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0391852A true JPH0391852A (ja) | 1991-04-17 |
Family
ID=16892999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229491A Pending JPH0391852A (ja) | 1989-09-05 | 1989-09-05 | Ｅｅｐｒｏｍのデータ書き込み防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0391852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0784873A (ja) * | 1993-09-10 | 1995-03-31 | Nec Corp | 記憶装置 |
| US5943525A (en) * | 1997-02-28 | 1999-08-24 | Brother Kogyo Kabushiki Kaisha | Toner remaining detection unit in an image forming apparatus |
| JP2010186477A (ja) * | 2009-02-10 | 2010-08-26 | Samsung Electronics Co Ltd | メモリシステム及びその磨耗度管理方法 |
-
1989
- 1989-09-05 JP JP1229491A patent/JPH0391852A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0784873A (ja) * | 1993-09-10 | 1995-03-31 | Nec Corp | 記憶装置 |
| US5943525A (en) * | 1997-02-28 | 1999-08-24 | Brother Kogyo Kabushiki Kaisha | Toner remaining detection unit in an image forming apparatus |
| JP2010186477A (ja) * | 2009-02-10 | 2010-08-26 | Samsung Electronics Co Ltd | メモリシステム及びその磨耗度管理方法 |
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