JPH0388535A - Received data processor - Google Patents
Received data processorInfo
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- JPH0388535A JPH0388535A JP22509589A JP22509589A JPH0388535A JP H0388535 A JPH0388535 A JP H0388535A JP 22509589 A JP22509589 A JP 22509589A JP 22509589 A JP22509589 A JP 22509589A JP H0388535 A JPH0388535 A JP H0388535A
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- 238000005070 sampling Methods 0.000 claims abstract description 30
- 238000000605 extraction Methods 0.000 claims description 8
- 238000003708 edge detection Methods 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000013500 data storage Methods 0.000 abstract description 12
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、例えば、受信データに発生しているインパ
ルスノイズの影響を軽減するのに適用して好適な受信デ
ータ処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a received data processing device suitable for, for example, reducing the influence of impulse noise occurring in received data.
[従来の技術]
第3図は、N RZ (N on−Return to
Z ero)信号を受信する回路の構成例を示すもの
である。[Prior art] FIG. 3 shows N RZ (N on-Return to
This figure shows an example of the configuration of a circuit that receives a Z ero signal.
同図において、受信部1からのNRZ信号の受信データ
S1はCPU2のデータ格納部(メモリ)3に供給され
る。In the figure, received data S1 of an NRZ signal from a receiving section 1 is supplied to a data storage section (memory) 3 of a CPU 2.
また、受信部1からの受信データS1はタイミング抽出
回路4に供給される。このタイミング抽出回路4からは
受信データS1に同期しにタイミングパルスS2が発生
され、このタイミングパルスS2はデータ格納部3に供
給される。Further, received data S1 from the receiving section 1 is supplied to a timing extraction circuit 4. This timing extraction circuit 4 generates a timing pulse S2 in synchronization with the received data S1, and this timing pulse S2 is supplied to the data storage section 3.
そして、データ格納部3では、受信データS1がタイミ
ングパルスS2でサンプリングされ、そのサンプリング
データがデータ格納部3に格納される。Then, in the data storage section 3, the received data S1 is sampled with the timing pulse S2, and the sampled data is stored in the data storage section 3.
例えば、受信データS1が、第4図Aに示すようである
とき、タイミングパルスS2は、同図Cに示すようにな
り、CPU2のデータ格納部3には、同図りに示すよう
なデータが格納される。For example, when the received data S1 is as shown in FIG. 4A, the timing pulse S2 is as shown in FIG. be done.
[発明が解決しようとする課題]
ところで、この第3図に示すような構成によれば、第4
図Bに示すように、・受信データS1の→ノンブリング
点に対応する部分にインパルスノイズNが発生している
ときには、CPU2のデータ格納部3に、同図Eに示す
ような誤ったデータが格納されてしまう。[Problem to be solved by the invention] By the way, according to the configuration shown in FIG.
As shown in Figure B, when impulse noise N occurs in the part corresponding to the →non-bringing point of the received data S1, erroneous data as shown in Figure E is stored in the data storage section 3 of the CPU 2. It will be stored.
そこで、この発明では、受信データに発生しているイン
パルスノイズによるデータの誤りを軽減することを目的
とするものである。Therefore, it is an object of the present invention to reduce data errors caused by impulse noise occurring in received data.
[!!題を解決するための手段]
この発明は、受信データに同期したタイミングパルスを
発生するタイミング抽出手段と、このタイミング抽出手
段からのタイミングパルスの変化点を検出するエツジ検
出手段と、受信データを、そのビット周期の1/n(n
は2以上の整数)の周期でサンプリングするサンプリン
グ手段と、エツジ検出手段で検出される変化点の前後に
おけるサンプリング手段からのn個のサンプリングデー
タに基づいて受信データを確定するデータ確定手段とを
有してなるものである。[! ! Means for Solving the Problem] The present invention provides timing extraction means for generating a timing pulse synchronized with received data, edge detection means for detecting a change point of the timing pulse from the timing extraction means, and a method for detecting received data. 1/n(n
is an integer of 2 or more); and data determining means determines the received data based on n pieces of sampling data from the sampling means before and after the change point detected by the edge detecting means. This is what happens.
[作 用]
上述構成においては、11個のサンプリングデータに基
づいて、例えば多数決によって受信データの各ビットを
確定するようにしたので、インパルスノイズ等、ビット
速度に比べて短時間のレベル変動によるデータの誤りを
軽減し得る。[Function] In the above configuration, each bit of the received data is determined based on 11 pieces of sampling data, for example, by majority vote, so that data due to level fluctuations in a short time compared to the bit rate, such as impulse noise, is eliminated. errors can be reduced.
[実 施 例〕
以下、第1図を参照しながら、この発明の一実施例につ
いて説明する。本例はNRZ信号を受信する回路に適用
した例である。この第1図において、第3図と対応する
部分には同一符号を付し、その詳細説明は省略する。[Embodiment] An embodiment of the present invention will be described below with reference to FIG. This example is an example applied to a circuit that receives an NRZ signal. In FIG. 1, parts corresponding to those in FIG. 3 are designated by the same reference numerals, and detailed explanation thereof will be omitted.
本例において、タイミング抽出回路4からのタイミング
パルスS2は、CPU2のエツジ検出部5およびサンプ
リングタイマ6に供給される。In this example, the timing pulse S2 from the timing extraction circuit 4 is supplied to the edge detection section 5 and sampling timer 6 of the CPU 2.
サンプリングタイマ6からは、タイミングパルスS2に
基づいて、受信データS1のビット周期の1/10の周
期のクロックCKIが発生され、このクロックCKIは
エツジ検出部5にサンプリングクロックとして供給され
る。Based on the timing pulse S2, the sampling timer 6 generates a clock CKI having a period of 1/10 of the bit period of the received data S1, and this clock CKI is supplied to the edge detection section 5 as a sampling clock.
エツジ検出部5では、タイミングパルスS2がクロック
CKIでサンプリングされ、そのサンプリングデータに
よってタイミングパルスS2の変化点、本例では立ち下
がりが検出される。そして、この変化点検出信号S3は
データ確定部7に供給される。In the edge detection section 5, the timing pulse S2 is sampled using the clock CKI, and the changing point of the timing pulse S2, in this example, the falling edge is detected based on the sampling data. This change point detection signal S3 is then supplied to the data determining section 7.
また、受信部1からの受信データS1はCPU2のサン
プリング部8に供給される。上述したサンプリングタイ
マ6からは、クロックCK 1の他に、タイミングパル
スS2に基づいて、受信データS1のビット周期の17
3の周期のクロックCK2が発生され、このクロックC
K2はサンプリング部8にサンプリングクロックとして
供給される。Further, the received data S1 from the receiving section 1 is supplied to the sampling section 8 of the CPU 2. From the above-mentioned sampling timer 6, in addition to the clock CK 1, based on the timing pulse S2, 17 of the bit period of the received data S1 is sent.
A clock CK2 with a period of 3 is generated, and this clock C
K2 is supplied to the sampling section 8 as a sampling clock.
サンプリング部8では受信データS1がクロックCK2
でサンプリングされ、そのサンプリングデータS4はデ
ータ確定部7に供給される。In the sampling section 8, the received data S1 is clocked at CK2.
The sampled data S4 is supplied to the data determining section 7.
データ確定部7では、変化点検出信号S3に基づき、タ
イミングパルスS2の変化点の前後における3個のサン
プリングデータS4より多数決でデータが確定される。In the data determining section 7, data is determined by majority vote from three pieces of sampling data S4 before and after the changing point of the timing pulse S2, based on the changing point detection signal S3.
そして、確定されたデータS5はデータ格納部3に供給
されて格納される。The determined data S5 is then supplied to the data storage section 3 and stored therein.
以上の構成において、例えば、受信データS1が、第2
図Aに示すようであるとき、タイミングパルスS2は、
同図Cに示すようになり、クロックCK 2は、同図り
に示すようになる。そのため、サンプリング部8からの
サンプリングデータS4は、同図Eに示すようになり、
データ確定部7からは、同図Fに示すような確定データ
S5が出力されてCPU2のデータ格納部3に格納され
る。In the above configuration, for example, the received data S1 is
As shown in Figure A, the timing pulse S2 is
The clock CK2 becomes as shown in FIG. Therefore, the sampling data S4 from the sampling unit 8 becomes as shown in FIG.
The data determining section 7 outputs determined data S5 as shown in FIG.
また、同図Bに示すように、受信データS1のサンプリ
ング点に対応する部分にインパルスノイズNが発生して
いる場合は、サンプリング部8からのサンプリングデー
タS4は、同図Gに示すようになり、データ確定部7か
らは、同図Hに示すような確定データS5が出力されて
CPU2のデータ格納部3に格納される。つまり、この
場合も、データ格納部3には、インパルスノイズNが発
生していない場合と同様のデータが格納される。Furthermore, as shown in Figure B, if impulse noise N occurs in the portion corresponding to the sampling point of the received data S1, the sampling data S4 from the sampling section 8 becomes as shown in Figure G. , the data determining section 7 outputs determined data S5 as shown in H in the figure, and is stored in the data storage section 3 of the CPU 2. That is, in this case as well, the data storage section 3 stores the same data as in the case where the impulse noise N does not occur.
このように本例によれば、受信データS1にインパルス
ノイズが発生していても、データ格納部3には、正しい
データを格納することができる。As described above, according to this example, even if impulse noise occurs in the received data S1, correct data can be stored in the data storage section 3.
なお、上述実施例においては、受信データS1のビット
周期の1/3の周期のクロックCK2で受信データをサ
ンプリングすると共に、3個のサンプリングデータに基
づいてデータを確定するようにしたものであるが、この
発明はこれに限定されるものではない。つまり、受信デ
ータS1のビット周期の1/n (nは2以上の整数)
の周期のクロックCK2で受信データをサンプリングす
ると共に、n個のサンプリングデータに基づいてデータ
を確定するようにすれば、上述実施例と同様の作用効果
を得ることができる。この場合、データ確定部7で多数
決でもってデータを確定するものにおいては、上述実施
例のようにnは奇数の方がよい。In the above-mentioned embodiment, the received data is sampled with the clock CK2 having a period of 1/3 of the bit period of the received data S1, and the data is determined based on three pieces of sampling data. However, the invention is not limited thereto. In other words, 1/n of the bit period of the received data S1 (n is an integer greater than or equal to 2)
By sampling the received data with the clock CK2 having a period of , and determining the data based on n pieces of sampling data, it is possible to obtain the same effects as in the above-described embodiment. In this case, if the data determining unit 7 determines the data by majority vote, it is preferable that n be an odd number as in the above embodiment.
[発明の効果コ
以上説明したように、この発明によれば、複数個のサン
プリングデータに基づいて受信データの各ビットを確定
するようにしたので、インパルスノイズによるデータの
誤りを軽減することができる。したがって、この発明を
、特に低速の無線によるデータ伝送に応用すると、移動
通信の際にフェージング等により瞬時のレベル変動が発
生した場合でも、ビット速度に比べ短時間のレベル変動
であればデータを正しく受信することができる利益があ
る。[Effects of the Invention] As explained above, according to the present invention, each bit of received data is determined based on a plurality of pieces of sampling data, so data errors caused by impulse noise can be reduced. . Therefore, if this invention is applied particularly to low-speed wireless data transmission, even if instantaneous level fluctuations occur due to fading etc. during mobile communication, if the level fluctuations are short compared to the bit rate, the data will be correctly transmitted. There are benefits that can be received.
第1図はこの発明の一実施例を示す構成図、第2図はそ
の動作説明図、第3図は従来例の構成図、第4図は第3
図例の動作説明図である。
受信部
PU
データ格納部
タイミング抽出回路
・エツジ検出部
・サンプリングタイマ
・データ確定部
・サンプリング部Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is an explanatory diagram of its operation, Fig. 3 is a block diagram of a conventional example, and Fig. 4 is a block diagram of a conventional example.
FIG. 6 is an explanatory diagram of the operation of the illustrated example. Receiving section PU Data storage section Timing extraction circuit, edge detection section, sampling timer, data confirmation section, sampling section
Claims (1)
るタイミング抽出手段と、 このタイミング抽出手段からのタイミングパルスの変化
点を検出するエッジ検出手段と、 上記受信データを、そのビット周期の1/n(nは2以
上の整数)の周期でサンプリングするサンプリング手段
と、 上記エッジ検出手段で検出される変化点の前後における
上記サンプリング手段からの上記n個のサンプリングデ
ータに基づいて受信データを確定するデータ確定手段と
を有してなる受信データ処理装置。(1) A timing extraction means for generating a timing pulse synchronized with the received data; an edge detection means for detecting a change point of the timing pulse from the timing extraction means; sampling means for sampling at a period of (n is an integer of 2 or more); and data determination for determining received data based on the n pieces of sampling data from the sampling means before and after the change point detected by the edge detection means. A received data processing device comprising means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22509589A JPH0388535A (en) | 1989-08-31 | 1989-08-31 | Received data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22509589A JPH0388535A (en) | 1989-08-31 | 1989-08-31 | Received data processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0388535A true JPH0388535A (en) | 1991-04-12 |
Family
ID=16823914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22509589A Pending JPH0388535A (en) | 1989-08-31 | 1989-08-31 | Received data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0388535A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001111632A (en) * | 1999-09-27 | 2001-04-20 | Genesis Microchip Corp | Receiver recovering coded data in serial communication channel |
WO2008035427A1 (en) * | 2006-09-21 | 2008-03-27 | Fujitsu Limited | Communication terminal apparatus and signal receiving method |
-
1989
- 1989-08-31 JP JP22509589A patent/JPH0388535A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001111632A (en) * | 1999-09-27 | 2001-04-20 | Genesis Microchip Corp | Receiver recovering coded data in serial communication channel |
WO2008035427A1 (en) * | 2006-09-21 | 2008-03-27 | Fujitsu Limited | Communication terminal apparatus and signal receiving method |
US7885290B2 (en) | 2006-09-21 | 2011-02-08 | Fujitsu Limited | Communication terminal apparatus and signal receiving method |
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