JPH0378822A - Image data processor - Google Patents
Image data processorInfo
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- JPH0378822A JPH0378822A JP1214899A JP21489989A JPH0378822A JP H0378822 A JPH0378822 A JP H0378822A JP 1214899 A JP1214899 A JP 1214899A JP 21489989 A JP21489989 A JP 21489989A JP H0378822 A JPH0378822 A JP H0378822A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、プリンタ等のイメージデータ処理装置に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image data processing device such as a printer.
特に、イメージデータ処理装置のデータ走査方向の変換
に関するものである。In particular, it relates to conversion of the data scanning direction of an image data processing device.
［従来の技術］ 従来例の構成を第３図を参照しながら説明する。[Conventional technology] The configuration of a conventional example will be explained with reference to FIG.
第３図は、例えば特開昭６２−８６６０号公報に示され
た従来のイメージデータ処理装置を示すブロック図であ
る。FIG. 3 is a block diagram showing a conventional image data processing device disclosed in, for example, Japanese Unexamined Patent Publication No. 62-8660.
第３図において、従来のイメージデータ処理装置は、制
御回路（１）と、この制御回路（１）に接続されたカウ
ンタ回路（２）と、このカウンタ回路（２）に接続され
たセレクタ（３）及び（４）と、制御回路（１）、セレ
クタ（３）及び（４）に接続されたデータ走査方向変換
用のフレームメモリ（５）と、制御回路（１）及びフレ
ームメモリ（５）に接続された入出力バス（６）とから
構成されている。In FIG. 3, the conventional image data processing device includes a control circuit (1), a counter circuit (2) connected to this control circuit (1), and a selector (3) connected to this counter circuit (2). ) and (4), a frame memory (5) for data scanning direction conversion connected to the control circuit (1), selectors (3) and (4), and a frame memory (5) connected to the control circuit (1) and frame memory (5). It consists of a connected input/output bus (6).
つぎに、上述した従来例の動作を説明する。Next, the operation of the above-mentioned conventional example will be explained.
まず、制御回路（１）は、フレームメモリ（５）を制御
して、外部からイメージデータを読み込み、フレームメ
モリ（５）に格納する。この時、セレクタ（３）は、カ
ウンタ回路（２）の出力データ２０ビツトのうち上位１
０ビツトを選択して、フレームメモリ（５）へ上位アド
レスとして出力する。また、セレクタ（４）は、カウン
タ回路（２）の出力データ２０ビツトのうち下位１０ビ
ツトを選択して、フレームメモリ（５）に下位アドレス
として出力する。First, the control circuit (1) controls the frame memory (5) to read image data from the outside and store it in the frame memory (5). At this time, the selector (3) selects the upper one of the 20 bits of output data from the counter circuit (2).
Select the 0 bit and output it to the frame memory (5) as the upper address. Further, the selector (4) selects the lower 10 bits of the 20 bits of output data from the counter circuit (2) and outputs them to the frame memory (5) as a lower address.
カウンタ回路（２）は、フレームメモリ（５）のアドレ
スを生成するための回路であり、イメージデータをフレ
ームメモリ（５）が１ビツト格納する毎に、またフレー
ムメモリ（５）から１ビット読み出される毎に、制御回
路（１）の指令により１ビツトづつカウントアツプする
計２０ビットのカウンタである。The counter circuit (2) is a circuit for generating an address for the frame memory (5), and each time the frame memory (5) stores 1 bit of image data, 1 bit is read out from the frame memory (5). This is a 20-bit counter that counts up one bit at a time according to a command from the control circuit (1).
次に、外部からフレームメモリ（５）へのデータ転送が
終了すると、制御回路（１）は、データ走査方向を変換
するために、フレームメモリ（５）を制御してフレーム
メモリ（５）のデータを外部へ読み出す動作を開始する
。この時、セレクタ（３）は、カウンタ回路（２）の出
力データ２０ビツトのうち、下位１０ビツトを選択し、
フレームメモリ（５）へ上位アドレスとして出力する。Next, when the data transfer from the outside to the frame memory (5) is completed, the control circuit (1) controls the frame memory (5) to convert the data scanning direction to the data in the frame memory (5). Starts the operation of reading the data to the outside. At this time, the selector (3) selects the lower 10 bits of the 20 bits of output data of the counter circuit (2),
Output to frame memory (5) as an upper address.
また、セレクタ（４）は、カウンタ回路（２）の出力デ
ータ２０ビツトのうち、上位１０ビツトを選択し、フレ
ームメモリ（５）へ下位アドレスとして出力する。Furthermore, the selector (4) selects the upper 10 bits of the 20 bits of output data from the counter circuit (2) and outputs them to the frame memory (5) as a lower address.
［発明が解決しようとする課題］
上述したような従来のイメージデータ処理装置では、デ
ータ走査方向の変換が−様なので、柔軟にデータ走査方
向を変換することができないという問題点があった。[Problems to be Solved by the Invention] In the conventional image data processing apparatus as described above, there is a problem in that the data scanning direction cannot be flexibly converted because the data scanning direction is converted in a negative manner.
この発明は、上述した問題点を解決するためになされた
もので、高速でかつ柔軟にアドレス計算をすることがで
きるイメージデータ処理装置を得ることを目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide an image data processing device that can perform address calculations at high speed and flexibly.
［課題を解決するための手段］
この発明に係るイメージデータ処理装置は、以下に述べ
るような手段を備えたものである。[Means for Solving the Problems] An image data processing device according to the present invention includes the following means.
（ｉ）、データサイズを自由に設定できるスパンレジス
タ。(i) A span register that allows you to freely set the data size.
（ｉｉ）、上記データサイズと前回のアドレスを加算す
る加算器。(ii) An adder that adds the data size and the previous address.
（ｉｉｉ＞、この加算器の出力に基づいてフレームメモ
リのアドレスを指示するアドレスラッチ回路。(iii> An address latch circuit that indicates the address of the frame memory based on the output of this adder.
（ｉｖ）、このアドレスラッチ回路に先頭アドレスを設
定し、上記スパンレジスタに上記データサイズを設定し
、かつ上記アドレスラッチ回路が指示したアドレスに基
づいて上記フレームメモリからイメージデータを読み出
すようにリード信号を上記フレームメモリに出力する制
御回路。(iv) Set the start address in this address latch circuit, set the data size in the span register, and send a read signal to read the image data from the frame memory based on the address instructed by the address latch circuit. A control circuit that outputs the above frame memory.
［作用］
この発明においては、スパンレジスタによって、データ
サイズが自由に設定できる。[Operation] In this invention, the data size can be freely set using the span register.
また、加算器によって、上記データサイズと前回のアド
レスが加算される。Further, an adder adds the data size and the previous address.
さらに、アドレスラッチ回路によって、加算器の出力に
基づいて、フレームメモリのアドレスが指示される。Further, an address of the frame memory is specified by the address latch circuit based on the output of the adder.
そして、制御回路によって、アドレスラッチ回路に先頭
アドレスが設定され、上記スパンレジスタに上記データ
サイズが設定され、かつ上記アドレスラッチ回路が指示
したアドレスに基づいて上記フレームメモリからイメー
ジデータを読み出すようにリード信号が上記フレームメ
モリに出力される。Then, the control circuit sets the start address in the address latch circuit, sets the data size in the span register, and reads the image data from the frame memory based on the address instructed by the address latch circuit. A signal is output to the frame memory.
し実施例］
この発明の実施例の構成を第１図を参照しながら説明す
る。Embodiment] The configuration of an embodiment of the present invention will be described with reference to FIG.
第１図は、この発明の一実施例を示すブロック図であり
、フレームメモリ（５）及び入出力バス（６）は上記従
来装置のものと全く同一である。FIG. 1 is a block diagram showing an embodiment of the present invention, and the frame memory (5) and input/output bus (6) are exactly the same as those of the conventional device.
第１図において、この発明の一実施例は、上述した従来
装置のものと全く同一のものと、入出力バス（６）に接
続されたスパンレジスタ（７）と、このスパンレジスタ
（７）に一方の入力側が接続された加算器（８）と、こ
の加算器（８）に入力側が接続されフレームメモリ（５
）及び加算器（８）の他方の入力側に出力側が接続され
たアドレスラッチ回路（９）と、フレームメモリ（５）
、入出力バス（６）及びアドレスラッチ回路（９）が接
続されている制御回路（１＾）とから構成されている。In FIG. 1, one embodiment of the present invention has exactly the same components as those of the conventional device described above, a span register (7) connected to an input/output bus (6), and a span register (7) connected to the input/output bus (6). An adder (8) to which one input side is connected, and a frame memory (5) to which the input side is connected to the adder (8).
) and an address latch circuit (9) whose output side is connected to the other input side of the adder (8), and a frame memory (5).
, an input/output bus (6), and a control circuit (1^) to which an address latch circuit (9) is connected.
つぎに、上述した実施例の動作を第２図を参照しながら
説明する。Next, the operation of the above embodiment will be explained with reference to FIG.
第２図は、この発明の一実施例のフレームメモリ（５）
を示す説明図である。FIG. 2 shows a frame memory (5) of an embodiment of the present invention.
FIG.
第２図において、フレームメモリ（５）は、説明しやす
いように、例えばデータサイズが“１００”で、Ｘ軸方
向の最上端のアドレスが（“０′。In FIG. 2, for ease of explanation, the frame memory (5) has, for example, a data size of "100" and an address of the uppermost end in the X-axis direction ("0'").
°“１″、“２”１．・・、“”９８” 、 ”９９“
）、Ｙ軸方向の最左端のアドレスが（０″、 ”１０
０″ ２００”、・・・、“８００”、“９００”
）としている。°“1”, “2”1. ..., “”98”, “99”
), the leftmost address in the Y-axis direction is (0″, ”10
0"200", ..., "800", "900"
).
第２図で示す矢印方向（Ｙ軸方向）のデータ走査方向に
変換する場合について説明する。The case of converting to the data scanning direction in the arrow direction (Y-axis direction) shown in FIG. 2 will be described.
まず最初に、制御回路（１＾）は、フレームメモリ（５
）の先頭アドレス（例えば、“０”）を、アドレスラッ
チ回路（９）に設定する。また、データサイズとして“
１００”を、入出力バス（６）を経由してスパンレジス
タ（７）に設定する。First of all, the control circuit (1^) is connected to the frame memory (5).
) is set in the address latch circuit (9). Also, as the data size “
100'' is set in the span register (7) via the input/output bus (6).
そうすると、フレームメモリ（５）のアドレス“０゛の
イメージデータが読み出される。Then, the image data at address "0" in the frame memory (5) is read out.
次に、加算器（８）は、前回のアドレス“０”と、デー
タサイズ“１００”とを加算する。Next, the adder (8) adds the previous address "0" and the data size "100".
そうすると、フレームメモリ（５）のアドレス“１００
”のイメージデータが読み出される。Then, address “100” of frame memory (5)
” image data is read out.
つづいて、加算器（８）は、前回のアドレス“１００”
と、データサイズ“１００”とを加算する。Next, the adder (8) returns the previous address "100".
and the data size “100” are added.
そうすると、フレームメモリ（５）のアドレス“２００
”のイメージデータが２売み出される。Then, address “200” of frame memory (5)
”2 image data will be put up for sale.
こうして、フレームメモリ（５）のアドレス”Ｏ’
”１００”２００” ・・・、“ｓｏｏ” “９
００”のイメージデータが、次々と読み出される。In this way, address “O” of frame memory (5)
``100''200'' ..., ``soo'' ``9
00'' image data is read out one after another.
さらに、制御回路（ＩＡ）は、フレームメモリ（５〉の
次の先頭アドレス゛１゛を、アドレスラッチ回路（９）
に設定する。Further, the control circuit (IA) transfers the next leading address "1" of the frame memory (5) to the address latch circuit (9).
Set to .
そうすると、フレームメモリ（５）のアドレス“１”
°“１０１°゛゛２０１°“、・・・、”８０１”、
”９０１”のイメージデータが、同様に次々と読み出さ
れる。Then, address “1” of frame memory (5)
°"101°゛゛201°", ..., "801",
Image data "901" is similarly read out one after another.
この発明の一実施例は、上述したように先頭アドレス及
びデータサイズ（アドレス間隔）を自由に設定できるア
ドレスラッチ回路（９）及びスパンレジスタ（７）を備
えているので、データ走査方向を自由に変換することが
できるという効果を奏する。例えば、スパンレジスタ（
７）に負のデータサイズを設定すれば、上述した例の逆
方向のデータ走査方向を実現できる。また、アドレスラ
ッチ回路（９）に適当なアドレスを設定すれば、イメー
ジデータの適当な部分からのデータ走査方向を実現でき
る。One embodiment of the present invention is equipped with an address latch circuit (9) and a span register (7) that can freely set the start address and data size (address interval) as described above, so the data scanning direction can be freely set. It has the effect of being able to be converted. For example, the span register (
By setting a negative data size in 7), it is possible to realize a data scanning direction opposite to that of the above example. Furthermore, by setting an appropriate address in the address latch circuit (9), it is possible to realize a data scanning direction from an appropriate portion of the image data.
なお、上記実施例ではＹ軸方向のデータ走査方向につい
て説明したが、単一方向だけでなくデータサイズ又は先
頭アドレスを適当に組み合わせれば斜め方向ばかりでな
く自由自在な走査方向を実現できる。In the above embodiment, the data scanning direction in the Y-axis direction has been described, but by appropriately combining data sizes or leading addresses, it is possible to realize not only a diagonal direction but also a free scanning direction.
また、中央処理装置及びソフトウェアの負担を増加させ
ることなく、データ走査方向の異なるイメージデータ入
出力装置や他のイメージデータ処理装置を接続すること
ができる。Further, image data input/output devices having different data scanning directions and other image data processing devices can be connected without increasing the burden on the central processing unit and software.
［発明の効果］
この発明は、以上説明しなとおり、データサイズを自由
に設定できるスパンレジスタと、上記データサイズと前
回のアドレスを加算する加算器と、この加算器の出力に
基づいてフレームメモリのアドレスを指示するアドレス
ラッチ回路と、このアドレスラッチ回路に先頭アドレス
を設定し、上記スパンレジスタに上記データサイズを設
定し、かつ上記アドレスラッチ回路が指示したアドレス
に基づいて上記フレームメモリからイメージデータを読
み出すようにリード信号を上記フレームメモリに出力す
る制御回路とを備えたので、高速でかつ柔軟にアドレス
計算をすることができるという効果を奏する。[Effects of the Invention] As described above, the present invention includes a span register that can freely set the data size, an adder that adds the data size and the previous address, and a frame memory based on the output of this adder. an address latch circuit that specifies the address of the address latch circuit, a start address is set in the address latch circuit, the data size is set in the span register, and the image data is transferred from the frame memory based on the address specified by the address latch circuit. Since the present invention includes a control circuit that outputs a read signal to the frame memory so as to read out the frame memory, it is possible to perform address calculations at high speed and flexibly.
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の一実施例のフレームメモリを示す説明図、
第３図は従来のイメージデータ処理装置を示すブロック
図である。
図において、
（１＾） ・・・ 制御回路、
（５） ・・・ フレームメモリ、
（６）
（７）
（８）
（９）
なお、
を示す。
・・・ 入出力バス、
・・・ スパンレジスタ、
・・・ 加算器、
・・ アドレスラッチ回路である。FIG. 1 is a block diagram showing an embodiment of the invention, FIG. 2 is an explanatory diagram showing a frame memory of an embodiment of the invention,
FIG. 3 is a block diagram showing a conventional image data processing device. In the figure, (1^) ... control circuit, (5) ... frame memory, (6) (7) (8) (9) In addition, these are shown. ... input/output bus, ... span register, ... adder, ... address latch circuit.
Claims (1)
データサイズと前回のアドレスを加算する加算器、この
加算器の出力に基づいてフレームメモリのアドレスを指
示するアドレスラッチ回路、及びこのアドレスラッチ回
路に先頭アドレスを設定し、上記スパンレジスタに上記
データサイズを設定し、かつ上記アドレスラッチ回路が
指示したアドレスに基づいて上記フレームメモリからイ
メージデータを読み出すようにリード信号を上記フレー
ムメモリに出力する制御回路を備えたことを特徴とする
イメージデータ処理装置。A span register that can freely set the data size, an adder that adds the above data size and the previous address, an address latch circuit that specifies the address of the frame memory based on the output of this adder, and a start address in this address latch circuit. and sets the data size in the span register, and outputs a read signal to the frame memory so as to read image data from the frame memory based on the address instructed by the address latch circuit. An image data processing device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214899A JPH0769771B2 (en) | 1989-08-23 | 1989-08-23 | Image data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214899A JPH0769771B2 (en) | 1989-08-23 | 1989-08-23 | Image data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0378822A true JPH0378822A (en) | 1991-04-04 |
| JPH0769771B2 JPH0769771B2 (en) | 1995-07-31 |
Family
ID=16663407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214899A Expired - Fee Related JPH0769771B2 (en) | 1989-08-23 | 1989-08-23 | Image data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769771B2 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220855A (en) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | Memory access control system |
| JPS61105588A (en) * | 1984-10-29 | 1986-05-23 | 株式会社日立製作所 | Image display controller |
| JPS6232574A (en) * | 1985-08-06 | 1987-02-12 | Nec Corp | Address control system for picture data memory |
| JPS62160551A (en) * | 1986-01-10 | 1987-07-16 | Canon Inc | Address generator |
| JPS62264322A (en) * | 1986-05-12 | 1987-11-17 | Casio Comput Co Ltd | Printing device |
| JPS63239523A (en) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | Image forming data control equipment |
-
1989
- 1989-08-23 JP JP1214899A patent/JPH0769771B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220855A (en) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | Memory access control system |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769771B2 (en) | 1995-07-31 |
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