JPH0378786B2 - - Google Patents
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- Publication number
- JPH0378786B2 JPH0378786B2 JP17403781A JP17403781A JPH0378786B2 JP H0378786 B2 JPH0378786 B2 JP H0378786B2 JP 17403781 A JP17403781 A JP 17403781A JP 17403781 A JP17403781 A JP 17403781A JP H0378786 B2 JPH0378786 B2 JP H0378786B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- chip
- semiconductor device
- printed circuit
- circuit board
- Prior art date
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- Expired
Links
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- 239000000758 substrate Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 description 6
- 239000000919 ceramic Substances 0.000 description 5
- 229920001342 Bakelite® Polymers 0.000 description 2
- 239000004637 bakelite Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】
本発明はLSI等の半導体装置を高密度にプリン
ト基板に実装する構造に関するものである。
ト基板に実装する構造に関するものである。
従来LSI等の半導体装置を多数組み合せてプリ
ント基板に実装し電子回路等を構成する際の実装
構造を第１図に示す。
ント基板に実装し電子回路等を構成する際の実装
構造を第１図に示す。
図示するように半導体チツプを搭載したデユア
ルインライン型のセラミツクパツケージより導出
された外部リード線２はプリント板３上に形成さ
れている所定パターンの半田のような導体層のパ
ターン４に合致するようなスルホール（図示せ
ず）を介して該基板に設置されている。しかしこ
のようなプリント基板３上に１個づつパツケージ
の直方体形状の六面体のうち最も面積の広い部分
をプリント基板に当接するようにして設置したの
ではプリント板に搭載されるパツケージの個数が
少なくなる。
ルインライン型のセラミツクパツケージより導出
された外部リード線２はプリント板３上に形成さ
れている所定パターンの半田のような導体層のパ
ターン４に合致するようなスルホール（図示せ
ず）を介して該基板に設置されている。しかしこ
のようなプリント基板３上に１個づつパツケージ
の直方体形状の六面体のうち最も面積の広い部分
をプリント基板に当接するようにして設置したの
ではプリント板に搭載されるパツケージの個数が
少なくなる。
また該パツケージの側面より出でいる外部リー
ド線はプリント基板に設けられた端子すなわち導
体層によつて所定のパターンに形成されて該パツ
ケージ内の半導体チツプを選択するためのチツプ
セレクト端子やあるいは半導体チツプを駆動させ
るための電源端子や、あるいは半導体チツプより
導出される信号線と接続するそれぞれの端子と接
続されているが、これらのうち共通の導線をとり
まとめて接続した方が実装密度が増加する。
ド線はプリント基板に設けられた端子すなわち導
体層によつて所定のパターンに形成されて該パツ
ケージ内の半導体チツプを選択するためのチツプ
セレクト端子やあるいは半導体チツプを駆動させ
るための電源端子や、あるいは半導体チツプより
導出される信号線と接続するそれぞれの端子と接
続されているが、これらのうち共通の導線をとり
まとめて接続した方が実装密度が増加する。
本発明は前記プリント基板上にパツケージを形
成する六面体形状の最も面積の小さい長方形形状
の面がプリント基板上に当接するようにパツケー
ジを設置し、また共通の信号線を共通の端子に接
続させるようにして、プリント基板上に高密度に
半導体装置を実装する半導体装置の実装構造の提
供を目的とするものである。
成する六面体形状の最も面積の小さい長方形形状
の面がプリント基板上に当接するようにパツケー
ジを設置し、また共通の信号線を共通の端子に接
続させるようにして、プリント基板上に高密度に
半導体装置を実装する半導体装置の実装構造の提
供を目的とするものである。
かかる目的を達成するための半導体装置の実装
構造は、パツケージ内に半導体チツプを収容し、
表面に該チツプからの信号線を導出してなる半導
体装置を基板上に複数個隣接して実装してなり、
それぞれの該信号線が隣接せる他の半導体装置の
対応する信号線に直接接続され、該信号線のうち
少なくともチツプ選択用信号線が該基板に設けた
チツプ選択用パターンにそれぞれ接続されてなる
ことを特徴とするものである。以下図面を用いて
本発明の一実施例につき詳細に説明する。
構造は、パツケージ内に半導体チツプを収容し、
表面に該チツプからの信号線を導出してなる半導
体装置を基板上に複数個隣接して実装してなり、
それぞれの該信号線が隣接せる他の半導体装置の
対応する信号線に直接接続され、該信号線のうち
少なくともチツプ選択用信号線が該基板に設けた
チツプ選択用パターンにそれぞれ接続されてなる
ことを特徴とするものである。以下図面を用いて
本発明の一実施例につき詳細に説明する。
第２図より第４図までが本発明の半導体装置の
実装構造の一実施例を示す斜視図である。
実装構造の一実施例を示す斜視図である。
まず第２図に示すように本発明の半導体装置の
実装構造はプリント基板１１上に六面体構造のパ
ツケージ１２を六面体のうちで最も表面積の小さ
い面が当接するようにして配置する。そしてプリ
ント基板にはパツケージ内の半導体チツプを選別
してそのチツプのみ書き込み読み出し動作させる
ようなチツプセレクト端子１３を所定のパターン
に半田ずけしておき、その部分にパツケージの外
部リード線が当接するようにしておく。そしてチ
ツプより得られた信号を導出するための信号線は
同電位の信号線のみをチツプの信号線の端子より
パツケージ表面に所定パターンにメタライズして
設けた導体層１４に接続するようにする。そして
この導体層は共通のものを集めて第３図に示すよ
うな例えばベークライトで形成した端子板１５に
集めるようにする。ここで第３図の１６はチツプ
セレクト端子のうち共通のものを集めた端子でパ
ツケージの実装した端部に設けたベークライトの
端子部材１７に形成されている。
実装構造はプリント基板１１上に六面体構造のパ
ツケージ１２を六面体のうちで最も表面積の小さ
い面が当接するようにして配置する。そしてプリ
ント基板にはパツケージ内の半導体チツプを選別
してそのチツプのみ書き込み読み出し動作させる
ようなチツプセレクト端子１３を所定のパターン
に半田ずけしておき、その部分にパツケージの外
部リード線が当接するようにしておく。そしてチ
ツプより得られた信号を導出するための信号線は
同電位の信号線のみをチツプの信号線の端子より
パツケージ表面に所定パターンにメタライズして
設けた導体層１４に接続するようにする。そして
この導体層は共通のものを集めて第３図に示すよ
うな例えばベークライトで形成した端子板１５に
集めるようにする。ここで第３図の１６はチツプ
セレクト端子のうち共通のものを集めた端子でパ
ツケージの実装した端部に設けたベークライトの
端子部材１７に形成されている。
このように端子板１５と端子部材１７とで実装
したパツケージの端部を固定するようにすれば実
装がより確実なものとなる。
したパツケージの端部を固定するようにすれば実
装がより確実なものとなる。
また第４図に示すように実装すべきパツケージ
の間にセラミツクのような絶縁熱放散板１８をは
さみ込むようにすれば半導体装置からの熱放散が
よくなり更に半導体装置の特性が安定して高信頼
度の実装構造が形成される。
の間にセラミツクのような絶縁熱放散板１８をは
さみ込むようにすれば半導体装置からの熱放散が
よくなり更に半導体装置の特性が安定して高信頼
度の実装構造が形成される。
また以上の実施例のくせにセラミツクのような
絶縁板を介してパツケージを多段に積み上げて積
層して実装することも可能である。
絶縁板を介してパツケージを多段に積み上げて積
層して実装することも可能である。
また以上の実施例においてはセラミツクのパツ
ケージに例を用いて述べたがその他セラミツク等
絶縁基板で形成したチツプキヤリアを用いても差
し支えない。
ケージに例を用いて述べたがその他セラミツク等
絶縁基板で形成したチツプキヤリアを用いても差
し支えない。
第１図は従来の半導体装置の実装構造を示す図
で、第２図より第４図までは本発明の半導体装置
の実装構造を示す図である。 図において、１，１２はパツケージ、２は外部
リード線、３，１１はプリント基板、４は導体層
パターン、１３，１６はチツプセレクト端子、１
４は導体層、１５，１７は端子板、１８は絶縁板
を示す。
で、第２図より第４図までは本発明の半導体装置
の実装構造を示す図である。 図において、１，１２はパツケージ、２は外部
リード線、３，１１はプリント基板、４は導体層
パターン、１３，１６はチツプセレクト端子、１
４は導体層、１５，１７は端子板、１８は絶縁板
を示す。
Claims (1)
- １ パツケージ内に半導体チツプを収容し、表面
に該チツプからの信号線を導出してなる半導体装
置を基板上に複数個隣接して実装してなり、それ
ぞれの該信号線が隣接せる他の半導体装置の対応
する信号線に直接接続され、該信号線のうち少な
くともチツプ選択用信号線が該基板に設けたチツ
プ選択用パターンにそれぞれ接続されてなること
を特徴とする半導体装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17403781A JPS5874065A (ja) | 1981-10-29 | 1981-10-29 | 半導体装置の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17403781A JPS5874065A (ja) | 1981-10-29 | 1981-10-29 | 半導体装置の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5874065A JPS5874065A (ja) | 1983-05-04 |
| JPH0378786B2 true JPH0378786B2 (ja) | 1991-12-16 |
Family
ID=15971519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17403781A Granted JPS5874065A (ja) | 1981-10-29 | 1981-10-29 | 半導体装置の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5874065A (ja) |
-
1981
- 1981-10-29 JP JP17403781A patent/JPS5874065A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5874065A (ja) | 1983-05-04 |
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