JPH0378055A - Memory trouble detection system for double buffer - Google Patents

Memory trouble detection system for double buffer

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JPH0378055A
JPH0378055A JP1215746A JP21574689A JPH0378055A JP H0378055 A JPH0378055 A JP H0378055A JP 1215746 A JP1215746 A JP 1215746A JP 21574689 A JP21574689 A JP 21574689A JP H0378055 A JPH0378055 A JP H0378055A
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JP
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data
memory
test
memories
read
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JP1215746A
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Inventor
Yuichi Osaki
大崎 雄市
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

PURPOSE:To detect memory trouble without using any parity bit by writing test data in the memories of double buffers at the same times, reading the data out at the same time, and matching the data with each other and detecting the trouble. CONSTITUTION:A test data generating means 1 generate all-'1' and all-'0' data in order and a test signal means 2 outputs the input test data to one of the memories 3 and 4 of the double buffers as write data, and its inverted data to the other memory as write data. Then the memories 3 and 4 are read under the control of a memory control part 5 and the data which are read out of both the memories at the same time are inputted to a trouble detecting means 6 and converted into serial data, which are matched, bit by bit to judge that the signals are normal when '0' corresponds to '1' and generate a trouble detection output when not, thereby indicating the current read position as trouble information.

Description

【発明の詳細な説明】 [概要] 2つのバッファの一方への書き込み動作中に他方の読み
出し動作が交互に行われ、記憶されるデータにパリティ
ビットが付与されないダブルバッファメモリのメモリ障
害検出方式に関し、パリティビットを使用することなく
ダブルバッファのメモリ障害を検出することができるダ
ブルバッファのメモリ障害検出方式を提供することを目
的とし、 ダブルバッファのテスト動作時にオール″l”とオール
“0″のデータを順次発生するテストデータ発生手段と
、入力されるテストデータをダブルバッファの一方に対
し書き込みデータとして出力し、他方に対して反転した
データを書き込みデータとして出力するテスト信号手段
と、テスト時にダブルバッファを同時に書き込み駆動し
た後に同時に読み出し駆動する制御部と、同時に読み出
されたダブルバッファの2つのデータを照合して障害を
検出すると障害位置を含む通知情報を発生する障害検出
手段を備えるよう構成する。
[Detailed Description of the Invention] [Summary] This invention relates to a memory fault detection method for a double buffer memory in which a read operation to one of two buffers is performed alternately during a write operation to the other, and a parity bit is not added to the stored data. The purpose of this paper is to provide a double-buffer memory fault detection method that can detect double-buffer memory faults without using parity bits. A test data generation means that sequentially generates data; a test signal means that outputs input test data as write data to one side of the double buffer; and outputs inverted data as write data to the other; It is configured to include a control unit that simultaneously writes and drives the buffers for writing and then reads them simultaneously, and a failure detection means that generates notification information including the location of the failure when a failure is detected by collating two pieces of data in the double buffer read at the same time. do.

[産業上の利用分野] 本発明は2つのバッファの一方への書き込み動作中に他
方の読み出し動作が交互に行われ、記憶されるデータに
パリティビットが付与されないダブルバッファ、メモリ
のメモリ障害検出方式に関する。
[Industrial Application Field] The present invention provides a memory fault detection method for double buffer memory, in which a read operation to one of two buffers is performed alternately during a write operation to the other, and a parity bit is not added to the stored data. Regarding.

入力するデータの相互の時間位置を入れ替えたり、速度
を変換するためにメモリを使用することは従来から行わ
れている。その場合、データを連続的に格納して読み出
す動作を行うために、メモリを2個使用する構成(二重
構成)によりダブルバッファを構成し、ある周期で一方
に書き込みを行っている間他方で読み出しを行い、次の
周期で逆の動作に切替えられる技術が知られている。
It has been conventional practice to use memory to interchange the time positions of input data or to convert the speed. In that case, in order to continuously store and read data, a double buffer is configured using two memories (dual configuration), and while writing is being done to one memory in a certain period, the other memory is being written to. A technique is known in which reading is performed and the operation is switched to the opposite operation in the next cycle.

このような、技術は情報処理装置、データ伝送装置、交
換機等で利用されている。具体的には例えば、ディジタ
ル交換機の時間スイッチにおいて利用されており、ダブ
ルバッファで構成されたスピーチメモリにフレーム単位
で交互に記憶されたデータを指定された時間位置で読み
出す動作が行われる。
Such technology is used in information processing devices, data transmission devices, switching equipment, and the like. Specifically, it is used, for example, in a time switch of a digital exchange, and performs an operation of reading data alternately stored in frame units in a speech memory configured with a double buffer at a designated time position.

このようなダブルバッファのメモリの障害によりデータ
に誤りが生じないようデータおよびハードウェアに冗長
性を持たせることにより誤り検出を行っているがコスト
が高くなる等の欠点があり偉績性を上げるための簡単な
方式が望まれている。
Error detection is performed by providing redundancy in data and hardware to prevent data errors from occurring due to failures in the double buffer memory, but this method has disadvantages such as increased cost, so it is necessary to increase performance. A simple method is desired.

[従来の技術] 第6図は従来例の構成図、第7図は従来例の動作タイミ
ングとデータ構成説明図である。
[Prior Art] FIG. 6 is a configuration diagram of a conventional example, and FIG. 7 is an explanatory diagram of operation timing and data structure of the conventional example.

第6図において、60.61はダブルバッファを構成す
るメモリMMO,MMI、62はシリアル・パラレル変
換部、63はメモリコントロール部、64はパラレル・
シリアル変換部を表す。
In FIG. 6, 60 and 61 are memories MMO and MMI that constitute a double buffer, 62 is a serial/parallel conversion section, 63 is a memory control section, and 64 is a parallel/parallel conversion section.
Represents the serial converter.

動作を説明すると、シリアル・パラレル変換部62には
シリアルにデータが入力されパラレルデータ(所定単位
9例えばバイト単位)に変換されて、メモリコントロー
ル部63による書き込みタイミング信号により制御され
てダブルバッファのメモリMMO,MMIの一方に書き
込みが行われる。書き込みのアドレス、および書き込み
制御信号はメモリコントロール部63から対応するメモ
リに出力される。
To explain the operation, data is serially input to the serial/parallel converter 62, converted into parallel data (predetermined unit 9, for example, byte unit), and is controlled by a write timing signal from the memory controller 63 to be sent to a double buffer memory. Writing is performed to either MMO or MMI. The write address and write control signal are output from the memory control section 63 to the corresponding memory.

第7図A、は定常動作時のメモリコントロールタイミン
グである0図のように、一方のメモリ(例えばMMO)
に対しメモリコントロール部63の制御により入力デー
タの書き込みを行9ている間、他方のメモリ(MM 1
 )に対してメモリコントロール部63から読み出し制
m<読み出し信号および読み出しアドレスを出力)が行
われ、パラレル・シリアル変換部64に対し読み出しタ
イミング信号が供給されることにより読み出されたパラ
レルデータをシリアルデータに変換して出力される。
Figure 7A shows the memory control timing during normal operation.As shown in Figure 0, one memory (for example, MMO)
While input data is being written in row 9 under the control of the memory control unit 63, the other memory (MM 1
), the memory control unit 63 performs a read control (m<outputs a read signal and a read address), and a read timing signal is supplied to the parallel/serial converter 64, thereby converting the read parallel data into serial data. It is converted into data and output.

メモリコントロール部63は図示しない中央制御装置か
らのコントロールデータによりダブルバッファの書き込
み・読み出し制御を行い、2つのメモリMMO,MMI
の切替えは所定量のデータが入力される毎に切替えられ
、交換機の時間スイッチ(パスメモリ)きして使用する
場合、フレーム単位で行われる。このようにメモリMM
O。
The memory control unit 63 controls writing and reading of the double buffer based on control data from a central control unit (not shown), and controls the writing and reading of the two memories MMO and MMI.
Switching is performed every time a predetermined amount of data is input, and when used as a time switch (path memory) of an exchange, it is performed in units of frames. Memory MM like this
O.

MMIへの交互の書き込みと読み出しが第7図A。Alternate writing and reading to MMI is shown in FIG. 7A.

に示すようなタイミングで連続して実行される。It is executed continuously at the timing shown in .

この従来の方式では、メモリの障害によるデータの誤り
を検出するために各データにパリティビットを付与して
、読み出した時にパリティチエツクを行う方法が採用さ
れており、第7図B、にデータ構成の例が示されている
0図の例では、1つのデータが8ビツトの情報ビットと
1ビツトのパリティビット(この場合、偶数パリティ)
とで構成されている。
In this conventional method, a parity bit is added to each data to detect data errors due to memory failure, and a parity check is performed when the data is read. The data structure is shown in Figure 7B. In the example shown in Figure 0, one piece of data consists of 8 information bits and 1 parity bit (even parity in this case).
It is made up of.

[発明が解決しようとする課題] 上記した従来例の方法では、ダブルバッファのメモリ障
害によるデータ誤りを検出するために原データにパリテ
ィビットを付加してそのチエツクにより行っているが、
パリティビットを付加することによりメモリ容量が増大
すると共にパリティビットのメモリ占有量が増大すると
いう問題がある。また、書き込む前にパリティを付加す
る回路および読み出した時にパリティをチエツクする回
路が必要であり(書き込み、読み出しデータに対し複数
必要)、シ路が大きくなるという問題があった。
[Problems to be Solved by the Invention] In the conventional method described above, a parity bit is added to the original data and checked to detect data errors due to memory failure in the double buffer.
There is a problem that adding a parity bit increases the memory capacity and also increases the amount of memory occupied by the parity bit. In addition, a circuit for adding parity before writing and a circuit for checking parity when reading are required (multiple circuits are required for write and read data), resulting in a problem of increased path length.

さらに、パリティビットを使用しても、故障検出は、ワ
ード(複数バイト)単位の誤り検出が行われているため
、1ワード中の何れの1ビツトの障害かを検出すること
ができなかった。また、パリティビットの場合、2つの
ビットに障害があると、第7図B、の下段に示すように
チエツクにより検出することができないという問題があ
った。
Furthermore, even if parity bits are used, failure detection is performed in units of words (multiple bytes), so it is not possible to detect which one bit in one word is at fault. Further, in the case of parity bits, there is a problem in that if two bits have a fault, it cannot be detected by checking as shown in the lower part of FIG. 7B.

本発明はパリティビットを使用することなくダブルバッ
ファのメモリ障害を検出することができるダブルバッフ
ァのメモリ障害検出方式を提供することを目的とする。
SUMMARY OF THE INVENTION An object of the present invention is to provide a double-buffer memory fault detection method that can detect double-buffer memory faults without using parity bits.

[課題を解決するための手段] 第1図は本発明の原理構成図である。[Means to solve the problem] FIG. 1 is a diagram showing the principle configuration of the present invention.

第1図において、1はテストデータ発生手段、2はテス
ト信号手段、3.4はダブルバッファを構成するメモリ
0.メモリ1.5はメモリ制御部、6は障害検出手段を
表す。
In FIG. 1, 1 is a test data generation means, 2 is a test signal means, and 3.4 is a memory 0.4 constituting a double buffer. Memory 1.5 represents a memory control unit, and 6 represents a failure detection means.

本発明はダブルバッファの2つのメモリに同時にテスト
データを書き込んで、続いて2つのメモリから読み出し
を行い、書き込まれるデータとしては一方にオール“1
”を書き込み他方にオール“0”を書き込む動作を交互
に行い、読み出し時には両者のデータを照合し一方が“
ビで他方が“0”の場合正常とし、両者が一致した時障
害発生としてその発生位置情報を通知するものである。
The present invention writes test data to two double-buffered memories at the same time, then reads data from the two memories, and the written data is all "1" in one.
” and writing all “0” to the other side is performed alternately, and when reading, the data on both sides is collated and one side is written as “
If the other one is "0" in the second bit, it is considered normal, and when the two match, it is determined that a fault has occurred and the location information is notified.

[作用] テストデータ発生手段1はダブルバッファのメモリOと
メモリlに対して書き込むべきデータ信号を発生する。
[Operation] The test data generating means 1 generates data signals to be written to the double buffer memories O and I.

データ信号としては、所定の長さのオール“1”とオー
ル“0″のデータが交互に出力される信号であり、その
長さはテストの対象となるメモリの領域または容量に応
じて定まる。
The data signal is a signal in which all "1" and all "0" data of a predetermined length are alternately output, and the length is determined depending on the area or capacity of the memory to be tested.

メモリ制御部5は、テスト(試験)を行う場合メモリ0
とメモリ1を両者同時に書き込む動作と、両者同時に読
み出す動作とを交互に行うよう制御する。
The memory control unit 5 stores memory 0 when performing a test.
Control is performed such that an operation of writing and reading the memory 1 and memory 1 at the same time is performed alternately.

テスト信号手段2はテストデータ発生手段1から出力さ
れた、テストデータを受は取ってメモリmm部5の制御
により一方のメモリ0に対して入力されたデータをその
まま書き込みデータとして出力し、他方のメモリ1に対
しては、入力されたデータを反転しく論理的)、その出
力データを書き込みデータとして供給する。
The test signal means 2 receives the test data output from the test data generation means 1, and under the control of the memory section 5 outputs the data input to one memory 0 as it is as write data, and The input data is inverted (logically) and the output data is supplied to the memory 1 as write data.

メモリ制御部5の制御によりメモリ0.メモリ1に対す
る読み出し動作が行われて、同時に両メモリから読み出
されたデータは、障害検出手段6に入力して直列に変換
されてと7)対応の照合が行われる。この照合は、一方
が0で他方がl”である(排他的論理和)と正常とし、
それ以外(2つの信号が同一)の信号であれば障害検出
の出力を発生し、その時の読み出し位置(アドレスやビ
ット位置)を障害情報として通知するものである。
Under the control of the memory control unit 5, the memory 0. A read operation is performed on the memory 1, and the data read out from both memories at the same time is input to the fault detection means 6, converted into serial data, and 7) correspondence verification is performed. This verification is normal if one is 0 and the other is l” (exclusive OR),
If the signal is any other than that (the two signals are the same), a failure detection output is generated, and the read position (address or bit position) at that time is notified as failure information.

[実施例] 第2図は実施例の構成図、第3図は障害データ検出部の
回路構成図、第4図は障害データ制御部の構成図、第5
図は実施例の動作タイミングとデータ構成説明図である
。 第2図において、20はシリアル・パラレル変換部
、21はテストデータ制御部、22.23はメモリ0 
(MMOで表示)とメモリ1 (MMIで表示)、24
はメモリ制御部、25は障害データ検出部、26はパラ
レル・シリアル変換部、27は障害データ制御部である
[Example] Fig. 2 is a block diagram of the embodiment, Fig. 3 is a circuit block diagram of the fault data detection section, Fig. 4 is a block diagram of the fault data control section, and Fig. 5 is a block diagram of the fault data control section.
The figure is an explanatory diagram of the operation timing and data structure of the embodiment. In FIG. 2, 20 is a serial/parallel converter, 21 is a test data control unit, and 22 and 23 are memory 0.
(displayed in MMO) and memory 1 (displayed in MMI), 24
25 is a memory control section, 25 is a fault data detection section, 26 is a parallel/serial conversion section, and 27 is a fault data control section.

テストを行う場合、シリアル・パラレル変換部20の入
力データとして1”が連続するシリアルデータが1フレ
一ム分(メモリの容量分)入力し、これに続く1フレ一
ム分は“0″が連続して入力する。これらのデータはシ
リアル・パラレル変換部20においてワード単位で並列
信号に変換されて、テストデータ制御部21に入力する
。テストデータ制御部2工では、入力したデータを一方
はそのままメモリMMOに入力し、他方は反転してメモ
リMMIに入力する。これによりメモリMMOとMMI
には互いに論理的に反対のビット構成のデータが書き込
まれる。
When performing a test, one frame of serial data containing consecutive 1's (as much as the memory capacity) is input to the serial/parallel converter 20, and the following frame is filled with 0's. These data are converted into parallel signals word by word in the serial/parallel converter 20 and input to the test data controller 21.The test data controller 2 converts the input data into parallel signals on one side. The other input is input to the memory MMO as it is, and the other is inverted and input to the memory MMI.As a result, the memory MMO and MMI
Data with mutually logically opposite bit configurations are written to.

テスト時におけるメモリ制御のタイミングは第5図A、
に示されたように、メモリ制御部24により制御される
。すなわち、メモリ制御部24はテストが開始されると
、最初にメモリMMOとMMlに対して、書き込み制御
信号とアドレス信号を順次供給し、1フレ一ム分の書き
込みが終了すると、次に両メモリMMO,MMIに対し
読み出し制m信号とアドレス信号を供給して、両者に記
憶されたデータの読み出しを同時に行う、この動作はテ
スト時に数回繰り返される。
The timing of memory control during testing is shown in Figure 5A.
It is controlled by the memory control unit 24 as shown in FIG. That is, when a test is started, the memory control unit 24 first sequentially supplies a write control signal and an address signal to the memories MMO and MMl, and when writing for one frame is completed, then A read control m signal and an address signal are supplied to the MMO and MMI, and the data stored in both are read out simultaneously. This operation is repeated several times during a test.

2つのメモリMMO,MMIから読み出されたデータは
障害データ検出部25に入力される。この障害データ検
出部25では第3図に示すような並列な複数ビットから
なる読み出しデータの中の1ビット分の構成が示されて
おり、各メモリMMO,MMIから出力されたデータは
ゲート選択回路30.31に入力される。
The data read from the two memories MMO and MMI are input to the failure data detection section 25. In this fault data detection section 25, the structure of one bit of the read data consisting of a plurality of parallel bits as shown in FIG. 30. Entered at 31.

選択回路30.31はテスト信号(“H”信号)が入力
するとそれぞれ入力信号を図のT端子に出力し、テスト
信号が無い(“L”信号)場合は、それぞれ入力信号を
図のD端子に出力する。
When a test signal (“H” signal) is input, the selection circuits 30 and 31 output the respective input signals to the T terminal in the figure, and when there is no test signal (“L” signal), the selection circuits 30 and 31 output the respective input signals to the D terminal in the figure. Output to.

テスト時に選択回路30.31のT端子から出力された
2つの信号は排他的論理和回路32に入力し、両信号の
一方が1″で他方がO″である場合は、“l”を出力し
て正常であることを表示し、両信号が同じ場合(″0″
同士または“1″同士)“0”の出力が発生しメモリに
障害が発生したことを表示する。
During the test, the two signals output from the T terminals of the selection circuits 30 and 31 are input to the exclusive OR circuit 32, and if one of both signals is 1'' and the other is O'', it outputs "l". If both signals are the same (“0”
(both "1" and "1")) A "0" output occurs, indicating that a memory failure has occurred.

テストを行わない場合は、選択回路33に2つのデータ
が入力され、切替え信号(メモリMMOとMMIが交互
に読み出し駆動される時の切替え信号)により読み出し
データが選択されて通常動作の読み出しデータが出力さ
れ、他のビット情報とともに次のパラレル・シリアル変
換部(第2図26)に出力される。
When a test is not performed, two data are input to the selection circuit 33, and the read data is selected by the switching signal (switching signal when the memories MMO and MMI are alternately read and driven), and the read data for normal operation is selected. The output signal is output to the next parallel-to-serial converter (FIG. 2, 26) along with other bit information.

障害データ検出部25において障害発生を検出すると、
その検出出力(第3図より出力)は障害データ制御部2
7に入力する。i[害データ制御部27の構成は第4図
に示されている。
When the failure data detection unit 25 detects the occurrence of a failure,
The detection output (output from Fig. 3) is the failure data control unit 2.
Enter 7. i [The configuration of the harmful data control section 27 is shown in FIG.

第4図の障害データ制御部27は、テストモードにおけ
る読み出し動作を開始する時にメモリ制御部24からリ
セット信号を受は取ってカウンタ回路271がリセット
される。この後メモリ制御部24からメモリMMO,M
MIに供給される読み出しアドレスがカウンタ回路27
1に入力されて設定され、以後各アドレス毎の読み出し
に対してクロック信号(CLKで表示)が入力されるの
でこれをカウントする。
The fault data control section 27 in FIG. 4 receives and receives a reset signal from the memory control section 24 to reset the counter circuit 271 when starting a read operation in the test mode. After this, from the memory control unit 24, the memory MMO, M
The read address supplied to MI is the counter circuit 27
1 is input and set, and thereafter a clock signal (indicated by CLK) is input for reading each address, so this is counted.

障害発生時のタイムチャートを示す第5図のB。B of FIG. 5 shows a time chart when a failure occurs.

には、読み出しアドレスを2進形式で計数するカウンタ
回路271の各ビット位置(各桁に対応)の状態の変化
が示されている。そして障害データ検出部25から障害
検出信号が発生(障害が検出されたビット位置対応に発
生)すると、第4図の障害データ制御部27の障害監視
回路272に人力し一陣害監視回路272はその障害の
検出信号が入力されるとその時のカウンタ回路271の
アドレス情報を取り込んで、障害検出のビット位置信号
と共に障害アドレスラッチ回路273に入力してラッチ
される。この様子は第5図B、に示されている。
2 shows changes in the state of each bit position (corresponding to each digit) of the counter circuit 271 that counts read addresses in binary format. When a fault detection signal is generated from the fault data detection section 25 (generated corresponding to the bit position where the fault has been detected), the fault monitoring circuit 272 of the fault data control section 27 shown in FIG. When a fault detection signal is input, the address information of the counter circuit 271 at that time is taken in, and is input to the fault address latch circuit 273 together with the fault detection bit position signal and latched. This situation is shown in FIG. 5B.

この障害が発生した時のアドレスとビット位置信号は障
害アドレスラッチ回路273から出力され、パラレル・
シリアル変換回路274にオイテシリアル信”号に変換
されて制御側(例えば、交換機の制御装置)へ警報情報
として送出される。第5図C0は障害発生時の警報情報
の内容であるアドレスとビット位置情報のデータフォー
マットを示す。
The address and bit position signals when this fault occurs are output from the fault address latch circuit 273, and the parallel
It is converted into a serial signal by the serial conversion circuit 274 and sent as alarm information to the control side (for example, the controller of an exchange).C0 in FIG. 5 shows the address and bits that are the contents of the alarm information when a fault occurs. Indicates the data format of location information.

上記したように、障害ビットが検出されると、障害デー
タ制御部から制御装置に対して警報情報が出力される。
As described above, when a fault bit is detected, alarm information is output from the fault data control unit to the control device.

この警報情報に含まれたアドレスおよびビット位置情報
は制御装置に格納され、以後の動作においてメモリMM
O,MMIの障害発生アドレス(及びビット位置)を使
用しないよう制御するためのデータとして利用される。
The address and bit position information included in this alarm information are stored in the control device, and are stored in the memory MM in subsequent operations.
It is used as data to control not to use the failed address (and bit position) of O, MMI.

(当該障害ビットを避けて記憶動作を行えば、当該メモ
IJMMO,MMI全体を交換せずに正常な動作を行う
ことができる。
(If the storage operation is performed while avoiding the faulty bit, normal operation can be performed without replacing the entire memory IJMMO and MMI.

[発明の効果] 本発明によれば設計マージンの向上に伴いメモリ集積回
路の信鎖性の向上を実現することができる。また、パリ
ティビシトを使用せずに障害検出を行うため集約度の向
上および内部回路の実使用率の向上を達成することがで
きる。
[Effects of the Invention] According to the present invention, it is possible to improve the reliability of a memory integrated circuit as the design margin improves. Furthermore, since fault detection is performed without using parity, it is possible to improve the degree of aggregation and the actual utilization rate of internal circuits.

図、第4図は障害データ制御部の構成図、第5図は実施
例の動作タイミングとデータ構成説明図、第6図は従来
例の構成図、第7図は従来例の動作タイミングとデータ
構成説明図である。
4 is a configuration diagram of the fault data control unit, FIG. 5 is an explanatory diagram of the operation timing and data structure of the embodiment, FIG. 6 is a configuration diagram of the conventional example, and FIG. 7 is the operation timing and data of the conventional example. It is a configuration explanatory diagram.

第1図中、 l:テストデータ発生手段 2:テスト信号手段 3.4:メモリ0.メモリ1 5:メモリ制御部 6:障害検出手段In Figure 1, l: Test data generation means 2: Test signal means 3.4: Memory 0. memory 1 5: Memory control section 6: Fault detection means

Claims (1)

【特許請求の範囲】 2つのバッファの一方への書き込み動作中に他方の読み
出し動作が交互に行われ、記憶されるデータにパリテイ
ビットが付与されないダブルバッファメモリのメモリ障
害検出方式において、ダブルバッファのメモリ(3、4
)のテスト動作時にオール“1”とオール“0”のデー
タを順次発生するテストデータ発生手段(1)と、 入力されるテストデータをダブルバッファの一方のメモ
リに対し書き込みデータとして出力し、他方のメモリに
対して反転したデータを書き込みデータとして出力する
テスト信号手段(2)と、テスト時にダブルバッファを
同時に書き込み駆動した後に同時に読み出し駆動するメ
モリ制御部(5)と、 同時に読み出されたダブルバッファの2つのデータを照
合して障害を検出すると障害位置を含む通知情報を発生
する障害検出手段(6)を備えることを特徴とするダブ
ルバッファのメモリ障害検出方式。
[Claims] In a memory fault detection method for a double buffer memory in which a read operation to one of two buffers is performed alternately during a write operation to the other, and a parity bit is not added to stored data, the double buffer memory (3, 4
) test data generation means (1) that sequentially generates all "1" and all "0" data during test operation; outputs the input test data as write data to one memory of the double buffer; a test signal means (2) that outputs inverted data as write data to the memory of A double-buffer memory failure detection method, comprising a failure detection means (6) that generates notification information including the location of the failure when a failure is detected by comparing two pieces of data in the buffer.
JP1215746A 1989-08-22 1989-08-22 Memory trouble detection system for double buffer Pending JPH0378055A (en)

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