JPH0374880A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0374880A JPH0374880A JP21094989A JP21094989A JPH0374880A JP H0374880 A JPH0374880 A JP H0374880A JP 21094989 A JP21094989 A JP 21094989A JP 21094989 A JP21094989 A JP 21094989A JP H0374880 A JPH0374880 A JP H0374880A
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- semiconductor device
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置に関するものである。
従来の技術
近年、絶縁基板上の非晶質や多結晶シリコン、あるいは
再結晶化シリコンを用いた薄膜トランジスタは、高耐圧
素子や高速ＬＳＩ、平面表示素子実現のために盛んに研
究が進められている。特に、薄膜トランジスタは、絶縁
基板上に形成されるため、通常のバルク結晶上に形成さ
れるＩＣにおいておこなわれるＰｎ接合によるアイソレ
ーションよりもはるかに大きなドレイン−基板間耐圧を
有し、高耐圧デバイスとしての応用に非常に大きな関心
が寄せられている。
再結晶化シリコンを用いた薄膜トランジスタは、高耐圧
素子や高速ＬＳＩ、平面表示素子実現のために盛んに研
究が進められている。特に、薄膜トランジスタは、絶縁
基板上に形成されるため、通常のバルク結晶上に形成さ
れるＩＣにおいておこなわれるＰｎ接合によるアイソレ
ーションよりもはるかに大きなドレイン−基板間耐圧を
有し、高耐圧デバイスとしての応用に非常に大きな関心
が寄せられている。
以下、図面を参照しながら、上述したような従来の半導
体装置について説明する。
体装置について説明する。
第６図は、従来の半導体装置の一例を示したものである
。６１はシリコン基板、６２は素子と基板とを絶縁分離
するシリコン酸化膜、６３はゲート酸化膜、６４はゲー
ト、６５はオフセット、６６はソース、７はドレインで
ある。
。６１はシリコン基板、６２は素子と基板とを絶縁分離
するシリコン酸化膜、６３はゲート酸化膜、６４はゲー
ト、６５はオフセット、６６はソース、７はドレインで
ある。
第６図に示すように、従来は、不純物濃度の低いオフセ
ット６５をゲート６４．ドレイン６７間に形成すること
により、ソース・ドレイン間の横方向の耐圧を向上させ
る方法がとられていた。ドレインに高電圧が印加される
と、ゲート下部、ドレイン近傍に高電界が生じるため、
アバランシェ降伏が生じ、素子破壊に至るが、オフセッ
ト６５は不純物濃度が低く、比較的小さなドレイン電圧
で容易に空乏化することで、ゲート６４．ドレイン６７
間に集中する電界強度を大きく減少させ、素子のソース
・ドレイン間耐圧を大きく向上させることを特徴として
いた。
ット６５をゲート６４．ドレイン６７間に形成すること
により、ソース・ドレイン間の横方向の耐圧を向上させ
る方法がとられていた。ドレインに高電圧が印加される
と、ゲート下部、ドレイン近傍に高電界が生じるため、
アバランシェ降伏が生じ、素子破壊に至るが、オフセッ
ト６５は不純物濃度が低く、比較的小さなドレイン電圧
で容易に空乏化することで、ゲート６４．ドレイン６７
間に集中する電界強度を大きく減少させ、素子のソース
・ドレイン間耐圧を大きく向上させることを特徴として
いた。
発明が解決しようとする課題
しかしながら上記のような構造の半導体装置では、オフ
セット６５を形成するために、ホトリソグラフィ工程お
よびイオン注入工程をあらたに追加する必要が有り、ま
た、素子のソース・ドレイン間耐圧をはじめとするトラ
ンジスタ特性が、オフセット６５の特性に大きく依存す
るため、オフセット６５の長さおよび不純物濃度を正確
に制御しなければならないという欠点を有していた。
セット６５を形成するために、ホトリソグラフィ工程お
よびイオン注入工程をあらたに追加する必要が有り、ま
た、素子のソース・ドレイン間耐圧をはじめとするトラ
ンジスタ特性が、オフセット６５の特性に大きく依存す
るため、オフセット６５の長さおよび不純物濃度を正確
に制御しなければならないという欠点を有していた。
本発明は上記欠点に鑑み、オフセット部を設けることな
く、高耐圧特性を有する半導体装置を提供するものであ
る。
く、高耐圧特性を有する半導体装置を提供するものであ
る。
課題を解決するための手段
上記課題を解決するために本発明の半導体装置は、ゲー
ト電圧が負、すなわち逆バイアス状態においても大きな
電流が流れることのできる薄膜トランジスタを複数個直
列に接続した構成となっている。
ト電圧が負、すなわち逆バイアス状態においても大きな
電流が流れることのできる薄膜トランジスタを複数個直
列に接続した構成となっている。
作用
この構成によれば、直列に接続された、薄膜トランジス
タが、高ドレイン電圧印加時に、ドレイン側のものより
順次、逆バイアス状態で動作していくことにより、大き
なドレイン電圧が、ドレイン最近傍の薄膜トランジスタ
のみに集中することなく、各薄膜トランジスタに、はぼ
均等に、その耐圧以下の小さな値で分配されることにな
る。すなわち、本発明の半導体装置はソース・ドレイン
間耐圧が大きく向上したものとなる。
タが、高ドレイン電圧印加時に、ドレイン側のものより
順次、逆バイアス状態で動作していくことにより、大き
なドレイン電圧が、ドレイン最近傍の薄膜トランジスタ
のみに集中することなく、各薄膜トランジスタに、はぼ
均等に、その耐圧以下の小さな値で分配されることにな
る。すなわち、本発明の半導体装置はソース・ドレイン
間耐圧が大きく向上したものとなる。
また、この構成によれば、新たなホトリソグラフィ工程
、イオン注入工程を追加することなく、通常のｎＭＯｓ
プロセスのみで素子を形成でき、プロセス的に非常に簡
単なものとなる。
、イオン注入工程を追加することなく、通常のｎＭＯｓ
プロセスのみで素子を形成でき、プロセス的に非常に簡
単なものとなる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例における半導体装置の断面
図を、第２図は、その製造方法の概略を示す。第３図に
は、本発明の半導体装置を構成するシングルゲート・ト
ランジスタのドレイン電流（Ｉｎ）とゲート電圧（Ｖｏ
）との関係を示す。さらに、第４図、第５図には、本発
明の半導体装置の構成基トランジスタのゲート・ソース
間電圧（ＶａｓｒＮ＞ ）および、ドレイン・ソース間
電圧（ＶＤＳ（Ｎ） ）とドレイン電圧（ＶＤ（５）
）の関係を示す。第１図、第２図において、１１はシリ
コン基板、１２は基板と素子を絶縁分離するためのシリ
コン酸化膜、１３−１〜５はゲート酸化膜、１４−１〜
５はゲート、１５はソース、１６−１〜５はドレイン、
２１はポリシリコン薄膜である。ここでは、本発明の半
導体装置の一例として、５つのポリシリコン薄膜トラン
ジスタを直列に接続した構成について説明する。各構成
薄膜トランジスタは、ソース１５に近いものより、１，
２，３゜４．５と番号を付け、各々のゲート、ドレイン
を１４−Ｎ、１６−Ｎ、（Ｎ＝１．２・・・・・・５）
とした。また、各ゲートは短絡し、等しい電圧ｖａを印
加する。さらに、構成基薄膜トランジスタのドレイン１
６−Ｎ（Ｎ＝１．２・・・・・・５）の電位をＶＤ（Ｎ
）と呼び、ゲート・ソース間電圧をＶＧＳ（Ｎ）ドレイ
ン・ソース間電圧をＶＤＳ（Ｎ）と呼ぶことにする。
図を、第２図は、その製造方法の概略を示す。第３図に
は、本発明の半導体装置を構成するシングルゲート・ト
ランジスタのドレイン電流（Ｉｎ）とゲート電圧（Ｖｏ
）との関係を示す。さらに、第４図、第５図には、本発
明の半導体装置の構成基トランジスタのゲート・ソース
間電圧（ＶａｓｒＮ＞ ）および、ドレイン・ソース間
電圧（ＶＤＳ（Ｎ） ）とドレイン電圧（ＶＤ（５）
）の関係を示す。第１図、第２図において、１１はシリ
コン基板、１２は基板と素子を絶縁分離するためのシリ
コン酸化膜、１３−１〜５はゲート酸化膜、１４−１〜
５はゲート、１５はソース、１６−１〜５はドレイン、
２１はポリシリコン薄膜である。ここでは、本発明の半
導体装置の一例として、５つのポリシリコン薄膜トラン
ジスタを直列に接続した構成について説明する。各構成
薄膜トランジスタは、ソース１５に近いものより、１，
２，３゜４．５と番号を付け、各々のゲート、ドレイン
を１４−Ｎ、１６−Ｎ、（Ｎ＝１．２・・・・・・５）
とした。また、各ゲートは短絡し、等しい電圧ｖａを印
加する。さらに、構成基薄膜トランジスタのドレイン１
６−Ｎ（Ｎ＝１．２・・・・・・５）の電位をＶＤ（Ｎ
）と呼び、ゲート・ソース間電圧をＶＧＳ（Ｎ）ドレイ
ン・ソース間電圧をＶＤＳ（Ｎ）と呼ぶことにする。
次に、第２図に従い、本発明の半導体装置の製造方法に
ついて説明する。まず、シリコン基板１１を例えば１０
００℃、４〜６時間程度の湿式熱酸化により、膜厚０．
８〜１．０μｍ程度のシリコン酸化膜１２を形成する（
図２−（ａ））。続いて、例えば、減圧ＣＶＤ法により
厚さ１５００〜３０００Ａのポリシリコン膜２１を形成
し、島状にパターニングする（図２− （ｂ））。次に
、ポリシリコン表面を例えば１１００℃のドライｏ２酸
化により、膜厚０．１２〜０．１３μｍ程度のゲート酸
化膜１３を形成し、ゲート電極となるポリシリコン膜１
４を膜厚３０００〜４０００Ａ程度形成する。この時、
ゲート電極の抵抗を下げるため、例えばリンの熱拡散を
行なっておく。そして、レジストをマスクとして用いて
、ポリシリコン膜１４とゲート酸化膜１３を連続的にエ
ツチングして、第２図（Ｃ）のようにゲートを形成する
。次に、ゲートをマスクとして、ｎ型不純物として例え
ばＰ＋を５０ｋｅＶ程度のエネルギーで１〜３Ｘ１０１
５個／ ｃｄ程度注入した後、９００℃で２０〜３０分
アニールすることによりソース１５およびドレイン１６
−１．２，３．４．５が形成され（図２− （ｄ））
、第１図の構造が実現される。
ついて説明する。まず、シリコン基板１１を例えば１０
００℃、４〜６時間程度の湿式熱酸化により、膜厚０．
８〜１．０μｍ程度のシリコン酸化膜１２を形成する（
図２−（ａ））。続いて、例えば、減圧ＣＶＤ法により
厚さ１５００〜３０００Ａのポリシリコン膜２１を形成
し、島状にパターニングする（図２− （ｂ））。次に
、ポリシリコン表面を例えば１１００℃のドライｏ２酸
化により、膜厚０．１２〜０．１３μｍ程度のゲート酸
化膜１３を形成し、ゲート電極となるポリシリコン膜１
４を膜厚３０００〜４０００Ａ程度形成する。この時、
ゲート電極の抵抗を下げるため、例えばリンの熱拡散を
行なっておく。そして、レジストをマスクとして用いて
、ポリシリコン膜１４とゲート酸化膜１３を連続的にエ
ツチングして、第２図（Ｃ）のようにゲートを形成する
。次に、ゲートをマスクとして、ｎ型不純物として例え
ばＰ＋を５０ｋｅＶ程度のエネルギーで１〜３Ｘ１０１
５個／ ｃｄ程度注入した後、９００℃で２０〜３０分
アニールすることによりソース１５およびドレイン１６
−１．２，３．４．５が形成され（図２− （ｄ））
、第１図の構造が実現される。
以上のように構成された半導体装置についてその動作を
説明する。簡単のため、ゲート電圧ｖＧは一定とする。
説明する。簡単のため、ゲート電圧ｖＧは一定とする。
ＭＯＳ）ランジスタを第一図に示すように直列接続した
場合、ドレイン電圧ＶＤ（５）を増加させていくと、各
構成トランジスタのドレイン端子Ｖ Ｄ（Ｎ） （Ｎ
＝ １ 、２．３．４）の値は増加する。ところがバル
クシリコン上に形成されたＭＯＳトランジスタにおいて
は、いずれの構成トランジスタもゲート・ソース間電圧
Ｖ ＧＳ（Ｎ）が正でなければ、チャネルが消滅し、電
流が流れなくなるため、ＶＧＳ（Ｎ） ＞ Ｏという制
限が付く。
場合、ドレイン電圧ＶＤ（５）を増加させていくと、各
構成トランジスタのドレイン端子Ｖ Ｄ（Ｎ） （Ｎ
＝ １ 、２．３．４）の値は増加する。ところがバル
クシリコン上に形成されたＭＯＳトランジスタにおいて
は、いずれの構成トランジスタもゲート・ソース間電圧
Ｖ ＧＳ（Ｎ）が正でなければ、チャネルが消滅し、電
流が流れなくなるため、ＶＧＳ（Ｎ） ＞ Ｏという制
限が付く。
ＶＧＳ（４） ＞ ０であるためには、ｖＤ、、、 ＜
ｖ、となり、ＶＤ（４）はｖｏの値を越えて増加する
ことができない。このため大きなドレイン電圧ＶＤ（５
）が印加された場合、ｖ（、（４，＜ ｖＧとなるため
、大きなＶＤ（Ｓ）の大部分は、ドレイン最近傍の第５
トランジスタのドレイン・ソース間に集中的に印加され
ることになり、耐圧の向上は望めない。
ｖ、となり、ＶＤ（４）はｖｏの値を越えて増加する
ことができない。このため大きなドレイン電圧ＶＤ（５
）が印加された場合、ｖ（、（４，＜ ｖＧとなるため
、大きなＶＤ（Ｓ）の大部分は、ドレイン最近傍の第５
トランジスタのドレイン・ソース間に集中的に印加され
ることになり、耐圧の向上は望めない。
ところが、第３図に示すようなＬｏｇＩｏ−Ｖａ特性を
有するポリシリコン薄膜トランジスタを構成トランジス
タに用いることにより、ゲート電圧が負、の状態におい
ても、図に示されるような大きな電流が流れ、トランジ
スタ動作が可能となる。すなわち、ＶＧＳ（Ｎ） ＜
Ｏの状態を取ることが可能であり、例えば、Ｖ Ｄ（
４）はＶ ０３（Ｓ） ＜ Ｏすなわち、ＶＤ（４）＞
ＶＧと、ゲート電圧Ｖ ａ （７） ｔｌ ヲＭ エて
増加することが可能となる。
有するポリシリコン薄膜トランジスタを構成トランジス
タに用いることにより、ゲート電圧が負、の状態におい
ても、図に示されるような大きな電流が流れ、トランジ
スタ動作が可能となる。すなわち、ＶＧＳ（Ｎ） ＜
Ｏの状態を取ることが可能であり、例えば、Ｖ Ｄ（
４）はＶ ０３（Ｓ） ＜ Ｏすなわち、ＶＤ（４）＞
ＶＧと、ゲート電圧Ｖ ａ （７） ｔｌ ヲＭ エて
増加することが可能となる。
ドレイン電圧ＶＯ（Ｓ）を増加させた時の各構成トラン
ジスタのゲート・ソース間電圧Ｖ ＧＳ（Ｎ）を第４図
に示すが、このように、第３図に示すような特性を有す
るポリシリコン薄膜トランジスタを用いた場合には、Ｖ
Ｄ（Ｓ）の増加と共に、ＶＧＳ（Ｎ）は次第に減少し、
ついにはＶＯ３（Ｎ） ＜ Ｏへと移っていく。Ｖ Ｇ
Ｓ （Ｎ ）の正から負へのシフトは、ドレイン近くの
構成トランジスタから順次起こる。この時の、各構成ト
ランジスタのドレイン・ソース間電圧ＶＤＳ（Ｎ）は、
ドレイン電圧ＶＤ（５）の増加とともに第５図に示すよ
うな変化をする。すなわち、ＶＧＳ（Ｎ） ＞ Ｏの時
にはＶＤＳ（Ｎ）はＶＤ（Ｓ）の増加と共に単調に増加
し、ＶＧＳ（Ｎ） ＜ Ｏの時には、ＶＤＳ（Ｎ）はＶ
Ｄ（５）の増加と共に単調に減少する。ｖＤＳ（Ｎ）は
構成トランジスタの耐圧以下の値のピーク値を持つこと
になる。この時のＶＤＳ（Ｎ＞の減少率が増加率に比べ
小さいことは、第３図に示した構成ポリシリコン・トラ
ンジスタのｌｏｇＩＯ−ＶＧ特性において、ｒｏのＶＧ
依存性が、ｖｏ＞Ｏの領域でのものに比べ、Ｖａ＜Ｏの
領域でのものの方が小さいことから説明できる。ＶＤＳ
（Ｎ）の減少率が増加率に比べ小さい為に、高ＶＤ（５
）印加時において、その大きなＶＯ（Ｓ）は各構成トラ
ンジスタの耐圧以下の値でほぼ均等に各構成トランジス
タに分配されることになり、本発明の半導体装置は、高
いソース・ドレイン間耐圧を示すことになる。
ジスタのゲート・ソース間電圧Ｖ ＧＳ（Ｎ）を第４図
に示すが、このように、第３図に示すような特性を有す
るポリシリコン薄膜トランジスタを用いた場合には、Ｖ
Ｄ（Ｓ）の増加と共に、ＶＧＳ（Ｎ）は次第に減少し、
ついにはＶＯ３（Ｎ） ＜ Ｏへと移っていく。Ｖ Ｇ
Ｓ （Ｎ ）の正から負へのシフトは、ドレイン近くの
構成トランジスタから順次起こる。この時の、各構成ト
ランジスタのドレイン・ソース間電圧ＶＤＳ（Ｎ）は、
ドレイン電圧ＶＤ（５）の増加とともに第５図に示すよ
うな変化をする。すなわち、ＶＧＳ（Ｎ） ＞ Ｏの時
にはＶＤＳ（Ｎ）はＶＤ（Ｓ）の増加と共に単調に増加
し、ＶＧＳ（Ｎ） ＜ Ｏの時には、ＶＤＳ（Ｎ）はＶ
Ｄ（５）の増加と共に単調に減少する。ｖＤＳ（Ｎ）は
構成トランジスタの耐圧以下の値のピーク値を持つこと
になる。この時のＶＤＳ（Ｎ＞の減少率が増加率に比べ
小さいことは、第３図に示した構成ポリシリコン・トラ
ンジスタのｌｏｇＩＯ−ＶＧ特性において、ｒｏのＶＧ
依存性が、ｖｏ＞Ｏの領域でのものに比べ、Ｖａ＜Ｏの
領域でのものの方が小さいことから説明できる。ＶＤＳ
（Ｎ）の減少率が増加率に比べ小さい為に、高ＶＤ（５
）印加時において、その大きなＶＯ（Ｓ）は各構成トラ
ンジスタの耐圧以下の値でほぼ均等に各構成トランジス
タに分配されることになり、本発明の半導体装置は、高
いソース・ドレイン間耐圧を示すことになる。
以上で述べたように、本発明の半導体装置において高耐
圧特性を実現するために重要な点は、ＶＱ＜Ｑの逆バイ
アスの状態においても大きな電流が流れることが可能、
かつ、ＶＧ＜Ｏにおける電流のＶＧ依存性がＶＱ＞Ｑに
おける電流のＶａ依存性よりも小さなことであり、その
ような特性を有するものであれば、ここで説明した一実
施例におけるポリシリコン薄膜トランジスタ以外に、ア
モルファスシリコン薄膜トランジスタでも、他の半導体
、化合物半導体、その他、いずれの材料でも、ｎ型トラ
ンジスタでもＰ型トランジスタでも応用できることは言
うまでもない。
圧特性を実現するために重要な点は、ＶＱ＜Ｑの逆バイ
アスの状態においても大きな電流が流れることが可能、
かつ、ＶＧ＜Ｏにおける電流のＶＧ依存性がＶＱ＞Ｑに
おける電流のＶａ依存性よりも小さなことであり、その
ような特性を有するものであれば、ここで説明した一実
施例におけるポリシリコン薄膜トランジスタ以外に、ア
モルファスシリコン薄膜トランジスタでも、他の半導体
、化合物半導体、その他、いずれの材料でも、ｎ型トラ
ンジスタでもＰ型トランジスタでも応用できることは言
うまでもない。
発明の効果
以上のように本発明によれば、不純物濃度の低いオフセ
ット部を設けることなく、通常のｎＭＯｓプロセスのみ
を用いた、非常にシンプルな構造で高耐圧トランジスタ
を実現することができ、その実用的効果は大なるものが
ある。
ット部を設けることなく、通常のｎＭＯｓプロセスのみ
を用いた、非常にシンプルな構造で高耐圧トランジスタ
を実現することができ、その実用的効果は大なるものが
ある。
第１図は本発明の半導体装置の断面図、第２図第１図
第４図はドレイン電圧とゲートとの関係を示す図、第５
図はドレイン電圧とソース間電圧、ドレイン・ソース間
電圧との関係を示す図、第６図は従来のオフセットを用
いた高耐圧薄膜トランジスタの断面図である。 １１・・・・・・シリコン基板、１２・・・・・・シリ
コン酸化膜、１つ・・・・・・ゲート酸化膜、１４・・
・・・・ゲート、１５・・・・・・ソース、１６・・・
・・・ドレイン。
図はドレイン電圧とソース間電圧、ドレイン・ソース間
電圧との関係を示す図、第６図は従来のオフセットを用
いた高耐圧薄膜トランジスタの断面図である。 １１・・・・・・シリコン基板、１２・・・・・・シリ
コン酸化膜、１つ・・・・・・ゲート酸化膜、１４・・
・・・・ゲート、１５・・・・・・ソース、１６・・・
・・・ドレイン。
Claims (2)
- （１）絶縁性基板上の半導体層中に複数個のソース領域
および複数個のドレイン領域が形成されることにより複
数個の薄膜トランジスタが複数個形成され、前記ソース
領域およびドレイン領域がたがいに共通接続されること
により、前記複数個の薄膜トランジスタが直列に接続さ
れていることを特徴とする半導体装置。 - （２）薄膜トランジスタが、ゲートに逆バイアスを印加
した状態においても、ソース・ドレイン間に電流が流れ
る特性を有することを特徴とする請求項１記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21094989A JPH0374880A (ja) | 1989-08-16 | 1989-08-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21094989A JPH0374880A (ja) | 1989-08-16 | 1989-08-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0374880A true JPH0374880A (ja) | 1991-03-29 |
Family
ID=16597768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21094989A Pending JPH0374880A (ja) | 1989-08-16 | 1989-08-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0374880A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108766A (ja) * | 1989-09-22 | 1991-05-08 | Nippondenso Co Ltd | 高耐圧トランジスタ |
| WO1994015366A1 (en) * | 1992-12-24 | 1994-07-07 | Tadahiro Ohmi | Semiconductor device |
-
1989
- 1989-08-16 JP JP21094989A patent/JPH0374880A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108766A (ja) * | 1989-09-22 | 1991-05-08 | Nippondenso Co Ltd | 高耐圧トランジスタ |
| WO1994015366A1 (en) * | 1992-12-24 | 1994-07-07 | Tadahiro Ohmi | Semiconductor device |
| US5650650A (en) * | 1992-12-24 | 1997-07-22 | Tadahiro Ohmi | High speed semiconductor device with a metallic substrate |
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