JPH0374761A - データ処理方法とシステム - Google Patents
データ処理方法とシステムInfo
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- JPH0374761A JPH0374761A JP2125650A JP12565090A JPH0374761A JP H0374761 A JPH0374761 A JP H0374761A JP 2125650 A JP2125650 A JP 2125650A JP 12565090 A JP12565090 A JP 12565090A JP H0374761 A JPH0374761 A JP H0374761A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ、産業上の利用分野
Ｂ、従来の技術
Ｃ１発明が解決しようとする課題
り、１ｌｌｌを解決するための手段
Ｅ、実施例
Ｅｌ、序論
Ｅ２．フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すことＥ４．オペレーティング・
システムに対して透過的なシステムに対して割り込みを
与えることＥ６．異なる仮想記憶オペレーティング・シ
ステムを実行する２つまたはそれ以上のプロセッサの間
で実記憶を共用すること Ｅ６．単一システム・イメージ Ｅ７．要約 Ｅ８．序論−従来のシステム／８８ Ｅ９．ＨＳＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジューＥ１０．２重
化プロセッサ対ユニット２１．２３の一般的説明 Ｅｌ １．Ｓ／３７０及びＳ／８８プロセツサ要素の結
合（第１１及び第１０図） Ｅｌ２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
バス（第１６図） Ｅ１２Ｃ，パス制御ユニット１５８−一般的な説明（第
１６及び第１７図） Ｅ １２］：１．直接メモリ・アクセス・コントローラ
０９ Ｅ １２Ｅ、パス制御ユニット１５６−詳細な説明（第
１９Ａ７Ｉ至第１９ＣＩｍと第２０ｒｓＡ）Ｅｌ３．Ｓ
／３７０プロセツサ買素ＰＥ８６Ｅ１４． プ０セッ？
・／ＹスＩ／Ｏ （Ｊｌ １及び３０１ｇ）とプロセッ
サ・パス・コマンドＥ１６．Ｓ／３７０記憶管理ユニッ
ト８１Ｅ１８．Ｓ／３７０ Ｉ１０サポート（第３７
５） Ｅ１７．Ｓ／３７０ Ｉ１０動作、ファームウェアの
概要 Ｅ１８．システム・マイクロコード・デザインＥ１９．
パス制御ユニット（ＢＣＵ）の動作Ｅ２０．Ｓ／３７０
Ｉ／Ｏ開始シーケンス・フロー、概要及び詳細説明 Ｅ２１．Ｓ／３７０ Ｉ１０データ転送シーケンス・
フロー −膜内説明 Ｅ２２．カウント、キー 及びデータ・フォーマット・
エミュレーション（第４６Ａないしに図） Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１Ｂの共有 Ｅ２４．Ｓ／３７０によって開始される５７８８割り込
みのための初期化！ｌｌ能 Ｅ２５．Ｓ／８８オペレーチイング・システムを変更す
ることなく空きを獲得すること Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｅ２７．フォールト・トレラント・ハードウェア同期化 Ｆ０発明の効果 Ａ、産業上の利用分野 本発明は、中央処理装置とそれの関連オペレーティング
・システムがある機能を欠くようなデータ処理システム
に、そのような機能を追加することに関する。
ールト・トレラントであるプロセッサを動作させること Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すことＥ４．オペレーティング・
システムに対して透過的なシステムに対して割り込みを
与えることＥ６．異なる仮想記憶オペレーティング・シ
ステムを実行する２つまたはそれ以上のプロセッサの間
で実記憶を共用すること Ｅ６．単一システム・イメージ Ｅ７．要約 Ｅ８．序論−従来のシステム／８８ Ｅ９．ＨＳＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジューＥ１０．２重
化プロセッサ対ユニット２１．２３の一般的説明 Ｅｌ １．Ｓ／３７０及びＳ／８８プロセツサ要素の結
合（第１１及び第１０図） Ｅｌ２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
バス（第１６図） Ｅ１２Ｃ，パス制御ユニット１５８−一般的な説明（第
１６及び第１７図） Ｅ １２］：１．直接メモリ・アクセス・コントローラ
０９ Ｅ １２Ｅ、パス制御ユニット１５６−詳細な説明（第
１９Ａ７Ｉ至第１９ＣＩｍと第２０ｒｓＡ）Ｅｌ３．Ｓ
／３７０プロセツサ買素ＰＥ８６Ｅ１４． プ０セッ？
・／ＹスＩ／Ｏ （Ｊｌ １及び３０１ｇ）とプロセッ
サ・パス・コマンドＥ１６．Ｓ／３７０記憶管理ユニッ
ト８１Ｅ１８．Ｓ／３７０ Ｉ１０サポート（第３７
５） Ｅ１７．Ｓ／３７０ Ｉ１０動作、ファームウェアの
概要 Ｅ１８．システム・マイクロコード・デザインＥ１９．
パス制御ユニット（ＢＣＵ）の動作Ｅ２０．Ｓ／３７０
Ｉ／Ｏ開始シーケンス・フロー、概要及び詳細説明 Ｅ２１．Ｓ／３７０ Ｉ１０データ転送シーケンス・
フロー −膜内説明 Ｅ２２．カウント、キー 及びデータ・フォーマット・
エミュレーション（第４６Ａないしに図） Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１Ｂの共有 Ｅ２４．Ｓ／３７０によって開始される５７８８割り込
みのための初期化！ｌｌ能 Ｅ２５．Ｓ／８８オペレーチイング・システムを変更す
ることなく空きを獲得すること Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｅ２７．フォールト・トレラント・ハードウェア同期化 Ｆ０発明の効果 Ａ、産業上の利用分野 本発明は、中央処理装置とそれの関連オペレーティング
・システムがある機能を欠くようなデータ処理システム
に、そのような機能を追加することに関する。
Ｂ、従来の技術
現在のより最近に開発されたデータ処理システムのうち
のあるものは、より以前のメインフレ−ム・システムで
利用可能でなかったり、または、メインフレーム・オペ
レーティング・システムによってサポートされていない
ような多くの先進機能を提供する。これらの先進機能ヒ
しては、分散コンピュータ・ネットワークにわたって提
供される単一システム・イメージ、プロセッサ及びＩ１
０コントローラをホット・プラグする（を源投入によっ
てカードを除去し導入する）能力、瞬間的にエラーを検
出しコンピュータ・ユーザーに対する中断なく障害を分
離しｌ１ｌｌＦ要素をサービスから電気的に除去するこ
と、遠隔サービス・サポートによって識別されるカスタ
マ交換可能装置、システムが連続的に動作している間に
素子の故障または装置の追加のために動的に再構成する
こと、がある。
のあるものは、より以前のメインフレ−ム・システムで
利用可能でなかったり、または、メインフレーム・オペ
レーティング・システムによってサポートされていない
ような多くの先進機能を提供する。これらの先進機能ヒ
しては、分散コンピュータ・ネットワークにわたって提
供される単一システム・イメージ、プロセッサ及びＩ１
０コントローラをホット・プラグする（を源投入によっ
てカードを除去し導入する）能力、瞬間的にエラーを検
出しコンピュータ・ユーザーに対する中断なく障害を分
離しｌ１ｌｌＦ要素をサービスから電気的に除去するこ
と、遠隔サービス・サポートによって識別されるカスタ
マ交換可能装置、システムが連続的に動作している間に
素子の故障または装置の追加のために動的に再構成する
こと、がある。
しかし、そのカスタマ・ベースの幅や、そのオペレーテ
ィング・システムの成熟度や、回層なユーザー・プログ
ラムの数及び範囲は、インターナシコナル・ビジネス・
マシーンズ・コーポレーションによって販売されている
システム３７０（Ｓ／３７０）などのいくつかのメーカ
ーの相当に古いメインフレーム・システム程大したもの
ではない。
ィング・システムの成熟度や、回層なユーザー・プログ
ラムの数及び範囲は、インターナシコナル・ビジネス・
マシーンズ・コーポレーションによって販売されている
システム３７０（Ｓ／３７０）などのいくつかのメーカ
ーの相当に古いメインフレーム・システム程大したもの
ではない。
そのような最近のシステムの例として、インターナシ茸
ナル・ビジネス・マシーンズ・コーポレーションによっ
て販売されている、フォールト・トレラント・システム
であるシステム８８（Ｓ／８８）がある。本発明の好適
な様式の統合部分を形成するのが、このＩＢＭ Ｓ／
８８の１つのモデルと、ＩＢＭ Ｓ／３７０の１つの
モデルである。
ナル・ビジネス・マシーンズ・コーポレーションによっ
て販売されている、フォールト・トレラント・システム
であるシステム８８（Ｓ／８８）がある。本発明の好適
な様式の統合部分を形成するのが、このＩＢＭ Ｓ／
８８の１つのモデルと、ＩＢＭ Ｓ／３７０の１つの
モデルである。
そのようなフォールト・トレラント・システムは、典型
的には、フォールト・トレラント動作のため、ボトム・
アップからデザインされたものであった。すなわち、プ
ロセッサ、記憶、Ｉ１０装置及びオペレーティング・シ
ステムは、特別に、フォールト・トレラント環境に仕向
けられたものであった。
的には、フォールト・トレラント動作のため、ボトム・
アップからデザインされたものであった。すなわち、プ
ロセッサ、記憶、Ｉ１０装置及びオペレーティング・シ
ステムは、特別に、フォールト・トレラント環境に仕向
けられたものであった。
上述の機能をＳ／３７０環境及びアーキテクチャに組み
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しかし、ＶＭ、ＶＳＥ、１．Ｘ３７０など
のオペレーティング・システムの書き直しは、まさに途
方もない作業であって、膨大な数のプログラマと、相当
の期間を要するというのが多数の者が考えるとコロテア
ル。Ｉ ＢＭ Ｓ／３７０＊た！；！ＭＶＳなどの複
雑なオペレーティング・システムが成熟するには通常５
年以上かかる。現時点まで、大抵のシステム故障は、オ
ペレーティング・システム・エラーの結果である。また
、ユーザーがオペレーティング・システムの使用に収益
を見出すようになるには多くの年月を要する。不幸にも
、あるオペレーティング・システムが−ｉｔ熟し大きい
ユーザー・ベースを形成してしまうと、そのコードを、
フォールト・トレランス、動的再構成、単一システム・
イメージなどの新しい機能を導入するように変更するこ
とは容易な努力ではない。
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しかし、ＶＭ、ＶＳＥ、１．Ｘ３７０など
のオペレーティング・システムの書き直しは、まさに途
方もない作業であって、膨大な数のプログラマと、相当
の期間を要するというのが多数の者が考えるとコロテア
ル。Ｉ ＢＭ Ｓ／３７０＊た！；！ＭＶＳなどの複
雑なオペレーティング・システムが成熟するには通常５
年以上かかる。現時点まで、大抵のシステム故障は、オ
ペレーティング・システム・エラーの結果である。また
、ユーザーがオペレーティング・システムの使用に収益
を見出すようになるには多くの年月を要する。不幸にも
、あるオペレーティング・システムが−ｉｔ熟し大きい
ユーザー・ベースを形成してしまうと、そのコードを、
フォールト・トレランス、動的再構成、単一システム・
イメージなどの新しい機能を導入するように変更するこ
とは容易な努力ではない。
成熟したオペレーティング・システムを新しいマシン・
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受は入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ベースを決して形成すること
が出来ないかもしれず、はとんどの問題が解決されるに
は多年のフィールドでの使用を経ることになろう。
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受は入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ベースを決して形成すること
が出来ないかもしれず、はとんどの問題が解決されるに
は多年のフィールドでの使用を経ることになろう。
Ｃ０発明が解決しようヒする課題
この発明の目的は、オペレーティング・システムをあま
り書き直すことなく、ある機能を欠くようなデータ処理
システムのために、１つまたはそれ以上のそのような機
能、特に、単一システム・イメージを提供することにあ
る。
り書き直すことなく、ある機能を欠くようなデータ処理
システムのために、１つまたはそれ以上のそのような機
能、特に、単一システム・イメージを提供することにあ
る。
００課題を解決するための手段
上記目的は、所望の特性を欠く少くとも１つの第１の中
央処理装置（ｃＰＵ）を、該所望の特性を提供するオペ
レーティング・システムの下で動作する少くとも１つの
別の第２のＣＰＵと結合することによって達成される。
央処理装置（ｃＰＵ）を、該所望の特性を提供するオペ
レーティング・システムの下で動作する少くとも１つの
別の第２のＣＰＵと結合することによって達成される。
この第２のＣＰＵは、その第２のＣＰＵのオペレーティ
ング・システムが第１のＣＰＵの存在に気付くことなく
第１のＣＰＵのＩ１０コントローラとして動作するよう
に制御される。さらに、コマンド及びデータは、第２の
ＣＰｔＪのオペレーティング・システム・サービスを使
用するこヒなく第１及び第２のＣＰＵの間で転送される
。
ング・システムが第１のＣＰＵの存在に気付くことなく
第１のＣＰＵのＩ１０コントローラとして動作するよう
に制御される。さらに、コマンド及びデータは、第２の
ＣＰｔＪのオペレーティング・システム・サービスを使
用するこヒなく第１及び第２のＣＰＵの間で転送される
。
Ｅ、実施例
Ｅｌ、序論
本発明を実現するための好適な実施例は、フォールト・
トレラント・システムを有する。
トレラント・システムを有する。
フォールト・トレラント・システムは、典型的には、フ
ォールト・トレラント動作のためのボトム・アップから
設計されたものである。それにおいては、プロセッサ、
記憶、Ｉ１０装置及びオペレーティング・システムが特
別にフォールト・トレラント環境のために仕立てられて
いる。しかし、顧客ベースの広がりと、そのオペレーテ
ィング・システムの成熟度と、白眉ユーザー・プログラ
ムの数ヒ範囲は、インターナショナル・ビジネス・マシ
ーンズ・コーポレーションによって販売されているシス
テム３７０ （Ｓ／３７０）などのいくつかの製造メー
カーの際立って古いメインフレーム・システムはどには
大きくない。
ォールト・トレラント動作のためのボトム・アップから
設計されたものである。それにおいては、プロセッサ、
記憶、Ｉ１０装置及びオペレーティング・システムが特
別にフォールト・トレラント環境のために仕立てられて
いる。しかし、顧客ベースの広がりと、そのオペレーテ
ィング・システムの成熟度と、白眉ユーザー・プログラ
ムの数ヒ範囲は、インターナショナル・ビジネス・マシ
ーンズ・コーポレーションによって販売されているシス
テム３７０ （Ｓ／３７０）などのいくつかの製造メー
カーの際立って古いメインフレーム・システムはどには
大きくない。
今日のフォールト・トレラント・データ処理システムの
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で可用でない、またはメインフレーム・オペ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらの機能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及びＩ１０コントローラをホットプラグする（
電源オンによりカードを除去しまたは導入する〉能力や
、瞬間的にエラーを検出して故障を分離し、コンピュー
タ・ユーザに対する割り込みなしで故障素子のサービス
から電気的に除去する機能や、素子の故障から生じる動
的再構成またはシステムが連続的に動作している閏にシ
ステムに対して追加の装置を加えることがある。
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で可用でない、またはメインフレーム・オペ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらの機能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及びＩ１０コントローラをホットプラグする（
電源オンによりカードを除去しまたは導入する〉能力や
、瞬間的にエラーを検出して故障を分離し、コンピュー
タ・ユーザに対する割り込みなしで故障素子のサービス
から電気的に除去する機能や、素子の故障から生じる動
的再構成またはシステムが連続的に動作している閏にシ
ステムに対して追加の装置を加えることがある。
そのようなフォールト・トレラント・システムの１つの
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８ （Ｓ／８Ｂ）がある。本発明の好適な形態の統合部
分を形成するのが、このＩＢＭ Ｓ／８８の１つのモ
デル及びＩＢＭＳ／３７０の１つのモデルである。
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８ （Ｓ／８Ｂ）がある。本発明の好適な形態の統合部
分を形成するのが、このＩＢＭ Ｓ／８８の１つのモ
デル及びＩＢＭＳ／３７０の１つのモデルである。
上述の機能をＳ／３７０環境及びアーキテクチャに組み
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しカシ、ＶＭ、ＶＳＥ、ｌＸ３７０なとの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプログラマと、相当の
期間を要するというのが多数の者が考えるところである
。ＩＢＭ Ｓ／３７０またはＭＶＳなどの複雑なオペ
レーティング・システムが成熟するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である。また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが一旦成熟し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
などの新しい機能を導入するように変更することは’ｉ
！Ｆ易な努力ではない。
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しカシ、ＶＭ、ＶＳＥ、ｌＸ３７０なとの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプログラマと、相当の
期間を要するというのが多数の者が考えるところである
。ＩＢＭ Ｓ／３７０またはＭＶＳなどの複雑なオペ
レーティング・システムが成熟するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である。また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが一旦成熟し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
などの新しい機能を導入するように変更することは’ｉ
！Ｆ易な努力ではない。
成熟したオペレーティング・システムを新しいマシン・
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受は入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を岨み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ベースを決して形成すること
が出来ないかもしれず、はとんどの問題が解決される前
に多年のフィールドでの使用を経ることに耽ろう。
アーキテクチャに移植することの複雑性と費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心することになるが、これはユーザーの社
会によって容易に受は入れられないことがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を岨み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ベースを決して形成すること
が出来ないかもしれず、はとんどの問題が解決される前
に多年のフィールドでの使用を経ることに耽ろう。
従って、本発明は、オペレーティング・システムをあま
り書き厘すことなく、通常井フォールト・トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを意図している。好適な実施例では、Ｉ
ＢＭシステム７８８の１つのモデルが、ＩＢＭ Ｓ／
３７０の１つのモデルに接続される。
り書き厘すことなく、通常井フォールト・トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを意図している。好適な実施例では、Ｉ
ＢＭシステム７８８の１つのモデルが、ＩＢＭ Ｓ／
３７０の１つのモデルに接続される。
興なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８１などのある種の通信コードを使用するこ
とを通じての方法がある。通常、ネットワーク中の端点
コンピュータの間のデータ通信を達成するためには、そ
れらの端点がめいめい、交換されるべきデータに対する
サービスの一貫したセットを理解し適用することが必要
である。
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８１などのある種の通信コードを使用するこ
とを通じての方法がある。通常、ネットワーク中の端点
コンピュータの間のデータ通信を達成するためには、そ
れらの端点がめいめい、交換されるべきデータに対する
サービスの一貫したセットを理解し適用することが必要
である。
それらの設計上の複雑さを低減するために、はヒんどの
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。
層の数、各層の名称、及び各層の機能は、ネットワーク
によって異なる。しかし、あらゆるネットワークにおい
て、各層の目的は、上位のサービスに対してサービスを
提供し、以てそれら上位の層を、提供されるサービスが
実際に実現される様式の詳細情報から遮蔽することにあ
る。１つのマシン上の層ｎは、別のマシン上の層ｎと会
話をやつヒリする。この会話で使用される規則と会話は
、層ｎプロトコルとして集合的に知られている。異なる
マシン上の対応層を有するエンティティは、対等（ｐｅ
ｅｒ）プロセスと呼ばれ、そのプロトコルを使用して通
信すると言われるのがこの対等プロセスである。
によって異なる。しかし、あらゆるネットワークにおい
て、各層の目的は、上位のサービスに対してサービスを
提供し、以てそれら上位の層を、提供されるサービスが
実際に実現される様式の詳細情報から遮蔽することにあ
る。１つのマシン上の層ｎは、別のマシン上の層ｎと会
話をやつヒリする。この会話で使用される規則と会話は
、層ｎプロトコルとして集合的に知られている。異なる
マシン上の対応層を有するエンティティは、対等（ｐｅ
ｅｒ）プロセスと呼ばれ、そのプロトコルを使用して通
信すると言われるのがこの対等プロセスである。
実際上、１つのマシン上の層ｎかも別のマシンの層ｎに
直接転送されるデータはない（最下位または物理層の場
合は例外〉。すなわち、異なるまたは相違するシステム
上で動作するアプリケ−ジョン・プログラムの直接的結
合はあり得ない。
直接転送されるデータはない（最下位または物理層の場
合は例外〉。すなわち、異なるまたは相違するシステム
上で動作するアプリケ−ジョン・プログラムの直接的結
合はあり得ない。
そうではなくて、各層は、最下位層に達するまでデータ
及び制ｔｌｌ情報をその直ぐ下の層に渡すのである。最
下位層では、より上位の層によって使用される仮想通信
とは対照的に、別のマシンとの物理的通信が存在する。
及び制ｔｌｌ情報をその直ぐ下の層に渡すのである。最
下位層では、より上位の層によって使用される仮想通信
とは対照的に、別のマシンとの物理的通信が存在する。
これらのサービスのセットの定義は上述の複数の異なる
ネットワーク中に存在し、より最近は、異なるベンダか
らのシステムの相互接続を容易ならしめるためのプロト
コルの提供に興味が集まっている。これらのプロトコル
の開発の１つの構成として、１５Ｏの７層０９Ｉ（解放
システム相互接続〉モデルによって定義される枠組みが
ある。
ネットワーク中に存在し、より最近は、異なるベンダか
らのシステムの相互接続を容易ならしめるためのプロト
コルの提供に興味が集まっている。これらのプロトコル
の開発の１つの構成として、１５Ｏの７層０９Ｉ（解放
システム相互接続〉モデルによって定義される枠組みが
ある。
このモデルの各層は、その下の層からサービスを要求し
つつその上の層に対してネットワーク・サービスを与え
る役目を果たす。各層で与えられるサービスは、それら
をネットワーク中の各ステーションによって矛盾なく通
用することができるように良好に定義されている。これ
は、異なるベンダの装置の相互接続を可能ならしめると
いうことである。あるノード内の層から層へのサービス
の実現は、その実現構成に特有であり、あるステーショ
ン内で与えられたサービスに基づきベンダ差別化を可能
ならしめる。
つつその上の層に対してネットワーク・サービスを与え
る役目を果たす。各層で与えられるサービスは、それら
をネットワーク中の各ステーションによって矛盾なく通
用することができるように良好に定義されている。これ
は、異なるベンダの装置の相互接続を可能ならしめると
いうことである。あるノード内の層から層へのサービス
の実現は、その実現構成に特有であり、あるステーショ
ン内で与えられたサービスに基づきベンダ差別化を可能
ならしめる。
そのようなプロトコルの構造化されたセットを実現する
全体の目的は、データの端点から端点への転送を実現す
ることにある、ということに留意することは！！要であ
る。Ｏ３Ｉモデル内の主な区分けは、ユーザー・ノード
が、ソース側アプリケーション・プログラムから受信側
アプリケーション・プログラムへのデータの引き渡しに
関与していると考えてみるならよりよく理解されよう。
全体の目的は、データの端点から端点への転送を実現す
ることにある、ということに留意することは！！要であ
る。Ｏ３Ｉモデル内の主な区分けは、ユーザー・ノード
が、ソース側アプリケーション・プログラムから受信側
アプリケーション・プログラムへのデータの引き渡しに
関与していると考えてみるならよりよく理解されよう。
このデータを引ｆ！渡すために、ＯＳＩプロトコルは、
各レベルのデータに働きかけ、ネットワークに対してフ
レームを供給する。それらのフレームは次に、ビットの
セットとして物理媒体に与えられ、それはその物理媒体
を通じて伝送される。それらは次に、受取りステーショ
ン側のアプリケーション・プログラムにデータを提供す
るために、逆の手続を受ける。
各レベルのデータに働きかけ、ネットワークに対してフ
レームを供給する。それらのフレームは次に、ビットの
セットとして物理媒体に与えられ、それはその物理媒体
を通じて伝送される。それらは次に、受取りステーショ
ン側のアプリケーション・プログラムにデータを提供す
るために、逆の手続を受ける。
興なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８工などのある種の通信コードを使用するこ
とを通じての方法がある。第３図は、ローカル・エリア
・ネットワーク（ＬＡＮ）による２つのコンピュータ・
システムの標準的な相互接続を示すものである。特に、
ＩＢＭ システム７８８アーキテクチヤに接続された
ＩＢＭ Ｓ／３７０アーキテクチヤが示されている。
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８工などのある種の通信コードを使用するこ
とを通じての方法がある。第３図は、ローカル・エリア
・ネットワーク（ＬＡＮ）による２つのコンピュータ・
システムの標準的な相互接続を示すものである。特に、
ＩＢＭ システム７８８アーキテクチヤに接続された
ＩＢＭ Ｓ／３７０アーキテクチヤが示されている。
ここで、めいめいの場合、アプリケーション・プログラ
ムが、プロセッサを制御しＩ１０チャネルまたはバスに
アクセスするために、オペレーティング・システムとの
インターフェースを通じて動作することが見て取れよう
。各アーキテクチャ装置は、データを交換するための通
信コントローラをもっている。通信するためには、デー
タが対応するアプリケーション・プログラムの間で交換
されることを可能ならしめるように多層プロトコルを利
用しなくてはならない。
ムが、プロセッサを制御しＩ１０チャネルまたはバスに
アクセスするために、オペレーティング・システムとの
インターフェースを通じて動作することが見て取れよう
。各アーキテクチャ装置は、データを交換するための通
信コントローラをもっている。通信するためには、デー
タが対応するアプリケーション・プログラムの間で交換
されることを可能ならしめるように多層プロトコルを利
用しなくてはならない。
データを交換するための別の方法として、コプロセッサ
がシステム・バス上にあってシステム・バスを調停し、
そのＩｌｏをホスト・プロセッサとして使用するような
、コプロセッサによる方法がある。このコプロセッサに
よる方法の欠点は、同種でない（＠違する）ホストＩ／
Ｏをサポートするために必要なコードの書き直しの量で
ある。別の欠点として、コプロセッサとホスト・オペレ
ーティング・システムの間で切り換えを行うためにユー
ザーが買方のシステム・アーキテクチャに慣れ親しまな
くてはならず、すなわちユーザー・フレンドリでない環
境である、ということがある。
がシステム・バス上にあってシステム・バスを調停し、
そのＩｌｏをホスト・プロセッサとして使用するような
、コプロセッサによる方法がある。このコプロセッサに
よる方法の欠点は、同種でない（＠違する）ホストＩ／
Ｏをサポートするために必要なコードの書き直しの量で
ある。別の欠点として、コプロセッサとホスト・オペレ
ーティング・システムの間で切り換えを行うためにユー
ザーが買方のシステム・アーキテクチャに慣れ親しまな
くてはならず、すなわちユーザー・フレンドリでない環
境である、ということがある。
従来技術のフォールト・トレラント・コンピュータ・シ
ステムは、処理装置と、ランダム・アクセス・メモリ装
置と、周辺制御装置と、幾つかのモジュール単位間のす
べての情報転送を与える単一バス構造を含むプロセッサ
・モジュールを有する。各プロセッサ・モジュール内の
システム・パス構造は、重複相手（ｄｕｐｌｉｃａｔｅ
ｐａｒｔｎｅｒ）パスを有し、プロセッサ・モジュー
ル内の各機能ユニットもまた重複相手ユニットをもつ。
ステムは、処理装置と、ランダム・アクセス・メモリ装
置と、周辺制御装置と、幾つかのモジュール単位間のす
べての情報転送を与える単一バス構造を含むプロセッサ
・モジュールを有する。各プロセッサ・モジュール内の
システム・パス構造は、重複相手（ｄｕｐｌｉｃａｔｅ
ｐａｒｔｎｅｒ）パスを有し、プロセッサ・モジュー
ル内の各機能ユニットもまた重複相手ユニットをもつ。
このバス構造は、モジュールのユニットに対する動作電
力と、主クロックからのシステム・タイミング信号を与
える。
力と、主クロックからのシステム・タイミング信号を与
える。
第２図は、機能ブロック図の形式でプロセッサ・モジュ
ールのプロセッサ・ユニットの構造を示すものである。
ールのプロセッサ・ユニットの構造を示すものである。
共通の交換カード上に取り付けられ同期して同一の動作
を実行する対になった同一のプロセッサを使用すること
によって、処理エラーを検出するための比較を行うこと
ができる。
を実行する対になった同一のプロセッサを使用すること
によって、処理エラーを検出するための比較を行うこと
ができる。
各カードは通常、同一の構造の、相手となる冗長ユニッ
トをもつ。
トをもつ。
このコンピュータ・システムは、全体のプロセッサ・モ
ジュール内の各機能ユニットのレベルで故障検出を行う
。エラー検出器は、各ユニット内のハードウェア動作を
監視し、ユニット間の情報転送をチエツクする。エラー
の検出によって、プロセッサ・モジュールがそのエラー
を引き起こしたユニットを分離し、そのユニットが別の
ユニットに情報を伝送するのを禁止し、モジュールは、
その故障ユニットの相手側のユニットを使用することに
よって動作を継続する。
ジュール内の各機能ユニットのレベルで故障検出を行う
。エラー検出器は、各ユニット内のハードウェア動作を
監視し、ユニット間の情報転送をチエツクする。エラー
の検出によって、プロセッサ・モジュールがそのエラー
を引き起こしたユニットを分離し、そのユニットが別の
ユニットに情報を伝送するのを禁止し、モジュールは、
その故障ユニットの相手側のユニットを使用することに
よって動作を継続する。
どれかのユニットで故障が検出されると、そのユニット
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状態（ｏｆｆ−１ｉ
ｎｅ）に置かれる。この今や切りはなされたユニットの
相手は動作を継続し、以てモジュール全体が動作−を継
続するのを可能ならしめる。ユーザーは、その切りはな
されたユニットにサービスする保守要求の表示を除けば
、そのような故障検出及び切り放し状況への転移に気付
くことはめったにない。このカード配置は、除去及び交
換を容易ならしめる。
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状態（ｏｆｆ−１ｉ
ｎｅ）に置かれる。この今や切りはなされたユニットの
相手は動作を継続し、以てモジュール全体が動作−を継
続するのを可能ならしめる。ユーザーは、その切りはな
されたユニットにサービスする保守要求の表示を除けば
、そのような故障検出及び切り放し状況への転移に気付
くことはめったにない。このカード配置は、除去及び交
換を容易ならしめる。
メモリ・ユニットにはまた、システム・パスをチエツク
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストし、そのパス構造上のデータ
信号をテストするパリティ・チエッカをもつ。どのパス
が故障であるかを決定すると、メモリ・ユニットは、モ
ジュールの他のユニットに、非故障パスにのみ従うよう
に通知する。プロセッサ・モジュールの電源ユニットは
、２つのｔ孫を使用し、そのめいめいが、組となった対
のユニットのうちの１つのユニットに対してのみ電力を
与える。そして、障害供給電圧が検出されると、それに
よって影響を受けるユニットからバス構造に至るすべて
の出力線がアース電位にクランプされ、以て電力の障害
がバス構造に対する障害情報の伝送を引き起こすのを防
止する。
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストし、そのパス構造上のデータ
信号をテストするパリティ・チエッカをもつ。どのパス
が故障であるかを決定すると、メモリ・ユニットは、モ
ジュールの他のユニットに、非故障パスにのみ従うよう
に通知する。プロセッサ・モジュールの電源ユニットは
、２つのｔ孫を使用し、そのめいめいが、組となった対
のユニットのうちの１つのユニットに対してのみ電力を
与える。そして、障害供給電圧が検出されると、それに
よって影響を受けるユニットからバス構造に至るすべて
の出力線がアース電位にクランプされ、以て電力の障害
がバス構造に対する障害情報の伝送を引き起こすのを防
止する。
第１図は、機能ブロック図の形式で、データの直接交換
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセツサと対５７８８プロセツ
サの相互接続を示す図である。従来技術のＳ／８８構造
（第４図）に対する類似性は意図的なものであるが、本
発明の好適な実施例を確立するのは、ハードウェアとソ
フトウェアの両方の手段による独特の相互！！絖である
。このとき、Ｓ／３７０プロセツサが、Ｓ／８８タイプ
比較論理以外に記憶制御論理及びパス・インターフェー
スにも接続されていることが見て取れよう。後述するが
、その比較論理は、Ｓ／８８プロセツサの比較論理と同
様に機能する。さらに、Ｓ／３７０プロセツサはシステ
ム・パスを介して対応する５７８８プロセツサに直接接
続されている。Ｓ／８Ｂプロセツサの場合と同様に、５
７３７０プロセツサは対に接続され、その対は、フィー
ルド交換可能で、ホットプラグ可能な回路カード上に取
り付けられるように意図されている。いくつかのドライ
バの相互接続の詳細は、後で詳細に説明する。
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセツサと対５７８８プロセツ
サの相互接続を示す図である。従来技術のＳ／８８構造
（第４図）に対する類似性は意図的なものであるが、本
発明の好適な実施例を確立するのは、ハードウェアとソ
フトウェアの両方の手段による独特の相互！！絖である
。このとき、Ｓ／３７０プロセツサが、Ｓ／８８タイプ
比較論理以外に記憶制御論理及びパス・インターフェー
スにも接続されていることが見て取れよう。後述するが
、その比較論理は、Ｓ／８８プロセツサの比較論理と同
様に機能する。さらに、Ｓ／３７０プロセツサはシステ
ム・パスを介して対応する５７８８プロセツサに直接接
続されている。Ｓ／８Ｂプロセツサの場合と同様に、５
７３７０プロセツサは対に接続され、その対は、フィー
ルド交換可能で、ホットプラグ可能な回路カード上に取
り付けられるように意図されている。いくつかのドライ
バの相互接続の詳細は、後で詳細に説明する。
この好適な実施例は、Ｓ／３７０オペレーテイング・シ
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセツサを相互接続する
。これらは、対応するＳ／８８プロセツサ、Ｉ１０装置
及び主記憶に！Ｉ絖され、それらはすべて、Ｓ／８８オ
ベレーティング・システムの制御の下で同一のＳ／８８
命令を同時に実行する。また、後述するが、５７８８プ
ロセツサが結合されていない間にＳ／３７０プロセツサ
からのＳ／３７０ Ｉ１０コマンド及びデータを５７
８８プロセツサに渡し、Ｓ／８８プロセツサがＩ１０装
置及び主記憶に再結合されたときに後で５７８８プロセ
ツサによって処理するためにＳ／８８によって使用可能
な形式にそのコマンド及びデータを変換するために、５
７８８プロセツサをそのＩ１０装置及び記憶から非同期
的に切り放すための手段も含まれている。
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセツサを相互接続する
。これらは、対応するＳ／８８プロセツサ、Ｉ１０装置
及び主記憶に！Ｉ絖され、それらはすべて、Ｓ／８８オ
ベレーティング・システムの制御の下で同一のＳ／８８
命令を同時に実行する。また、後述するが、５７８８プ
ロセツサが結合されていない間にＳ／３７０プロセツサ
からのＳ／３７０ Ｉ１０コマンド及びデータを５７
８８プロセツサに渡し、Ｓ／８８プロセツサがＩ１０装
置及び主記憶に再結合されたときに後で５７８８プロセ
ツサによって処理するためにＳ／８８によって使用可能
な形式にそのコマンド及びデータを変換するために、５
７８８プロセツサをそのＩ１０装置及び記憶から非同期
的に切り放すための手段も含まれている。
Ｅ２．フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラント機能は、１つ
のＳ／３７０オペレーテイング・システムの制御の下で
同一のＳ／３７０命令を同時に実行する第１の対として
Ｓ／３７０プロセツサなどの通常非フォールト・トレラ
ントであるプロセッサを結合することによって好適な実
施例で達成される。また、一方または何方のプロセッサ
中のエラーを瞬間的に検出するために、一方のプロセッ
サ中のさまざまな信号の状態を他方のプロセッサ中のそ
れらと比較するための手段も設けられている。
ールト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラント機能は、１つ
のＳ／３７０オペレーテイング・システムの制御の下で
同一のＳ／３７０命令を同時に実行する第１の対として
Ｓ／３７０プロセツサなどの通常非フォールト・トレラ
ントであるプロセッサを結合することによって好適な実
施例で達成される。また、一方または何方のプロセッサ
中のエラーを瞬間的に検出するために、一方のプロセッ
サ中のさまざまな信号の状態を他方のプロセッサ中のそ
れらと比較するための手段も設けられている。
さらに、第１の対と同時に同一のＳ／３７０命令を実行
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセツサが設け
られている。各Ｓ／３７０プロセツサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８８ Ｉ１０装置
と、Ｓ／８８主記憶をもつ５７８８データ処理システム
などのフォールト・トレラント・システムの個別のＳ／
８８プロセツサに結合されている。各Ｓ／８８プロセツ
サは、それをＩ１０装置及び主記憶に結合するためのハ
ードウェアを接続されてなる。
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセツサが設け
られている。各Ｓ／３７０プロセツサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８８ Ｉ１０装置
と、Ｓ／８８主記憶をもつ５７８８データ処理システム
などのフォールト・トレラント・システムの個別のＳ／
８８プロセツサに結合されている。各Ｓ／８８プロセツ
サは、それをＩ１０装置及び主記憶に結合するためのハ
ードウェアを接続されてなる。
個別のＳ／３７０及びＳ／８８プロセツサはそれぞれ、
バス制御ユニットを含む手段によってそのプロセッサ・
バスを互いに接続されてなる。各パス制御ユニットは、
個別の５７８８プロセツサをそれの関連ハードウェアか
ら非同期的に切り放し、＜１）Ｓ／３７０プロセツサか
らのＳ／３７０コマンド及びデータをＳ／８８プロセツ
サに転送しく２）そのＳ／３７０コマンド及びデータを
、Ｓ／８８プロセツサによって実行可能なコマンド及び
使用可能なデータに変換するためにＳ／８８プロセツサ
をパス制御ユニットに結合するために、個々のＳ／８８
プロセツサ上で走るアプリケーション・プログラムと対
話する手段を含む。
バス制御ユニットを含む手段によってそのプロセッサ・
バスを互いに接続されてなる。各パス制御ユニットは、
個別の５７８８プロセツサをそれの関連ハードウェアか
ら非同期的に切り放し、＜１）Ｓ／３７０プロセツサか
らのＳ／３７０コマンド及びデータをＳ／８８プロセツ
サに転送しく２）そのＳ／３７０コマンド及びデータを
、Ｓ／８８プロセツサによって実行可能なコマンド及び
使用可能なデータに変換するためにＳ／８８プロセツサ
をパス制御ユニットに結合するために、個々のＳ／８８
プロセツサ上で走るアプリケーション・プログラムと対
話する手段を含む。
５７８８データ処理システムはその後、Ｓ／８８オペレ
ーテイング・システムの制御の下でそのコマンド及びデ
ータを処理する。５７８８データ処理システムはまた、
Ｓ／３７０プロセツサ対のどちらか１つ、または個々の
Ｓ／８８プロセッサ結合対におけるエラー信号に応答し
、その結合対をサービスから除去して他方のＳ／３７０
及びＳ／８８対によってフォールト・トレラント動作の
継続を可能ならしめる。この構成により、Ｓ／３７０プ
ログラムは、（Ｉ１０１００ためのＳ／８８システムの
援助により）、Ｓ／３７０及びＳ／８８オペレーテイン
グ・システムにあまり変更を加えることなくＳ／８８の
有利な機能を以てフォールト・トレラント（ＦＴ）環境
でＳ／３７０プロセツサによって実行される。
ーテイング・システムの制御の下でそのコマンド及びデ
ータを処理する。５７８８データ処理システムはまた、
Ｓ／３７０プロセツサ対のどちらか１つ、または個々の
Ｓ／８８プロセッサ結合対におけるエラー信号に応答し
、その結合対をサービスから除去して他方のＳ／３７０
及びＳ／８８対によってフォールト・トレラント動作の
継続を可能ならしめる。この構成により、Ｓ／３７０プ
ログラムは、（Ｉ１０１００ためのＳ／８８システムの
援助により）、Ｓ／３７０及びＳ／８８オペレーテイン
グ・システムにあまり変更を加えることなくＳ／８８の
有利な機能を以てフォールト・トレラント（ＦＴ）環境
でＳ／３７０プロセツサによって実行される。
さらに、５７８８プロセツサの記憶管理は、Ｓ／８８主
記憶中の専用領域を、５７８８オペレーテイング・シス
テムの知識なく重複化された５７３７０プロセツサ対及
びそのオペレーティング・システムに割当てるように制
御される。その重複化されたＳ／３７０プロセツサ対の
プロセッサは、Ｓ／３７０命令及びデータをその専用記
憶領域からフェッチし記憶するために、記憶管理装置及
び５７８８パス・インターフェースを介してＳ／８８の
共通バス構造に個別に結合される。
記憶中の専用領域を、５７８８オペレーテイング・シス
テムの知識なく重複化された５７３７０プロセツサ対及
びそのオペレーティング・システムに割当てるように制
御される。その重複化されたＳ／３７０プロセツサ対の
プロセッサは、Ｓ／３７０命令及びデータをその専用記
憶領域からフェッチし記憶するために、記憶管理装置及
び５７８８パス・インターフェースを介してＳ／８８の
共通バス構造に個別に結合される。
この好適な実施例は、Ｓ／３７０オペレーテイング・シ
ステムまたはＳ／３７０アプリケーシヨンを書き直すこ
となくＳ／３７０ハードウエア中でフォールト・トレラ
ンスを実現するための方法と手段を提供する。そして、
フォールト・トレランスをサポートするようにプロセッ
サをカスタム設計することなく、完全なＳ／３７０
ＣＰＵハードウェア冗長性及び同期が与えられる。５７
３７０オペレーテイング・システム及びフォールト・ト
レラント・オペレーティング・システム（どちらも仮想
メモリ・システムである）は、どちらのオペレーティン
グ・システムをもあまり書き直す必要なく同時に走る。
ステムまたはＳ／３７０アプリケーシヨンを書き直すこ
となくＳ／３７０ハードウエア中でフォールト・トレラ
ンスを実現するための方法と手段を提供する。そして、
フォールト・トレランスをサポートするようにプロセッ
サをカスタム設計することなく、完全なＳ／３７０
ＣＰＵハードウェア冗長性及び同期が与えられる。５７
３７０オペレーテイング・システム及びフォールト・ト
レラント・オペレーティング・システム（どちらも仮想
メモリ・システムである）は、どちらのオペレーティン
グ・システムをもあまり書き直す必要なく同時に走る。
この好適な実施例においては、対等プロセッサ対の間に
はハードウェア／マイクロコード・インターフェースが
与えられ、各プロセッサは異なるオペレーティング・シ
ステムを実行する。一方のプロセッサは、１８Ｍオペレ
ーティング・システム（例えばＶＭ、ＶＳＥ、ｌＸ３７
０など）を実行する、マイクロコード制御されるＩＢＭ
Ｓ／３７０エンジンであり、好適な実施例の第２の
プロセッサは、Ｓ／８８ ■○Ｓ（仮想オペレーティン
グ・システム）を実行する、ハードウェア・フォールト
・トレラント環境を制御することのできるオペレーティ
ング・システム（例えばＩＢＭシステム／８８）を実行
するハードウェア・フォールト・トレラント・エンジン
である。
はハードウェア／マイクロコード・インターフェースが
与えられ、各プロセッサは異なるオペレーティング・シ
ステムを実行する。一方のプロセッサは、１８Ｍオペレ
ーティング・システム（例えばＶＭ、ＶＳＥ、ｌＸ３７
０など）を実行する、マイクロコード制御されるＩＢＭ
Ｓ／３７０エンジンであり、好適な実施例の第２の
プロセッサは、Ｓ／８８ ■○Ｓ（仮想オペレーティン
グ・システム）を実行する、ハードウェア・フォールト
・トレラント環境を制御することのできるオペレーティ
ング・システム（例えばＩＢＭシステム／８８）を実行
するハードウェア・フォールト・トレラント・エンジン
である。
プロセッサ対の間のハードウェア／マイクロコード・イ
ンターフェースは、その２つのプベレーテイング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資ｉａ（メモリ、システム
・バク、ディスクＩ１０、テープ、通信Ｉ１０端末、Ｗ
孫及び筐体）は、各オペレーティング・システムがその
システム機能の部分を処理する間に互いに独立に作用す
る。尚、メモリという用語と記憶という用語は、ここで
は同じように使用される。ＦＴプロセッサとオペレーテ
ィング・システムは、エラー検出／分離及び回復と、動
的再構成と、工１０動作を管理する。非フォールト・ト
レラント（ＮＦＴ）プロセッサは、ＦＴプロセッサを意
識することなく本来の命令を実行する。ＦＴプロセッサ
は、ＮＦＴプロセッサには、多１１Ｉ／Ｏチャネルのよ
うに見える。
ンターフェースは、その２つのプベレーテイング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資ｉａ（メモリ、システム
・バク、ディスクＩ１０、テープ、通信Ｉ１０端末、Ｗ
孫及び筐体）は、各オペレーティング・システムがその
システム機能の部分を処理する間に互いに独立に作用す
る。尚、メモリという用語と記憶という用語は、ここで
は同じように使用される。ＦＴプロセッサとオペレーテ
ィング・システムは、エラー検出／分離及び回復と、動
的再構成と、工１０動作を管理する。非フォールト・ト
レラント（ＮＦＴ）プロセッサは、ＦＴプロセッサを意
識することなく本来の命令を実行する。ＦＴプロセッサ
は、ＮＦＴプロセッサには、多１１Ｉ／Ｏチャネルのよ
うに見える。
ハードウェア／マイクロコード・インターフェースは、
両方の仮想メモリ・プロセッサが共通のフォールト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、ＦＴプロセッサのメモリ割り振り
テーブルからの連続的な記憶ブロックが割当てられる。
両方の仮想メモリ・プロセッサが共通のフォールト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、ＦＴプロセッサのメモリ割り振り
テーブルからの連続的な記憶ブロックが割当てられる。
ＮＦＴプロセッサの動的アドレス変換機能は、ＦＴプロ
セッサによって割り振られた記憶のブロックを制御する
。、ＮＦＴプロセッサは、オフセット・レジスタの使用
を通じて、そのメモリがアドレス・ゼロでスタートする
ことを認識する。そして、ＮＦＴプロセッサをその記憶
境界に維持するために限界チエツクが実行される。ＦＴ
プロセッサは、ＮＦ前記憶及びＮＦＴアドレス空間の内
及び外のデータのＤＭＡ Ｉ１０ブロックにアクセス
することができるが、ＮＦＴプロセッサは、その割当て
られたアドレス空間の外の記憶にアクセスすることは禁
止されている。ＮＦ前記憶サイズは、構成テーブルを変
更することによって変えることができる。
セッサによって割り振られた記憶のブロックを制御する
。、ＮＦＴプロセッサは、オフセット・レジスタの使用
を通じて、そのメモリがアドレス・ゼロでスタートする
ことを認識する。そして、ＮＦＴプロセッサをその記憶
境界に維持するために限界チエツクが実行される。ＦＴ
プロセッサは、ＮＦ前記憶及びＮＦＴアドレス空間の内
及び外のデータのＤＭＡ Ｉ１０ブロックにアクセス
することができるが、ＮＦＴプロセッサは、その割当て
られたアドレス空間の外の記憶にアクセスすることは禁
止されている。ＮＦ前記憶サイズは、構成テーブルを変
更することによって変えることができる。
Ｅ３゜別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと既存のプロセッサ及びオペ
レーティング・システムに新しい装置を追加するには、
−膜内に、パスまたはチャネルを介してハードウェアを
取り付け、オペレーティング・システムのために新しい
デバイス・ドライバ・ソフトウェアを書くことが必要で
ある。本発明の改善された「切り放し」機能は、一方の
プロセッサをパスまたはチャネルに接続することなく、
またパスの占：＃ｒ＋！を巡って調停することなく、２
つの興なるプロセッサが互いに通信することが可能とな
る１、それらのプロセッサは、オペレーティング・シス
テムをあまり変更することなく、デバイス・ドライバを
追加する必要なく、通信する。本発明の機能は、２つの
相違するプロセッサが組み合わされた時、たとえめいめ
いのプロセッサが自分本来のオペレーティング・システ
ムを実行していても、ユーザーには単一のシステムのイ
メージを与える。
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと既存のプロセッサ及びオペ
レーティング・システムに新しい装置を追加するには、
−膜内に、パスまたはチャネルを介してハードウェアを
取り付け、オペレーティング・システムのために新しい
デバイス・ドライバ・ソフトウェアを書くことが必要で
ある。本発明の改善された「切り放し」機能は、一方の
プロセッサをパスまたはチャネルに接続することなく、
またパスの占：＃ｒ＋！を巡って調停することなく、２
つの興なるプロセッサが互いに通信することが可能とな
る１、それらのプロセッサは、オペレーティング・シス
テムをあまり変更することなく、デバイス・ドライバを
追加する必要なく、通信する。本発明の機能は、２つの
相違するプロセッサが組み合わされた時、たとえめいめ
いのプロセッサが自分本来のオペレーティング・システ
ムを実行していても、ユーザーには単一のシステムのイ
メージを与える。
この機能は、より最近になって開発されたオベレーティ
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能は
、２つのシステム（ハードウェア及びソフトウェア）を
結合して新しい第３のシステムを形式する。この分野の
当業者には、この好適な実施例がＳ／８８システムに結
合されたＳ／３７０システムを示しているけれども、任
意の２つの異なるシステムを結合することができること
を理解するであろう。この概念の設計基準は、信頼性を
維持するために成熟したオペレーティング・システムに
はほとんどあるいは全く変更を加えないこと、及びコー
ドの開発期間のためより最近になって開発されたオペレ
ーティング・システムに対するインパクトが最初である
ことである。
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能は
、２つのシステム（ハードウェア及びソフトウェア）を
結合して新しい第３のシステムを形式する。この分野の
当業者には、この好適な実施例がＳ／８８システムに結
合されたＳ／３７０システムを示しているけれども、任
意の２つの異なるシステムを結合することができること
を理解するであろう。この概念の設計基準は、信頼性を
維持するために成熟したオペレーティング・システムに
はほとんどあるいは全く変更を加えないこと、及びコー
ドの開発期間のためより最近になって開発されたオペレ
ーティング・システムに対するインパクトが最初である
ことである。
この機能は、２つの相違するオペレーティング・システ
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
（ＤＭＡＣ）として！Ｉ＃１するシステムの間の結合論
理を必要とする。この機能の主要な目的は、フォールト
・トレラント・プロセッサ（例えば好適な実施例では５
７８８）中で走りフォールト・トレラント・オペレーテ
ィング・システム上にあるアプリケーション・プログラ
ムに、異種プロセッサ（例えば好適な実施例ではＳ／３
７０）及びそのオペレーティング・システムからデータ
及びコマンドを獲得する方法を与えることにある。侵入
（すなわち、監視プログラム対ユーザー状態、メモリ・
マツプ・チェツキングなど）を防止するために、どのプ
ロセッサにもハードウェアとソフトウェアの両方の防止
機構が存在する。典型的には、オペレーティング・シス
テムは、割り込み、ＤＭＡチャネル、Ｉ１０！！！及び
コントローラなどのすべてのシステム資源を制御する傾
向がある。それゆえ、異なる２つのアーキテクチャを結
合し、この機能を徹底的に設計してしまうことなくこれ
らのマシンの間でコマンド及びデータを転送することを
、多くの人々は、膨大な作業であり、現実的でないと考
えている。
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
（ＤＭＡＣ）として！Ｉ＃１するシステムの間の結合論
理を必要とする。この機能の主要な目的は、フォールト
・トレラント・プロセッサ（例えば好適な実施例では５
７８８）中で走りフォールト・トレラント・オペレーテ
ィング・システム上にあるアプリケーション・プログラ
ムに、異種プロセッサ（例えば好適な実施例ではＳ／３
７０）及びそのオペレーティング・システムからデータ
及びコマンドを獲得する方法を与えることにある。侵入
（すなわち、監視プログラム対ユーザー状態、メモリ・
マツプ・チェツキングなど）を防止するために、どのプ
ロセッサにもハードウェアとソフトウェアの両方の防止
機構が存在する。典型的には、オペレーティング・シス
テムは、割り込み、ＤＭＡチャネル、Ｉ１０！！！及び
コントローラなどのすべてのシステム資源を制御する傾
向がある。それゆえ、異なる２つのアーキテクチャを結
合し、この機能を徹底的に設計してしまうことなくこれ
らのマシンの間でコマンド及びデータを転送することを
、多くの人々は、膨大な作業であり、現実的でないと考
えている。
第２図は、この好適な実施例の環境でＳ／８８プロセツ
サに結合されたＳ／３７０プロセツサを図式的に示して
いる。第１図に示すＳ／３７０プロセツサと対照的に、
メモリは５７８８パス・インターフェース論理によって
置き換えられ、Ｓ／３７０チヤネル・プロセッサは、パ
ス・アダプタ及びパス制御ユニットによって置き換えら
れている。注目すべきであるのは、２重の破線で示すＳ
／３７０パス制御ユニツトとＳ／８８プロセツサの間の
相互接続である。
サに結合されたＳ／３７０プロセツサを図式的に示して
いる。第１図に示すＳ／３７０プロセツサと対照的に、
メモリは５７８８パス・インターフェース論理によって
置き換えられ、Ｓ／３７０チヤネル・プロセッサは、パ
ス・アダプタ及びパス制御ユニットによって置き換えら
れている。注目すべきであるのは、２重の破線で示すＳ
／３７０パス制御ユニツトとＳ／８８プロセツサの間の
相互接続である。
この特徴は、プロセッサ結合論理を、大抵の装置が接続
されるシステム・パスまたはチャネルではなく、５７８
８フオールト・トレラント・プロセッサの仮想アドレス
・パス、データ・パス、制御パス及び割り込みパス構造
に！Ｉ！絖することにある。有効アドレスがフォールト
・トレラント・プロセッサの仮想アドレス・パス上にあ
ることを示すストローブ線は、アドレス信号が活動化さ
れた後の数ナノ秒活動化される。パス・アダプタ及びパ
ス制御ユニットをもつ結合論理は、ストローブ信号があ
られれる前にＳ／８８アプリケーシヨン・プログラムに
よって、予め選択されたアドレス範囲が提供されている
かどうかを決定する。もしこのアドレス範囲が検出され
たなら、アドレス・ストローブ信号は、フォールト・ト
レラント・プロセッサ・ハードウェアへ行くことをブロ
ックされる。この信号がブロックされることは、フォー
ルト・トレラント・ハードウェア及びオペレーティング
・システムが、マシン・サイクルが生じたことを知るの
を防止する。このハードウェア中のフォールト・トレラ
ント・チエツク論理は、このサイクルの間に分離され、
この期間に起こったいかなる活動をも完全に見逃すこと
になる。そして、そのプロセッサ・パス上のすべてのキ
ャッシュ、仮想アドレス・マツピング論理及び浮動小数
点プロセッサは、マシン・サイクルが発生したことを認
識しないことになる。すなわち、すべてのＳ／８８シス
テム機能は「凍結」され、Ｓ７８８プロセツサによるア
ドレス・ストローブ信号の確認を待つ。
されるシステム・パスまたはチャネルではなく、５７８
８フオールト・トレラント・プロセッサの仮想アドレス
・パス、データ・パス、制御パス及び割り込みパス構造
に！Ｉ！絖することにある。有効アドレスがフォールト
・トレラント・プロセッサの仮想アドレス・パス上にあ
ることを示すストローブ線は、アドレス信号が活動化さ
れた後の数ナノ秒活動化される。パス・アダプタ及びパ
ス制御ユニットをもつ結合論理は、ストローブ信号があ
られれる前にＳ／８８アプリケーシヨン・プログラムに
よって、予め選択されたアドレス範囲が提供されている
かどうかを決定する。もしこのアドレス範囲が検出され
たなら、アドレス・ストローブ信号は、フォールト・ト
レラント・プロセッサ・ハードウェアへ行くことをブロ
ックされる。この信号がブロックされることは、フォー
ルト・トレラント・ハードウェア及びオペレーティング
・システムが、マシン・サイクルが生じたことを知るの
を防止する。このハードウェア中のフォールト・トレラ
ント・チエツク論理は、このサイクルの間に分離され、
この期間に起こったいかなる活動をも完全に見逃すこと
になる。そして、そのプロセッサ・パス上のすべてのキ
ャッシュ、仮想アドレス・マツピング論理及び浮動小数
点プロセッサは、マシン・サイクルが発生したことを認
識しないことになる。すなわち、すべてのＳ／８８シス
テム機能は「凍結」され、Ｓ７８８プロセツサによるア
ドレス・ストローブ信号の確認を待つ。
フォールト・トレラント・プロセッサ論理からブロック
されたアドレス・ストローブ信号は、結合論理に送られ
る。これによりＳ／８８フオールト・トレラント・プロ
セッサに、フォールト・トレラント特殊アプリケーショ
ン・プログラムとそれに接続されたＳ／３７０プロセツ
サの間のインターフェースである結合論理に対する完全
な制御が与えられる。アドレス・ストローブ信号と仮想
アドレスは、結合論理の要素である論理記憶、レジスタ
及びＤＭＡＣを選択するために使用される。第Ｓ図は、
適切なレベルにあり適切なアドレスに対応していると決
定される。Ｓ／３７０パス制御論理からの割り込みの検
出の結果を図式的に示すものである。それゆえ、その最
も広い側面においては、切り放し機構は、その関連ハー
ドウェアからプロセッサを切断し、データをそのエンテ
ィティとともに有効に転送するためにプロセッサを異種
エンティティに接続する。
されたアドレス・ストローブ信号は、結合論理に送られ
る。これによりＳ／８８フオールト・トレラント・プロ
セッサに、フォールト・トレラント特殊アプリケーショ
ン・プログラムとそれに接続されたＳ／３７０プロセツ
サの間のインターフェースである結合論理に対する完全
な制御が与えられる。アドレス・ストローブ信号と仮想
アドレスは、結合論理の要素である論理記憶、レジスタ
及びＤＭＡＣを選択するために使用される。第Ｓ図は、
適切なレベルにあり適切なアドレスに対応していると決
定される。Ｓ／３７０パス制御論理からの割り込みの検
出の結果を図式的に示すものである。それゆえ、その最
も広い側面においては、切り放し機構は、その関連ハー
ドウェアからプロセッサを切断し、データをそのエンテ
ィティとともに有効に転送するためにプロセッサを異種
エンティティに接続する。
結合論理は、入来Ｓ／３７０コマンドをキューし、Ｓ／
３７０との間で行来するデータを記憶するために使用さ
れる局所記憶をもつ。データ及びコマンドは、結合論理
中の多ｌＤＭＡチャネルによって局所記憶へと移動され
る。フォールト・トレラント・アプリケーション・プロ
グラムは、ＤＭＡＣを初期化してＤＭＡＣからの割り込
みにサービスし、ＤＭＡＣは、コマンドが到来した時ま
たはデータのブロックが送信あるいは受信された時、ア
プリケーション・プログラムに通知する働きを行う。動
作を完了するためには、結合論理は、フォールト・トレ
ラント・プロセッサの両側が同期状態にあることを保証
するために、プロセッサのクロック端の前に、データ・
ストローブ承認線に信号を返さなくてはならない。
３７０との間で行来するデータを記憶するために使用さ
れる局所記憶をもつ。データ及びコマンドは、結合論理
中の多ｌＤＭＡチャネルによって局所記憶へと移動され
る。フォールト・トレラント・アプリケーション・プロ
グラムは、ＤＭＡＣを初期化してＤＭＡＣからの割り込
みにサービスし、ＤＭＡＣは、コマンドが到来した時ま
たはデータのブロックが送信あるいは受信された時、ア
プリケーション・プログラムに通知する働きを行う。動
作を完了するためには、結合論理は、フォールト・トレ
ラント・プロセッサの両側が同期状態にあることを保証
するために、プロセッサのクロック端の前に、データ・
ストローブ承認線に信号を返さなくてはならない。
アプリケーション・プログラムは、スター１− Ｉｌｏ
、テストＩ１０などのＳ／３７０タイプのコマンドを受
は取る。アプリケーション・プログラムは次に、各Ｓ／
３７０ Ｉ１０コマンドをフォールト・トレラントＩ
１０コマンドに変換して通常のフォールト・トレラント
Ｉ１０コマンド・シーケンスを初期化する。
、テストＩ１０などのＳ／３７０タイプのコマンドを受
は取る。アプリケーション・プログラムは次に、各Ｓ／
３７０ Ｉ１０コマンドをフォールト・トレラントＩ
１０コマンドに変換して通常のフォールト・トレラント
Ｉ１０コマンド・シーケンスを初期化する。
これはオペ１ノーテイング・システムの周辺でアプリケ
ーション・プログラムに対してデータのブロックを人手
する新規な方法であると考える。それはまた、通常はオ
ペレーティング・システムによって実行される機能であ
る割り込みをアプリケーションが処理することを可能な
らしめる方法でもある。このアプリケーション・プログ
ラムは、フォールト・トレラント・プロセッサをその通
常プロセッサ機能からＩ１０コントローラ機能に随意に
切り換えることができ、それは１サイクル・ベースで単
にそれが選択する仮想アドレスによって行なわれる。
ーション・プログラムに対してデータのブロックを人手
する新規な方法であると考える。それはまた、通常はオ
ペレーティング・システムによって実行される機能であ
る割り込みをアプリケーションが処理することを可能な
らしめる方法でもある。このアプリケーション・プログ
ラムは、フォールト・トレラント・プロセッサをその通
常プロセッサ機能からＩ１０コントローラ機能に随意に
切り換えることができ、それは１サイクル・ベースで単
にそれが選択する仮想アドレスによって行なわれる。
このように、異種の命令及びメモリ・アドレシング・ア
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部分に効率的にアクセスすることを可能ならしめるよ
うに緊密に結合される。その他方のシステム中の特殊な
コードは、パス上に特殊アドレスを配置することによっ
てハードウェアを介して一方のシステムと通信する。ハ
ードウェアは、そのアドレスが特殊なものかどうかを判
断する。そしてもしそうなら、ストローブが別のシステ
ムの回路によって感知されるのをブロックされ、別のシ
ステムのＣＰｔＪが特殊なハードウェアと、買方のシス
テムにアクセス可能なメモリ空間を制御することができ
るように方向転換される。
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部分に効率的にアクセスすることを可能ならしめるよ
うに緊密に結合される。その他方のシステム中の特殊な
コードは、パス上に特殊アドレスを配置することによっ
てハードウェアを介して一方のシステムと通信する。ハ
ードウェアは、そのアドレスが特殊なものかどうかを判
断する。そしてもしそうなら、ストローブが別のシステ
ムの回路によって感知されるのをブロックされ、別のシ
ステムのＣＰｔＪが特殊なハードウェアと、買方のシス
テムにアクセス可能なメモリ空間を制御することができ
るように方向転換される。
その他方のシステムは、必要時、初期化及び構成タスク
などのために、一方のシステムを完全にｗｉ御すること
ができる。その一方のシステムは、いかようにしてもそ
の他方のシステムをｔｌｙｌｌｆｔＩＪすることができ
ないが、その他方のシステムに対して、次のようにして
サービスの要求を出すことができる。
などのために、一方のシステムを完全にｗｉ御すること
ができる。その一方のシステムは、いかようにしてもそ
の他方のシステムをｔｌｙｌｌｆｔＩＪすることができ
ないが、その他方のシステムに対して、次のようにして
サービスの要求を出すことができる。
すなわち、その一方のシステムは、Ｉ１０コマンドまた
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステ−ジし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステ−ジし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。
その他方のシステムは、ステージされた情報を含むメモ
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーション・プログラムは、その変換されたコマ
ンド及びデータ上で本来のＩ１０動作を実行するように
その他方のシステムの本来のオペレーティング・システ
ムを指令する。このように、上述のすべてのことは両方
のシステムの本来のオペレーティング・システムに対し
て完全に透過的であって、再書のシステムの本来のオペ
レーティング・システムにあまり変更をくわえることな
く起こるのである。
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーション・プログラムは、その変換されたコマ
ンド及びデータ上で本来のＩ１０動作を実行するように
その他方のシステムの本来のオペレーティング・システ
ムを指令する。このように、上述のすべてのことは両方
のシステムの本来のオペレーティング・システムに対し
て完全に透過的であって、再書のシステムの本来のオペ
レーティング・システムにあまり変更をくわえることな
く起こるのである。
Ｅ４．オペレーティング・システムに対して透過的なシ
ステムに対して割り込みを与えること現在の大抵のプロ
グラムは、２つくまたはそれ以上）の状態、すなわち、
監視状態またはユーザー状態のうちの１つの状態で実行
する。アプリケーション・プログラムはユーザー状態で
実行し、割り込みなとの機能は監視状態で走る。
ステムに対して割り込みを与えること現在の大抵のプロ
グラムは、２つくまたはそれ以上）の状態、すなわち、
監視状態またはユーザー状態のうちの１つの状態で実行
する。アプリケーション・プログラムはユーザー状態で
実行し、割り込みなとの機能は監視状態で走る。
アプリケーションはＩ１０ポートに接続し、そのボート
をオープンし、読取、書込または制御の形式のＩ１０要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システムが
、Ｉ１０完了を通知する割り込みを受は取る時、オペレ
ーティング・システムはこの情報を読取キューに入れそ
れをシステム資源の優先順位によってソートする。
をオープンし、読取、書込または制御の形式のＩ１０要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システムが
、Ｉ１０完了を通知する割り込みを受は取る時、オペレ
ーティング・システムはこの情報を読取キューに入れそ
れをシステム資源の優先順位によってソートする。
オペレーティング・システムはすべての割り込みベクタ
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ１０要求を通知する外部割り
込みなどの新しい機能には可用でない。
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ１０要求を通知する外部割り
込みなどの新しい機能には可用でない。
好適な実施例のＳ／８８においては、可用な割り込みベ
クタの大部分は実際には未使用であり、これらは、オペ
レーティング・システムにおいて慣用である「非初期化
」または「疑似」割り込みのための共通エラー・ハンド
ラに対するベクタリングをもたらすためのセットアツプ
である。本発明の好適な実施例は、これらの、さもなく
ば未使用であるところのベクタのサブセットを、Ｓ／３
７０結合論理割り込みのための特殊な割り込みハンドラ
に対する適切なベクタと交換する。この変更された５７
８８オペレーテイング・システムは、次に・、適所に新
規に構成されたベクタによる使用のために再構成（ｒｅ
ｂｏｕｎｄ）される。
クタの大部分は実際には未使用であり、これらは、オペ
レーティング・システムにおいて慣用である「非初期化
」または「疑似」割り込みのための共通エラー・ハンド
ラに対するベクタリングをもたらすためのセットアツプ
である。本発明の好適な実施例は、これらの、さもなく
ば未使用であるところのベクタのサブセットを、Ｓ／３
７０結合論理割り込みのための特殊な割り込みハンドラ
に対する適切なベクタと交換する。この変更された５７
８８オペレーテイング・システムは、次に・、適所に新
規に構成されたベクタによる使用のために再構成（ｒｅ
ｂｏｕｎｄ）される。
好適な実施例のシステム７８８は、８つの割り込みレベ
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（ａｕｔｏｖｅｃｔｏｒ ）を使用する。本発明のこの
実施例は、これらの自動ベクタ・レベルのうちの１つ、
すなわち最高レベルの次のレベルであるレベル６を使用
する。このレベル６は、通常、システム７８８によって
Ａ／Ｃ電力擾乱割り込みのために使用される。
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（ａｕｔｏｖｅｃｔｏｒ ）を使用する。本発明のこの
実施例は、これらの自動ベクタ・レベルのうちの１つ、
すなわち最高レベルの次のレベルであるレベル６を使用
する。このレベル６は、通常、システム７８８によって
Ａ／Ｃ電力擾乱割り込みのために使用される。
システム／３７０をシステム７８８に結合する論理は、
その割り込み要求をＡ／Ｃ電力擾乱の割り込みとＯＲす
ることによってレベル６に対する割り込みを提供する。
その割り込み要求をＡ／Ｃ電力擾乱の割り込みとＯＲす
ることによってレベル６に対する割り込みを提供する。
システム初期化の間に、論理割り込みを接合するための
特殊な割り込みハンドラに対する適切なベクタ番号が、
Ｓ／８８オペレーテイング・システムに対して透過的で
あるアプリケーション・プログラムによって、結合論理
中に（例えばＤＭＡＣレジスタ中に）ロードされる。
特殊な割り込みハンドラに対する適切なベクタ番号が、
Ｓ／８８オペレーテイング・システムに対して透過的で
あるアプリケーション・プログラムによって、結合論理
中に（例えばＤＭＡＣレジスタ中に）ロードされる。
なんらかの割り込みがシステム７８８によって受は取ら
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及び５７８８プロセツサの内部命令のみを使用して割
り込み承認（ＩＡＣＫ〉サイクルを初期化する。そのと
き、プログラム命令の実行は必要とされない。しかし、
ベクタ番号もまた取得され３！！過的な様式で与えられ
なくてはならない。このことは、好適な実施例では、レ
ベル６の割り込みが結合論理によって提供されるとき５
７８８を＜Ａ／Ｃ電力擾乱のための割り込み提供機構を
含む）その関連ハードウェアから切り放し、Ｓ／３７０
−Ｓ／８８結合論理にＳ／８８プロセツサを結合するこ
とによって進攻される。
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及び５７８８プロセツサの内部命令のみを使用して割
り込み承認（ＩＡＣＫ〉サイクルを初期化する。そのと
き、プログラム命令の実行は必要とされない。しかし、
ベクタ番号もまた取得され３！！過的な様式で与えられ
なくてはならない。このことは、好適な実施例では、レ
ベル６の割り込みが結合論理によって提供されるとき５
７８８を＜Ａ／Ｃ電力擾乱のための割り込み提供機構を
含む）その関連ハードウェアから切り放し、Ｓ／３７０
−Ｓ／８８結合論理にＳ／８８プロセツサを結合するこ
とによって進攻される。
より詳しくは、Ｓ／８８プロセツサはその出力に機能コ
ードと割り込みレベルを設定し、ＩＡＣＫサイクルの開
始時点でアドレス・ストローブ（ＡＳ）及びデータ・ス
トローブ（ＤＳ）をも立ち上げ（ａｓｓｅｒｔ）る。ア
ドレス・ストローブは、もし結合論理割り込み提供信号
が活動状態にあるなら、ＡＣ電力擾乱割り込み機構を含
むＳ／８８ハードウエアからブロックされ、適切なベク
タ番号を読みだすためにＡＳが結合論理に送られ、その
適切なベクタ番号は、データ・ストローブによって５７
８８プロセツサ中にゲートされる。データ・ストローブ
は５７８８ハードウエアからブロックされるので、マシ
ン・サイクル（ＩＡＣＫ）は、結合論理割り込みベクタ
番号を瑯得することに関連してＳ／８８オペレーテイン
グ・システムに対して透過的である。
ードと割り込みレベルを設定し、ＩＡＣＫサイクルの開
始時点でアドレス・ストローブ（ＡＳ）及びデータ・ス
トローブ（ＤＳ）をも立ち上げ（ａｓｓｅｒｔ）る。ア
ドレス・ストローブは、もし結合論理割り込み提供信号
が活動状態にあるなら、ＡＣ電力擾乱割り込み機構を含
むＳ／８８ハードウエアからブロックされ、適切なベク
タ番号を読みだすためにＡＳが結合論理に送られ、その
適切なベクタ番号は、データ・ストローブによって５７
８８プロセツサ中にゲートされる。データ・ストローブ
は５７８８ハードウエアからブロックされるので、マシ
ン・サイクル（ＩＡＣＫ）は、結合論理割り込みベクタ
番号を瑯得することに関連してＳ／８８オペレーテイン
グ・システムに対して透過的である。
もし結合論理割り込み信号がＩＡＣＫサイクルの開始時
点で活動状態でなかったなら、通常の５７８８レベル６
割り込みが行なわれることになる。
点で活動状態でなかったなら、通常の５７８８レベル６
割り込みが行なわれることになる。
Ｅ６．興なる仮想記憶オペレーティング・システムを実
行する２つまたはそれ以上のプロセッサの閏で実記憶を
共用すること この機能は、フォールト・トレラント・システムを、フ
ォールト・トレラント記憶をサポートするためのコード
、すなわちホットプラギングを介しての記憶ボートの除
去及び挿入と、こわれたデータの瞬間的検出と、もし適
当ならその回復をサポートするためのコードをもたない
異種プロセッサ及びオペレーティング・システムに結合
する。
行する２つまたはそれ以上のプロセッサの閏で実記憶を
共用すること この機能は、フォールト・トレラント・システムを、フ
ォールト・トレラント記憶をサポートするためのコード
、すなわちホットプラギングを介しての記憶ボートの除
去及び挿入と、こわれたデータの瞬間的検出と、もし適
当ならその回復をサポートするためのコードをもたない
異種プロセッサ及びオペレーティング・システムに結合
する。
このＩａｉｉｌｌｌは、めいめいが興なる仮想オペレー
ティング・システムを実行する２つまたはそれ以上のプ
ロセッサが両方のオペレーティング・システムに対して
透過的であるような様式で単一の実記憶を共有し、これ
ら複数のプロセッサの間のデータ転送を行うことができ
るように１つのプロセッサが、別のプロセッサの記憶に
アクセスすることができるような手段と方法を提供する
。
ティング・システムを実行する２つまたはそれ以上のプ
ロセッサが両方のオペレーティング・システムに対して
透過的であるような様式で単一の実記憶を共有し、これ
ら複数のプロセッサの間のデータ転送を行うことができ
るように１つのプロセッサが、別のプロセッサの記憶に
アクセスすることができるような手段と方法を提供する
。
この機能は、ユーザーには２つに見えるオペレーティン
グ・システム環境を結合して、ユーザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。
グ・システム環境を結合して、ユーザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。
この発明は、共通システム・バスを介して両方のプロセ
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
書き厘されることはなく、どちらのオペレーティング・
システムも他方のオペレーティング・システムが存在し
、あるいは実記憶が共有されていることを知らない。こ
の機能は、第１のオペレーティング・システムの記憶割
り振りキューを検索するために第１のプロセッサ上で走
るアプリケーション・プログラムを使用する。そして、
第２のオペレーティング・システムの必要条件を満足す
るに十分な連続的な記憶空間が見出されると、この記憶
空間は、ポインタを操作することによって、第１のオペ
レーティング・システムの記憶割り振りテーブルから除
去される。第１のオペレーティング・システムは、もし
アプリケーション・プログラムが第１のオペレーティン
グ・システムに記憶を返さないなら、この除去された記
憶の使用権（例えば、再割り振りする能力）をもつ。
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
書き厘されることはなく、どちらのオペレーティング・
システムも他方のオペレーティング・システムが存在し
、あるいは実記憶が共有されていることを知らない。こ
の機能は、第１のオペレーティング・システムの記憶割
り振りキューを検索するために第１のプロセッサ上で走
るアプリケーション・プログラムを使用する。そして、
第２のオペレーティング・システムの必要条件を満足す
るに十分な連続的な記憶空間が見出されると、この記憶
空間は、ポインタを操作することによって、第１のオペ
レーティング・システムの記憶割り振りテーブルから除
去される。第１のオペレーティング・システムは、もし
アプリケーション・プログラムが第１のオペレーティン
グ・システムに記憶を返さないなら、この除去された記
憶の使用権（例えば、再割り振りする能力）をもつ。
第１のオペレーティング・システムは、Ｉｌｏの立場か
らは第２のオペ１ノーテイング・システムに対して従属
しており、第２のオペレーティング・システムに対して
Ｉ１０コントローラとして応答する。
らは第２のオペ１ノーテイング・システムに対して従属
しており、第２のオペレーティング・システムに対して
Ｉ１０コントローラとして応答する。
第１のオペレーティング・システムは、全てのシステム
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・トレラント・オペレーティング・システム
である。第１のオペレーティング・システムは、初期的
にはく第２のオペレーティング・システムのために「盗
まれた」記憶を例外として）記憶を割り振り且つ割り振
り解除し、全ての関連ハードウェア障害及び回復を処理
する。その目的は、オペレーティング・システムに大幅
な変更を加えることなく２つのオペレーティング・シス
テムを結合することである。各オベレ・−ティング・シ
ステムは、自分がすべてのシステム記憶を制御している
ヒ信じなくてはならない。なぜなら、それが阿方のプロ
セッサによって使用されつつある単一の資源だからであ
る。
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・トレラント・オペレーティング・システム
である。第１のオペレーティング・システムは、初期的
にはく第２のオペレーティング・システムのために「盗
まれた」記憶を例外として）記憶を割り振り且つ割り振
り解除し、全ての関連ハードウェア障害及び回復を処理
する。その目的は、オペレーティング・システムに大幅
な変更を加えることなく２つのオペレーティング・シス
テムを結合することである。各オベレ・−ティング・シ
ステムは、自分がすべてのシステム記憶を制御している
ヒ信じなくてはならない。なぜなら、それが阿方のプロ
セッサによって使用されつつある単一の資源だからであ
る。
システムにＸＩが投入されたとき、第１のオペレーティ
ング・システムとそのプロセッサは、システムの制御を
引き受け、ハードウェアが第２のプロセッサをリセット
状態に保持する。第１のオペレーティング・システムは
システムをブートし、どれだけの量の実記憶があるかを
決定する。。
ング・システムとそのプロセッサは、システムの制御を
引き受け、ハードウェアが第２のプロセッサをリセット
状態に保持する。第１のオペレーティング・システムは
システムをブートし、どれだけの量の実記憶があるかを
決定する。。
オペレーティング・システムは結局はすべての記憶を４
ＫＢ （４０９６バイト）ブロックに構成し、可用な各
ブロックを記憶割り振りキュー中にリストする。キュー
中にリストされた各４ＫＢブロツクは、可用な次の４Ｋ
Ｂブロツクを指し示す。第１のシステムによって使用さ
れる記憶は、除去されるか、キューの先頭から４ＫＢブ
ロツクとして追加されるかのどちらかである。そしてブ
ロック・ポインタは適宜調節される。ユーザーがオペレ
ーティング・システムからメモリ空間を要求する時、そ
の要求は、キュ・−から実メモリの必要な数の４ＫＢブ
ロツクを割当てることによって満足される。その記憶が
最早必要でなくなったとき、ブロックはキューに戻され
る。
ＫＢ （４０９６バイト）ブロックに構成し、可用な各
ブロックを記憶割り振りキュー中にリストする。キュー
中にリストされた各４ＫＢブロツクは、可用な次の４Ｋ
Ｂブロツクを指し示す。第１のシステムによって使用さ
れる記憶は、除去されるか、キューの先頭から４ＫＢブ
ロツクとして追加されるかのどちらかである。そしてブ
ロック・ポインタは適宜調節される。ユーザーがオペレ
ーティング・システムからメモリ空間を要求する時、そ
の要求は、キュ・−から実メモリの必要な数の４ＫＢブ
ロツクを割当てることによって満足される。その記憶が
最早必要でなくなったとき、ブロックはキューに戻され
る。
次に、第１のオペレーティング・システムが、システム
を構成する、モジュール・スタートアップと呼ばれる一
連の機能を実行する。このモジュール・スタートアップ
によって実行されるアプリケーション・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーションである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロツクの連続的なストリングを見出す。このアプリ
ケーション・プログラムは次に、そのキューの一部のポ
インタをブロックのその連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモリ割り振りリストから記憶の連続的なブロックを
除去する。好適な実施例においては、除去された第１の
４ＫＢブロツクに先行する４ＫＢブロツクのポインタが
、その除去されたブロックの連続的なストリングの直ぐ
次に続＜ ４ＫＢブロツクを指し示すように変更される
。
を構成する、モジュール・スタートアップと呼ばれる一
連の機能を実行する。このモジュール・スタートアップ
によって実行されるアプリケーション・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーションである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロツクの連続的なストリングを見出す。このアプリ
ケーション・プログラムは次に、そのキューの一部のポ
インタをブロックのその連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモリ割り振りリストから記憶の連続的なブロックを
除去する。好適な実施例においては、除去された第１の
４ＫＢブロツクに先行する４ＫＢブロツクのポインタが
、その除去されたブロックの連続的なストリングの直ぐ
次に続＜ ４ＫＢブロツクを指し示すように変更される
。
この時点で第１のオペレーティング・システムは、もし
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のことを知らずそれの制御も有さない。それはあたかも
第１のオペレーティング・システムが、それ自体上で走
るプロセスに割り振られ、再割り振り可能でない実記憶
のセグメントを考慮しているかのようである、というの
は、ブロックはテーブルから除去され、ユーザーに単に
割当てられているのではないからである。
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のことを知らずそれの制御も有さない。それはあたかも
第１のオペレーティング・システムが、それ自体上で走
るプロセスに割り振られ、再割り振り可能でない実記憶
のセグメントを考慮しているかのようである、というの
は、ブロックはテーブルから除去され、ユーザーに単に
割当てられているのではないからである。
除去されたアドレス空間は次に、第２のオペレーティン
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、第２のオペ
レーティング・システムに対してアドレス・ゼロから始
まるように見せるハードウェア・オフセット論理が存在
する。第２のオペレーティング・システムは次に、あた
かも自己の実記憶であるかのように、第１のオペレーテ
ィング・システムから取得した記憶を制御し、自己の仮
想記憶マネジャを通じてその記憶を制御する。すなわち
、第２のシステムによって発行された仮想アドレスを、
その割当てられた実記憶アドレス空間内の実アドレスに
変換する。
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、第２のオペ
レーティング・システムに対してアドレス・ゼロから始
まるように見せるハードウェア・オフセット論理が存在
する。第２のオペレーティング・システムは次に、あた
かも自己の実記憶であるかのように、第１のオペレーテ
ィング・システムから取得した記憶を制御し、自己の仮
想記憶マネジャを通じてその記憶を制御する。すなわち
、第２のシステムによって発行された仮想アドレスを、
その割当てられた実記憶アドレス空間内の実アドレスに
変換する。
第１のオペレーティング・システムは、第２のプロセッ
サの記憶空間にＩ１０データを出入することができるが
、第２のプロセッサのプロセッサが追加記憶空間につい
て知らないため、第２のプロセッサは、その割り振られ
た空間から読み書きすることができない。もし第２のオ
ペレーティング・システム中でオペレーティング・シス
テムの誤動作が生じると、ハードウェア・トラップが、
第２のオペレーティング・システムが第１のオペレーテ
ィング・システムの空間に不用意に書き込みを行うのを
防止することになる。
サの記憶空間にＩ１０データを出入することができるが
、第２のプロセッサのプロセッサが追加記憶空間につい
て知らないため、第２のプロセッサは、その割り振られ
た空間から読み書きすることができない。もし第２のオ
ペレーティング・システム中でオペレーティング・シス
テムの誤動作が生じると、ハードウェア・トラップが、
第２のオペレーティング・システムが第１のオペレーテ
ィング・システムの空間に不用意に書き込みを行うのを
防止することになる。
第２のオペレーティング・システムに割り振られた記憶
空間の量は、ユーザーによって、モジュール・スタート
アップ・プログラム中のテーブルに定義される。もしユ
ーザーが、第２のプロセッサが１６メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ・テーブル中に定義し、アプリケーション・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊５ＶＣ（サー
ビス・コール）により、アプリケーション・プログラム
が、ポインタを変更するこヒができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。
空間の量は、ユーザーによって、モジュール・スタート
アップ・プログラム中のテーブルに定義される。もしユ
ーザーが、第２のプロセッサが１６メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ・テーブル中に定義し、アプリケーション・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊５ＶＣ（サー
ビス・コール）により、アプリケーション・プログラム
が、ポインタを変更するこヒができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。
両方のオペレーティング・システムが同一の記憶を共有
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフォールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・ト１ノラント
記憶及びＩ／○を使用することが許されるからである。
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフォールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・ト１ノラント
記憶及びＩ／○を使用することが許されるからである。
第２のプロセッサは、ハードウェアのうちのあるものを
複製し、アドレス、データ及び制御線のうちのあるもの
を比較することによってフォールト・トレラントとなさ
れる。これらの技術を使用することによって、第２のプ
ロセッサは、フォールト・トレラント能力をもたないに
もかかわらず、事実上、フォールト・トレラント・マシ
ンとなる。また、各異種プロセッサ毎に設けられた個別
の実記憶を用いることにより、第２のタイプのプロセッ
サ及びオペレーティング・システムを２つ以上、第１の
タイプのオペレーティング・システムに結合することが
できる。
複製し、アドレス、データ及び制御線のうちのあるもの
を比較することによってフォールト・トレラントとなさ
れる。これらの技術を使用することによって、第２のプ
ロセッサは、フォールト・トレラント能力をもたないに
もかかわらず、事実上、フォールト・トレラント・マシ
ンとなる。また、各異種プロセッサ毎に設けられた個別
の実記憶を用いることにより、第２のタイプのプロセッ
サ及びオペレーティング・システムを２つ以上、第１の
タイプのオペレーティング・システムに結合することが
できる。
好適な実施例では、第１のオペレーティング・システム
は、フォールト・トリラント５フ８８のオペレーティン
グ・システムであり、第２のオペレーティング・システ
ムは、Ｓ／３７０のオペレーティング・システムのうち
の１つであり、第１及び第２のプロセッサはそれぞれＳ
／８８及びＳ／３７０プロセツサである。この機能は、
通常非フォールト・トレラントであるシステムをして、
フォールト・トレラント・システムによって維持される
フォールト・トレラント記憶を使用するこヒを可能なら
しめるのみならず、非フォールト・トレラント・システ
ムをして、（１）フォールト・トレラント・システムに
よって維持されるフォールト・トレラントＩ１０装置に
対するアクセスを共有し、（２）チャネル対チャネル結
合の対した遅延を生じることなくより効率的な様式でシ
ステム間のデータ交換を可能ならしめるのである。
は、フォールト・トリラント５フ８８のオペレーティン
グ・システムであり、第２のオペレーティング・システ
ムは、Ｓ／３７０のオペレーティング・システムのうち
の１つであり、第１及び第２のプロセッサはそれぞれＳ
／８８及びＳ／３７０プロセツサである。この機能は、
通常非フォールト・トレラントであるシステムをして、
フォールト・トレラント・システムによって維持される
フォールト・トレラント記憶を使用するこヒを可能なら
しめるのみならず、非フォールト・トレラント・システ
ムをして、（１）フォールト・トレラント・システムに
よって維持されるフォールト・トレラントＩ１０装置に
対するアクセスを共有し、（２）チャネル対チャネル結
合の対した遅延を生じることなくより効率的な様式でシ
ステム間のデータ交換を可能ならしめるのである。
Ｅ６．単一システム・イメージ
単一システム・イメージという用語は、ユーザーの遠隔
データ及び資源（例えば、プリンタ、ハードファイルな
ど）に対するアクセスが、ユーザーにヒって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用される
。このとき、ユーザーは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイルま
たは資源にアクセスすることができる。
データ及び資源（例えば、プリンタ、ハードファイルな
ど）に対するアクセスが、ユーザーにヒって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用される
。このとき、ユーザーは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイルま
たは資源にアクセスすることができる。
ここで、「誘導された（ｄｅｒｉｖｅｄ）単一システム
・イメージ」という概念が新しい用語として導入され、
これは、単一システム・イメージをもつネットワークに
！！！掖統接続ための設備は欠くけれども、効果的な単
一システム・イメージによってそれに直接接続するため
にネットワークのハードウェア及びソフトウェア資源を
利用するネットワークのコンピュータ要素に適用するこ
とを意図している。
・イメージ」という概念が新しい用語として導入され、
これは、単一システム・イメージをもつネットワークに
！！！掖統接続ための設備は欠くけれども、効果的な単
一システム・イメージによってそれに直接接続するため
にネットワークのハードウェア及びソフトウェア資源を
利用するネットワークのコンピュータ要素に適用するこ
とを意図している。
説明の便宜上、「誘導された単一システム・イメージ」
の効果を生じさせるための、コンピュータ・システムの
直！ｌ捜統は、そのシステム及びネットワークの要素の
間のさまざまな程度の結合によって有効化することがで
きる。ここで使用する「緩い結合」という用語は、ネッ
トワークの−部である、誘導されたコンピュータと「本
来の」コンピュータのＩ１０チャネルを介して有効化さ
れた結合である。「緊密結合」とは、誘導されたコンピ
ュータと「本来の」コンピュータのおのおのをして、直
接的に（すなわち、既存のＩ１０チャネルを使用するこ
となく）互いに通信することを可能ならしめる特殊なハ
ードウェアを通じて確立される、それらの関係を記述す
るために使用される。
の効果を生じさせるための、コンピュータ・システムの
直！ｌ捜統は、そのシステム及びネットワークの要素の
間のさまざまな程度の結合によって有効化することがで
きる。ここで使用する「緩い結合」という用語は、ネッ
トワークの−部である、誘導されたコンピュータと「本
来の」コンピュータのＩ１０チャネルを介して有効化さ
れた結合である。「緊密結合」とは、誘導されたコンピ
ュータと「本来の」コンピュータのおのおのをして、直
接的に（すなわち、既存のＩ１０チャネルを使用するこ
となく）互いに通信することを可能ならしめる特殊なハ
ードウェアを通じて確立される、それらの関係を記述す
るために使用される。
いま考慮する、「透過的緊密結合」と称する特殊なタイ
プの緊密結合は、各コンピュータ（誘導されたコンピュ
ータと「本来の」コンピュータ）のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの＊源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。透過的緊密結合
は、結合ネットワークにおいてコスト及び性能上の利点
を達成するためのベースを形成する。
プの緊密結合は、各コンピュータ（誘導されたコンピュ
ータと「本来の」コンピュータ）のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの＊源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。透過的緊密結合
は、結合ネットワークにおいてコスト及び性能上の利点
を達成するためのベースを形成する。
結合ハードウェアのコストは、設計の複雑さにも拘らず
、さもなければ必要とされるであろうところのオペレー
ティング・システム・ソフトウェアの大幅な変更を回避
することによって実減される節約による埋め合わせ以上
のものである。性能上の利点は、結合インターフェース
における直接結合及び帯域干渉の低減によるより迅速な
接続から生じてくる。
、さもなければ必要とされるであろうところのオペレー
ティング・システム・ソフトウェアの大幅な変更を回避
することによって実減される節約による埋め合わせ以上
のものである。性能上の利点は、結合インターフェース
における直接結合及び帯域干渉の低減によるより迅速な
接続から生じてくる。
「ネットワーク」という用語は、ここでは、ある特殊な
プロトコルに従い多くの相違するマシン・タイプのもの
が接続されるような大規模な国際遠隔通４Ｉ！／衛星接
続の構成である、現在より一般的なネットワークの概念
よりも限定的である。
プロトコルに従い多くの相違するマシン・タイプのもの
が接続されるような大規模な国際遠隔通４Ｉ！／衛星接
続の構成である、現在より一般的なネットワークの概念
よりも限定的である。
ここではむしろ、「ネットワーク」は、システム／８８
の接続された複合体、または単一システム・イメージの
特徴をもつ別のプロセッサの接続された複合体に当ては
まるように使用される。
の接続された複合体、または単一システム・イメージの
特徴をもつ別のプロセッサの接続された複合体に当ては
まるように使用される。
ここで考慮する単一システム・イメージの概念を説明す
るためにいくつかの注意深く定義された用語が使用され
、この発明の次のような特殊な実施例を説明の根拠とし
て使用することにする。
るためにいくつかの注意深く定義された用語が使用され
、この発明の次のような特殊な実施例を説明の根拠とし
て使用することにする。
（ａ）高速データ相互接続（ＨＳＤＩ）とは、個別のハ
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケーブル）のことをいう。
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケーブル）のことをいう。
（ｂ）リンクとは、完全に、別のソフトウェア・オブジ
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェア構成またはオブジェク
トのことをいう。
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェア構成またはオブジェク
トのことをいう。
（ｅ）モジュールとは、筐体、電源、ＣＰｔＪ、メモリ
及びＩ１０装置のそれぞれを夕な、（とも１つもつ自立
的処理装置のことをいう。モジュールは、追加の周辺装
置を取り囲んでより大型の単一モジュールを形成するよ
うに複数の筺体をボルトで繋ぎあわせることによって拡
張することができる。Ｉｌｏには外部的なものもあって
（端末、プリンタ）、ケーブルによって筐体に接続され
る。
及びＩ１０装置のそれぞれを夕な、（とも１つもつ自立
的処理装置のことをいう。モジュールは、追加の周辺装
置を取り囲んでより大型の単一モジュールを形成するよ
うに複数の筺体をボルトで繋ぎあわせることによって拡
張することができる。Ｉｌｏには外部的なものもあって
（端末、プリンタ）、ケーブルによって筐体に接続され
る。
それらは、単一モジュールの一部と見なされる。
モジュールはＣＰＵ複合体を１つだけもつ。
（ｄ）ＣＰＵ複合体とは、同一の筐体内にある１つまた
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作するようにオペレー
ティング・システム・ソフトウェアによって管理され制
御される。導入されるプロセッサ・ボードの実際の数に
関係なく、どのユーザー・プログラムまたはアプリケー
ション・プログラムは、あたかも−個のＣＰＵが存在す
るかのように書かれ実行される。処理作業量は、回層な
ＣＰＵボードの間でおおまかには共用され、複数のタス
クを並行して実行することもできるが、各アプリケーシ
ョン・プログラムに与えられるのは「単一ＣＰＵイメー
ジ」である。
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作するようにオペレー
ティング・システム・ソフトウェアによって管理され制
御される。導入されるプロセッサ・ボードの実際の数に
関係なく、どのユーザー・プログラムまたはアプリケー
ション・プログラムは、あたかも−個のＣＰＵが存在す
るかのように書かれ実行される。処理作業量は、回層な
ＣＰＵボードの間でおおまかには共用され、複数のタス
クを並行して実行することもできるが、各アプリケーシ
ョン・プログラムに与えられるのは「単一ＣＰＵイメー
ジ」である。
（ｄ）オブジェクトとは、階層的な名称によって一意的
に識別することができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。Ｉ１０ポートは、特殊Ｉ１０装置
（データ・ソースまたはターゲット〉を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システムは
、オブジェクト名の重複を効率的に訪止する。
に識別することができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。Ｉ１０ポートは、特殊Ｉ１０装置
（データ・ソースまたはターゲット〉を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システムは
、オブジェクト名の重複を効率的に訪止する。
「単一システム・イメージ」という用語は、従来の文献
で一貫的に使用されている訳ではないので、ここでは「
誘導された単一システム・イメージ」について詳細に説
明することにする。「単一システム・イメージ」という
用語を定義し記述することにおいて、「イメージ」とは
、システム及び環境に対するアプリケーション・プログ
ラムの視点のことを言うものとする。この文脈での「シ
ステム」とは、アプリケーションのプログラマが命令を
指向するところのハードウェア＜ｃｐｕ複合体）及びソ
フトウェア（オペレーティング・システムとそのユーテ
ィリイ）の結合を意味する。
で一貫的に使用されている訳ではないので、ここでは「
誘導された単一システム・イメージ」について詳細に説
明することにする。「単一システム・イメージ」という
用語を定義し記述することにおいて、「イメージ」とは
、システム及び環境に対するアプリケーション・プログ
ラムの視点のことを言うものとする。この文脈での「シ
ステム」とは、アプリケーションのプログラマが命令を
指向するところのハードウェア＜ｃｐｕ複合体）及びソ
フトウェア（オペレーティング・システムとそのユーテ
ィリイ）の結合を意味する。
「環境」とは、オペレーティング・システムに対するサ
ービス要求を通じて、オペレーティング・システムによ
ってアクセス可能であり従ってプログラマによって間接
的にアクセス可能であるすべてのＩ１０装置及びその他
の接続された設備を意味する。
ービス要求を通じて、オペレーティング・システムによ
ってアクセス可能であり従ってプログラマによって間接
的にアクセス可能であるすべてのＩ１０装置及びその他
の接続された設備を意味する。
真に単一の、オペレーティング・システムをもつ自立的
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ１０装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも）を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するために
、プログラマに、２つの環境を理解しその処理を習得す
ることを強いるのである。
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ１０装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも）を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するために
、プログラマに、２つの環境を理解しその処理を習得す
ることを強いるのである。
−膜内に、別の環境の設備にアクセスするためには、プ
ログラマは、自分のローカルのオペレーティング・シス
テムに、別のオペレーティング・システムに対する必要
条件を通信するように叉求し、これらの必要条件を詳細
に記述しなくしはならない。
ログラマは、自分のローカルのオペレーティング・シス
テムに、別のオペレーティング・システムに対する必要
条件を通信するように叉求し、これらの必要条件を詳細
に記述しなくしはならない。
プログラマは次に、任意の長さの遅延の後、（適切な順
序で〉要求の結果を非同期的に受は取る能力をもたなく
てはならない。複数メツセージの処理と制御及びマシン
間のデータ転送は、両方のマシンに相当な処理オーバー
ヘッドをもたらし、そのような双対システム環境ではプ
ログラマにとってやっかいで、非能率で困難な状況にな
ることがある。また、そのように慣用的に接続されたマ
シンの数が増大するにつれて、プログラマにとっての複
雑度は激増する。
序で〉要求の結果を非同期的に受は取る能力をもたなく
てはならない。複数メツセージの処理と制御及びマシン
間のデータ転送は、両方のマシンに相当な処理オーバー
ヘッドをもたらし、そのような双対システム環境ではプ
ログラマにとってやっかいで、非能率で困難な状況にな
ることがある。また、そのように慣用的に接続されたマ
シンの数が増大するにつれて、プログラマにとっての複
雑度は激増する。
システム７８８のもとのデザインは、この状況を簡単化
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間のＨ８ＤＩ按
統、及び各モジュール内のＨＳＤＩ［動ソフトウェアを
含んでいた。このとき、例えば２モジユール・システム
においては、２つのオペレーティング・システムの各々
がシステム全体について「知り」、他方のオペレーティ
ング・システムの動的な介在なくＨＳＤＩを亙る設備に
アクセスすることができる。通信オーバーヘッドの低減
も相当である。
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間のＨ８ＤＩ按
統、及び各モジュール内のＨＳＤＩ［動ソフトウェアを
含んでいた。このとき、例えば２モジユール・システム
においては、２つのオペレーティング・システムの各々
がシステム全体について「知り」、他方のオペレーティ
ング・システムの動的な介在なくＨＳＤＩを亙る設備に
アクセスすることができる。通信オーバーヘッドの低減
も相当である。
さまざまなサイズとモデル・タイプの多数のモジュール
をＨＳＤＩを介して接続し、プログラマにとって（拡張
可能な）環境のように見えるシステム複合体を形成する
ことができる。そして、プログラマの製作物、すなわち
アプリケーション・プログラムは、このシステム複合体
のディスクに記憶し、複合体中の任意のＣＰｔＪで実行
し、複合体の実質的に任意の端末から制御あるいはモニ
タし、データを複合体の任意のＩ１０装置の間で転送す
ることができ、しかもそれにはいかなる特殊なプログラ
ミング的配慮は要さず、従来の方法よりも実行効率が改
善されている、という次第である。
をＨＳＤＩを介して接続し、プログラマにとって（拡張
可能な）環境のように見えるシステム複合体を形成する
ことができる。そして、プログラマの製作物、すなわち
アプリケーション・プログラムは、このシステム複合体
のディスクに記憶し、複合体中の任意のＣＰｔＪで実行
し、複合体の実質的に任意の端末から制御あるいはモニ
タし、データを複合体の任意のＩ１０装置の間で転送す
ることができ、しかもそれにはいかなる特殊なプログラ
ミング的配慮は要さず、従来の方法よりも実行効率が改
善されている、という次第である。
オペレーティング・システム及びそのさまざまの機能と
設備は、本来的に分散環境を想定し、ユーザーが、さま
ざまなエンティティ（ユティリティ、アプリケーション
、データ、言語プロセッサなど）が存在する場所に係わ
ったりそれに制御を及ぼす必要がないような環境内で動
作するような方法で書かれている。このことの全てを可
能ならしめるための重要な点は、各オブジェクトが固布
な名前をもつなくてはならない、という強制された規則
である。この規則は、最も基本的な名前修飾子がモジュ
ール名であり、それ自体が複合体内で固有でなくてはな
らないので、システム複合体全体に容易に拡張される。
設備は、本来的に分散環境を想定し、ユーザーが、さま
ざまなエンティティ（ユティリティ、アプリケーション
、データ、言語プロセッサなど）が存在する場所に係わ
ったりそれに制御を及ぼす必要がないような環境内で動
作するような方法で書かれている。このことの全てを可
能ならしめるための重要な点は、各オブジェクトが固布
な名前をもつなくてはならない、という強制された規則
である。この規則は、最も基本的な名前修飾子がモジュ
ール名であり、それ自体が複合体内で固有でなくてはな
らないので、システム複合体全体に容易に拡張される。
それゆえ、複合体全体でとれかのオブジェクトを見付け
だすのは、それに正しく名前をつけるのと同じ位に簡単
である。オフへジエクトに名前を付けることは、リンク
を与えることによってプログラマのために簡易化され、
それにより、非常に短い別名ポインタが、極めて長く複
雑な名前をもつオブジェクトの名前に置き換えられるこ
とが可能となる。
だすのは、それに正しく名前をつけるのと同じ位に簡単
である。オフへジエクトに名前を付けることは、リンク
を与えることによってプログラマのために簡易化され、
それにより、非常に短い別名ポインタが、極めて長く複
雑な名前をもつオブジェクトの名前に置き換えられるこ
とが可能となる。
この相互接続されたＳ／８８モジユール内で「誘導され
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセツサが、５７８８プロセツサに
対して、Ｓ／３７０ユーザーのために、５７８８単一シ
ステム・イメージの少なくともある側面を提供するよう
に結合される。Ｓ／３７０プロセツサ及びオペレーティ
ング・システムは、これらの機能を与えない。
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセツサが、５７８８プロセツサに
対して、Ｓ／３７０ユーザーのために、５７８８単一シ
ステム・イメージの少なくともある側面を提供するよう
に結合される。Ｓ／３７０プロセツサ及びオペレーティ
ング・システムは、これらの機能を与えない。
５７８８モジユール内には、１つまたはそれ以上のＳ／
３７０プロセツサが与えられる。Ｓ／８８プロセツサは
、各Ｓ／３７０プロセツサに一意的に結合される。見て
取れるように、各Ｓ／３７０プロセツサは重複化され、
フォールト・トレラント動作のために５７８８ソフトウ
エアによって制御される。Ｓ／８８とＳ／３７０プロセ
ツサのこの一意的なＷＬ按結合は、好適には前述の切り
放し及び割り込み機構によって行なわれ、Ｓ／８８及び
Ｓ ／ ３７０オペレーテイング・システムの両方に対
して透過的であるプロセッサの間でデータ転送を行う。
３７０プロセツサが与えられる。Ｓ／８８プロセツサは
、各Ｓ／３７０プロセツサに一意的に結合される。見て
取れるように、各Ｓ／３７０プロセツサは重複化され、
フォールト・トレラント動作のために５７８８ソフトウ
エアによって制御される。Ｓ／８８とＳ／３７０プロセ
ツサのこの一意的なＷＬ按結合は、好適には前述の切り
放し及び割り込み機構によって行なわれ、Ｓ／８８及び
Ｓ ／ ３７０オペレーテイング・システムの両方に対
して透過的であるプロセッサの間でデータ転送を行う。
そして、どちらのオペレーティング・システムも、他方
のプロセッサまたはオペレーティング・システムの存在
に気づかない。
のプロセッサまたはオペレーティング・システムの存在
に気づかない。
各Ｓ／３７０プロセツサは、Ｓ／３７０主記憶、及びエ
ミュレートされたＳ／３７０ Ｉ１０チャネルとＩ１
０装置を完全に提供するために、フォールト・トレラン
ト５７８８システムを使用する。このＳ／３７０は、Ｓ
／８８の一部でない主記憶、チャネル、またはＩ１０装
置をもたず、これらの設備は全て設計によりフォールト
・トレラントである。
ミュレートされたＳ／３７０ Ｉ１０チャネルとＩ１
０装置を完全に提供するために、フォールト・トレラン
ト５７８８システムを使用する。このＳ／３７０は、Ｓ
／８８の一部でない主記憶、チャネル、またはＩ１０装
置をもたず、これらの設備は全て設計によりフォールト
・トレラントである。
システム構成時に、各Ｓ／３７０プロセツサには、Ｓ／
８８スプールからの主記憶の１乃至１６メガバイトの専
用連続ブロックが割当てられる。
８８スプールからの主記憶の１乃至１６メガバイトの専
用連続ブロックが割当てられる。
このブロックは、Ｓ／８８オペレーテイング・システム
が不意にすらもアクセスすることができないように、Ｓ
／８８の構成テーブルから除去される。フォールト・ト
レラント・ハードウェア・レジスタは、各Ｓ／３７０の
ための記憶ポインタを保持し、、以てＳ／３７０は、割
当てられた以外の主記憶にアクセスするすべがない。そ
の結果は、Ｓ／３７０によって完全に慣用的な単一シス
テムの視点が与えられ、メモリのフォールト・トレラン
トな側面は、完全に透過的である。Ｓ／８８中のアプリ
ケーション・プログラム（ＥＸＥＣ３７０〉は、実際の
Ｓ／８８装置及びＳ／８８オペレーテイング・システム
・コールを使用してＳ／３７０チヤネル及びＩ１０装置
をエミュレートする。それはアプリケーション・プログ
ラムであるのでＳ／８８複合体の単一システム・イメー
ジをもち、以てこの視点は、Ｓ／３７０の「疑似チャネ
ル」全体に拡張される。
が不意にすらもアクセスすることができないように、Ｓ
／８８の構成テーブルから除去される。フォールト・ト
レラント・ハードウェア・レジスタは、各Ｓ／３７０の
ための記憶ポインタを保持し、、以てＳ／３７０は、割
当てられた以外の主記憶にアクセスするすべがない。そ
の結果は、Ｓ／３７０によって完全に慣用的な単一シス
テムの視点が与えられ、メモリのフォールト・トレラン
トな側面は、完全に透過的である。Ｓ／８８中のアプリ
ケーション・プログラム（ＥＸＥＣ３７０〉は、実際の
Ｓ／８８装置及びＳ／８８オペレーテイング・システム
・コールを使用してＳ／３７０チヤネル及びＩ１０装置
をエミュレートする。それはアプリケーション・プログ
ラムであるのでＳ／８８複合体の単一システム・イメー
ジをもち、以てこの視点は、Ｓ／３７０の「疑似チャネ
ル」全体に拡張される。
その逆の観点、すなわちＳ／３７０オペレーテイング・
システムの観点く拡張によるアプリケーション・プログ
ラム〉からは、全てのＩ１０動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず、すなわちＳ／３７０プログラマは変わ
る必要がないが、その窓が拡大される視点は、「単一シ
ステム・イメージ」属性を有している。そうして、わず
かな概念的なステップが、５７８８によって管理される
ものである、単一のデータベースを効率的に管理する多
数のＳ／３７０を描き出すのである。
システムの観点く拡張によるアプリケーション・プログ
ラム〉からは、全てのＩ１０動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず、すなわちＳ／３７０プログラマは変わ
る必要がないが、その窓が拡大される視点は、「単一シ
ステム・イメージ」属性を有している。そうして、わず
かな概念的なステップが、５７８８によって管理される
ものである、単一のデータベースを効率的に管理する多
数のＳ／３７０を描き出すのである。
この接続技術の結論は、比較的簡単で迅速な各Ｓ／３７
０の動的再構成である。チャネル「窓」は双方向であり
、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その反対
側にある。ＥＸＥＣ３７０は、Ｓ／３７０ＣＰＵを停止
し、再初期化し、再構成し、再開させる完全な能力をも
つ。こうして、単一システム・イメージ属性（Ｓ／８８
Ｉｌｏ及びオペレーティング・システム）を所有す
る別の設備を使用したＳ／３７０ Ｉ１０設備の透過
的なエミュレーションによって、この属性は拡張されＳ
／３７０に供される。
０の動的再構成である。チャネル「窓」は双方向であり
、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その反対
側にある。ＥＸＥＣ３７０は、Ｓ／３７０ＣＰＵを停止
し、再初期化し、再構成し、再開させる完全な能力をも
つ。こうして、単一システム・イメージ属性（Ｓ／８８
Ｉｌｏ及びオペレーティング・システム）を所有す
る別の設備を使用したＳ／３７０ Ｉ１０設備の透過
的なエミュレーションによって、この属性は拡張されＳ
／３７０に供される。
Ｓ／３７０には、それゆえ、オブジェクト位置型属性が
与えられている。そのユーザーは、Ｓ／８８オペレーテ
イング・システム・ディレクトリにおいて割当てられた
名前である、その名前によってデータ・ファイルまたは
他の資源にアクセスすることができる。ユーザーは、Ｓ
／３７０及びＳ／８８モジユールの複合体におけるデー
タ・ファイルの位置について知る必要はない。
与えられている。そのユーザーは、Ｓ／８８オペレーテ
イング・システム・ディレクトリにおいて割当てられた
名前である、その名前によってデータ・ファイルまたは
他の資源にアクセスすることができる。ユーザーは、Ｓ
／３７０及びＳ／８８モジユールの複合体におけるデー
タ・ファイルの位置について知る必要はない。
１つのモジュール中のＳ／３７０処理装置によって発行
されたＳ／３７０ Ｉ／Ｏコマンドは、同一または他の
接続されたモジュール中にあるデータ・ファイルなどに
アクセスするために、同一モジュール中のＳ／３７０処
理装置に緊密に結合された関連５７８８処理装置によっ
て（あるいは、モジュール９に相互接続され、マルチプ
ロセッシングをサポートするＳ／８８仮想オペレーテイ
ング・システムの同一のコピーによって制御される別の
Ｓ／８８処理装置によって）処理される。そのコマンド
は、アクセスされたファイルを、要求側Ｓ／３７０処理
装置に戻すか、例えば別のファイルと組合せるためにそ
れらを別のモジュールへと送る。
されたＳ／３７０ Ｉ／Ｏコマンドは、同一または他の
接続されたモジュール中にあるデータ・ファイルなどに
アクセスするために、同一モジュール中のＳ／３７０処
理装置に緊密に結合された関連５７８８処理装置によっ
て（あるいは、モジュール９に相互接続され、マルチプ
ロセッシングをサポートするＳ／８８仮想オペレーテイ
ング・システムの同一のコピーによって制御される別の
Ｓ／８８処理装置によって）処理される。そのコマンド
は、アクセスされたファイルを、要求側Ｓ／３７０処理
装置に戻すか、例えば別のファイルと組合せるためにそ
れらを別のモジュールへと送る。
Ｅ７．要約
このようにして、２つの仮想オペ１ノーティング−シス
テム（Ｓ／３７０ ＶＭ、ＶＳＥ、＊たはｌＸ３７０
及びＳ／８８０Ｓ）の機能が１つの物理的システムに組
み合わされる。Ｓ／８８プロセツサはＳ／８Ｂ Ｏ８
を走らせ、そのシステムのフォールト・トレラント的側
面を処理する。
テム（Ｓ／３７０ ＶＭ、ＶＳＥ、＊たはｌＸ３７０
及びＳ／８８０Ｓ）の機能が１つの物理的システムに組
み合わされる。Ｓ／８８プロセツサはＳ／８Ｂ Ｏ８
を走らせ、そのシステムのフォールト・トレラント的側
面を処理する。
それと同時に、１つまたはそれ以上のＳ／３７０プロセ
ツサがＳ／８８ラツクに差し込まれ、各Ｓ／３７Ｑプロ
セツサ毎に、Ｓ／８８ ０Ｓによって、１乃至１６メガ
バイトの連続的なメモリが割り振られる。各Ｓ／３７０
仮想オペレーテイング・システムは、そのメモリ位置が
アドレスＯで開始すると考え、そのメモリを、通常のＳ
／３７０動的メモリ割り振り及びベージング技術を用い
て管理する。Ｓ／３７０は、Ｓ／３７０がＳ／８８メモ
リ空間にアクセスするのを防止するために限界チエツク
される。５７８８は、５７８８がＩ１０データをＳ／３
７０ Ｉ１０バッファに移動しなくてはならないので
、Ｓ／３７０アドレス空間にアクセスしなくてはならな
い。Ｓ／８８オペレーテイング・システムは、全てのハ
ードウェア及びＩ１０装置に対して支配権をもつ。単一
°システム環境において対等プロセッサ対は、どちらの
オペレーティング・システムをもあまり書き直すことな
く、めいめいのオペレーティング・システムを実行する
。
ツサがＳ／８８ラツクに差し込まれ、各Ｓ／３７Ｑプロ
セツサ毎に、Ｓ／８８ ０Ｓによって、１乃至１６メガ
バイトの連続的なメモリが割り振られる。各Ｓ／３７０
仮想オペレーテイング・システムは、そのメモリ位置が
アドレスＯで開始すると考え、そのメモリを、通常のＳ
／３７０動的メモリ割り振り及びベージング技術を用い
て管理する。Ｓ／３７０は、Ｓ／３７０がＳ／８８メモ
リ空間にアクセスするのを防止するために限界チエツク
される。５７８８は、５７８８がＩ１０データをＳ／３
７０ Ｉ１０バッファに移動しなくてはならないので
、Ｓ／３７０アドレス空間にアクセスしなくてはならな
い。Ｓ／８８オペレーテイング・システムは、全てのハ
ードウェア及びＩ１０装置に対して支配権をもつ。単一
°システム環境において対等プロセッサ対は、どちらの
オペレーティング・システムをもあまり書き直すことな
く、めいめいのオペレーティング・システムを実行する
。
Ｅ８．序論−従来のシステム／８８
本発明の実施例は、（ＶＭ、ＶＳＥ、ｌＸ３７０などの
Ｓ／３７０オペレーテイング・システムのどれかの制御
の下でＳ／３７０命令を実行する）ＩＢＭシステム／３
７０ （Ｓ／３７０）が、単一システム・イメージのシ
ステム７８８機能と、ホットプラグ可能性と、瞬間的エ
ラー検出と、Ｉ１０負荷分散と、故障分離及び動的再構
成可能性をもつＳ／３７０処理装置のフォールト・トレ
ラント動作を可能ならしめるような方法で、（Ｓ／８８
システム命令を、フォールト・トレラント環境で、Ｓ／
８８オペレーテイング・システムの制御の下でフォール
ト・トレラント的に実行する）ＩＢＭシステム／８８
（Ｓ／８８）処理装置に緊密に結合されてなる好適な形
式に関して説明される。
Ｓ／３７０オペレーテイング・システムのどれかの制御
の下でＳ／３７０命令を実行する）ＩＢＭシステム／３
７０ （Ｓ／３７０）が、単一システム・イメージのシ
ステム７８８機能と、ホットプラグ可能性と、瞬間的エ
ラー検出と、Ｉ１０負荷分散と、故障分離及び動的再構
成可能性をもつＳ／３７０処理装置のフォールト・トレ
ラント動作を可能ならしめるような方法で、（Ｓ／８８
システム命令を、フォールト・トレラント環境で、Ｓ／
８８オペレーテイング・システムの制御の下でフォール
ト・トレラント的に実行する）ＩＢＭシステム／８８
（Ｓ／８８）処理装置に緊密に結合されてなる好適な形
式に関して説明される。
インターナショナル・ビジネス・マシーンズ・コーポレ
ーションによって販売されているＩＢＭシステム７８８
は、１９８６年に発行された、１８Ｍ Ｓｙｓｔｅｍ
Ｄｉｇｅｓｔ第２版、及び他の入手可能なＳ／８８刊行
物に説明されている。モジュール１０（第６Ａ図）を含
むシステム／８８のコンピュータ・システムは、高信頼
性オンライン・システム処理を必要とする顧客の要請を
満たすように設計された高可用性システムである。シス
テム／８８は、２重化されたハードウェア・アーキテク
チャを、フォールト・トレラント・システムを提供する
ように、複雑なオペレーティング・システム・ソフトウ
ェアと結合する。システム７８８はまた、システム７８
日高速データ相互接続（Ｈ８ＤＩ）（第６８Ｉ：ＩＡ）
を通じた多重システム７８８モジユール１０ ａ Ｉ／
Ｏ ｂ ｓ １０ ｅ ｓ及びシステム７８８ネツトワ
ークを通じた（第６ｅ図）モジュール１０ｄ乃至１０ｇ
の接続によって垂直方向の拡張を与える。
ーションによって販売されているＩＢＭシステム７８８
は、１９８６年に発行された、１８Ｍ Ｓｙｓｔｅｍ
Ｄｉｇｅｓｔ第２版、及び他の入手可能なＳ／８８刊行
物に説明されている。モジュール１０（第６Ａ図）を含
むシステム／８８のコンピュータ・システムは、高信頼
性オンライン・システム処理を必要とする顧客の要請を
満たすように設計された高可用性システムである。シス
テム／８８は、２重化されたハードウェア・アーキテク
チャを、フォールト・トレラント・システムを提供する
ように、複雑なオペレーティング・システム・ソフトウ
ェアと結合する。システム７８８はまた、システム７８
日高速データ相互接続（Ｈ８ＤＩ）（第６８Ｉ：ＩＡ）
を通じた多重システム７８８モジユール１０ ａ Ｉ／
Ｏ ｂ ｓ １０ ｅ ｓ及びシステム７８８ネツトワ
ークを通じた（第６ｅ図）モジュール１０ｄ乃至１０ｇ
の接続によって垂直方向の拡張を与える。
システム７８８は、要素の故障が発生した時それがどこ
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム７
８８ハードウエア設計の一部であるので、アプリケーシ
ョン・プログラムの開発者によるプログラミングを必要
としない。すなわち、フォールト・トレランスはζソフ
トウェアのオーバーヘッドまたは性能の低下をもたらす
ことなく＊或される。システム／８８は、プロセッサ、
Ｉ［接アクセス記憶装置（ＤＡＳＤ〉、ディスク、メモ
リ及びコントローラなとの主要な構成要素を複写（２重
化）することによってフォールト・トレランスを遠戚す
る。もし２重化された要素が故障すると、その２重化さ
れた相手が自動的に処理を継続し、システムは末端ユー
ザーに対して可用的であり続ける。システム７８８及び
そのソフトウェア製品は、拡張の容易性と、ユーザー間
の資源の共有と、複雑な必要条件に対する解決を与えつ
つ、末端ユーザーに対して単一システム・イメージを維
持するのである。
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム７
８８ハードウエア設計の一部であるので、アプリケーシ
ョン・プログラムの開発者によるプログラミングを必要
としない。すなわち、フォールト・トレランスはζソフ
トウェアのオーバーヘッドまたは性能の低下をもたらす
ことなく＊或される。システム／８８は、プロセッサ、
Ｉ［接アクセス記憶装置（ＤＡＳＤ〉、ディスク、メモ
リ及びコントローラなとの主要な構成要素を複写（２重
化）することによってフォールト・トレランスを遠戚す
る。もし２重化された要素が故障すると、その２重化さ
れた相手が自動的に処理を継続し、システムは末端ユー
ザーに対して可用的であり続ける。システム７８８及び
そのソフトウェア製品は、拡張の容易性と、ユーザー間
の資源の共有と、複雑な必要条件に対する解決を与えつ
つ、末端ユーザーに対して単一システム・イメージを維
持するのである。
単一システム・イメージは、ネットワークまたはＬＡＮ
によって相互接続され、めいめいが自分のファイルとＩ
ｌｏをもつ多くのプロセッサからなり、ユーザーに対し
て、単一マシンにログオンしているかのごとき印象を与
える分散処理環境である。オペレーティング・システム
は、ユーザーをして、ディレクトリを変更するだけで、
１つのマシンから別のマシンへ移行することを可能なら
しめる。
によって相互接続され、めいめいが自分のファイルとＩ
ｌｏをもつ多くのプロセッサからなり、ユーザーに対し
て、単一マシンにログオンしているかのごとき印象を与
える分散処理環境である。オペレーティング・システム
は、ユーザーをして、ディレクトリを変更するだけで、
１つのマシンから別のマシンへ移行することを可能なら
しめる。
適切な計画により、システム７８８が走っている間に、
末端ユーザーに対する単一システム・イメージを保った
ままで、システム７８８の処理容量を拡張することがで
きる。システム／８８Ｈ８ＤＩを使用して複数の処理モ
ジュールをシステムに結合し、システム７８８ネツトワ
ークを使用して複数のシステムをネットワークに結合す
ることにより、水平方向の拡張が達成される。
末端ユーザーに対する単一システム・イメージを保った
ままで、システム７８８の処理容量を拡張することがで
きる。システム／８８Ｈ８ＤＩを使用して複数の処理モ
ジュールをシステムに結合し、システム７８８ネツトワ
ークを使用して複数のシステムをネットワークに結合す
ることにより、水平方向の拡張が達成される。
システム／８８処理モジユールは、％６Ａ図に示すよう
に、完全な、単独コンピュータである。
に、完全な、単独コンピュータである。
システム７８８システムは、単一モジュールであるか、
または、第６Ｂ図に示すようにＩＢＭＨ８ＤＩを用いた
、ローカル・ネットワークである。遠隔伝送設備を使用
したシステム７８８ネツトワークは、ユーザーに対して
単一システム・イメージを形成するように複数のシステ
ムを相互接続するために使用される設備であるゆ長距離
ネットワーク−を形成するために、通信回線によって、
２つまたはそれ以上のシステムを相互接続するこヒがで
きる。この接続は、直接ケーブル、リースされた電話回
線、またはＸ、２６ネツトワークを！ｌｅて行うことが
できる。システム／８８ネツトワークは、遠隔資源に対
する参照を検出し、ユーザーには完全に透過的に、モジ
ュールとシステムの間でメツセージを経路指示する。
または、第６Ｂ図に示すようにＩＢＭＨ８ＤＩを用いた
、ローカル・ネットワークである。遠隔伝送設備を使用
したシステム７８８ネツトワークは、ユーザーに対して
単一システム・イメージを形成するように複数のシステ
ムを相互接続するために使用される設備であるゆ長距離
ネットワーク−を形成するために、通信回線によって、
２つまたはそれ以上のシステムを相互接続するこヒがで
きる。この接続は、直接ケーブル、リースされた電話回
線、またはＸ、２６ネツトワークを！ｌｅて行うことが
できる。システム／８８ネツトワークは、遠隔資源に対
する参照を検出し、ユーザーには完全に透過的に、モジ
ュールとシステムの間でメツセージを経路指示する。
ホットプラグ可能性とは、システム動作を中断させるこ
となく多くのハードウェア交換を可能ならしめるもので
ある。システム７８８は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要員が、故障した２重化ボードを除去し交換する
ことができる。このとき、顧客に対する恩恵として、タ
イムリーに修理できることと、保守コストが低いことが
ある。
となく多くのハードウェア交換を可能ならしめるもので
ある。システム７８８は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要員が、故障した２重化ボードを除去し交換する
ことができる。このとき、顧客に対する恩恵として、タ
イムリーに修理できることと、保守コストが低いことが
ある。
システム７８日は、フォールト・トレラント、連続動作
マシンではあるけれども、マシン動作を停止させる必要
がある時もある。そのような例ヒしては、システム／８
８オペレーテイング・システムのアップグレード、ハー
ドウェア構成の変更（主記憶の追加）、またはある種の
サービス手続がある。
マシンではあるけれども、マシン動作を停止させる必要
がある時もある。そのような例ヒしては、システム／８
８オペレーテイング・システムのアップグレード、ハー
ドウェア構成の変更（主記憶の追加）、またはある種の
サービス手続がある。
２重化されたシステム／８８の要素とシステム７８８ソ
フトウエアは、データの完全性を維持することを支援す
る。システム／８８は、故ｌｌＩまたは故障時点の過渡
エラーを検出し、それをアプリケーション・プログラム
またはデータに伝搬しないようにする。データは汚染か
ら保護され、システムの完全性が維持される。各要素は
、自己のエラー検出論理及び診断手段をもっている。こ
のエラー検出論理は、各マシン・サイクルの並列動作の
結果を比較する。
フトウエアは、データの完全性を維持することを支援す
る。システム／８８は、故ｌｌＩまたは故障時点の過渡
エラーを検出し、それをアプリケーション・プログラム
またはデータに伝搬しないようにする。データは汚染か
ら保護され、システムの完全性が維持される。各要素は
、自己のエラー検出論理及び診断手段をもっている。こ
のエラー検出論理は、各マシン・サイクルの並列動作の
結果を比較する。
もしシステムが要素誤動作を検出したなら、その要素は
自動的にサービスから除去される。そして、故障要素が
内部診断によってチエツクされている間に、処理は、２
重化した他方の側で続けられる。この故障検出機能は、
処理が２重化した他方の側で続けられる間に、サービス
から除去された故障要素上で自動的に診断ルーチンを走
らせる。もしその診断によりある要素の交換の必要あり
、との決定がなされたなら、システム／８８は、その問
題を報告するために、自動的にサポート・センターを呼
び出すことができる。すると、顧客は、迅速な修理と、
低い保守コストから恩恵を受ける訳である。
自動的にサービスから除去される。そして、故障要素が
内部診断によってチエツクされている間に、処理は、２
重化した他方の側で続けられる。この故障検出機能は、
処理が２重化した他方の側で続けられる間に、サービス
から除去された故障要素上で自動的に診断ルーチンを走
らせる。もしその診断によりある要素の交換の必要あり
、との決定がなされたなら、システム／８８は、その問
題を報告するために、自動的にサポート・センターを呼
び出すことができる。すると、顧客は、迅速な修理と、
低い保守コストから恩恵を受ける訳である。
システム７８８は一般的には、米国特許第４４５３２１
５号、同第４５９７０８４号、同第４６６４８５７号及
び同第４８１８９９０号に基づく。米国特許第４４６３
２１６号の一部が本願の第７図及び第８ｇＡに図式的に
示されている。
５号、同第４５９７０８４号、同第４６６４８５７号及
び同第４８１８９９０号に基づく。米国特許第４４６３
２１６号の一部が本願の第７図及び第８ｇＡに図式的に
示されている。
第７図及び第８図のコンピュータ・システムは、処理装
置１２と、ランダム・アクセス記憶装置１６と、周辺制
御装置２０．２４．３２と、モジュールの複数の装置の
閏の全ての情報を与える単一のパス構造をもつプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のパス構造は、２重化対パスＡ、Ｂをもち、各機能ユニ
ット１２．１６．２０．２４．３２も同一の相手ユニッ
トをもつ。非同期周辺装置によって動作する制御装置以
外の各ユニットは、通常、その相手ユニットと、ステッ
プをロックされて同期的に動作する。例えば、プロセッ
サ・モジュールの２つのメモリ・ユニット１８．１８は
通常、ともに２つの対パスＡ、Ｂを駆動し、ともにパス
構造３０によって完全に同期して駆動される。
置１２と、ランダム・アクセス記憶装置１６と、周辺制
御装置２０．２４．３２と、モジュールの複数の装置の
閏の全ての情報を与える単一のパス構造をもつプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のパス構造は、２重化対パスＡ、Ｂをもち、各機能ユニ
ット１２．１６．２０．２４．３２も同一の相手ユニッ
トをもつ。非同期周辺装置によって動作する制御装置以
外の各ユニットは、通常、その相手ユニットと、ステッ
プをロックされて同期的に動作する。例えば、プロセッ
サ・モジュールの２つのメモリ・ユニット１８．１８は
通常、ともに２つの対パスＡ、Ｂを駆動し、ともにパス
構造３０によって完全に同期して駆動される。
コンピュータ・システムは、プロセッサ・モジュール内
の各機能レベルで故障検出を行う。この機能を達成する
ために、エラー検出器が各ユニット内のハードウェア動
作を！視し、ユニット間の情報転送をチエツクする。エ
ラーの検出により、プロセッサ・モジュールが、エラー
を生じたパスまたはユニットが別のユニットに情報を転
送しないようにエラーを生じたパスまたはユニットを分
離し、そのモジュールは動作を継続する。その継続され
る動作は、故障のパスまたはユニットの相手側のパスま
たはユニットを使用する。エラーの検出が情報の転送に
先行する場合、継続される動作は、その転送を、故障が
ない場合にその転送が行なわれるであろう時間と同一の
時間にその転送を行うことができる。エラー検出が情報
転送と同時である時には、継続される動作は、転送を反
復することができる。
の各機能レベルで故障検出を行う。この機能を達成する
ために、エラー検出器が各ユニット内のハードウェア動
作を！視し、ユニット間の情報転送をチエツクする。エ
ラーの検出により、プロセッサ・モジュールが、エラー
を生じたパスまたはユニットが別のユニットに情報を転
送しないようにエラーを生じたパスまたはユニットを分
離し、そのモジュールは動作を継続する。その継続され
る動作は、故障のパスまたはユニットの相手側のパスま
たはユニットを使用する。エラーの検出が情報の転送に
先行する場合、継続される動作は、その転送を、故障が
ない場合にその転送が行なわれるであろう時間と同一の
時間にその転送を行うことができる。エラー検出が情報
転送と同時である時には、継続される動作は、転送を反
復することができる。
コンピュータ・システムは、上述の故障検出及び回復動
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるので
、全体のデータ有効性を保証するためには転送を反復し
さえすればよい。
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるので
、全体のデータ有効性を保証するためには転送を反復し
さえすればよい。
プロセッサ・モジュールは、フォールト・トレラント動
作を与えるために、相当なハードウェア冗長性をもって
いるけれとも、２重化ユニットをもっていないモジュー
ルでも、やはり完全に動作する。
作を与えるために、相当なハードウェア冗長性をもって
いるけれとも、２重化ユニットをもっていないモジュー
ルでも、やはり完全に動作する。
この機能的ユニット冗長性は、どれかのユニットで故障
が生じた時、モジュールが動作を継続するのを可能なら
しめる。−膜内に、プロセッサ・モジュールは、故障が
検出されない限り、選択された同期性を以て、連続的に
動作する。そして、どれかのユニットで故障が検出され
ると、そのユニットは、モジュールの他のユニットに情
報を転送することができないように、分離され、切り放
される。切り放されたユニットの相手は、通常、実質的
に中断なく動作を継続する。
が生じた時、モジュールが動作を継続するのを可能なら
しめる。−膜内に、プロセッサ・モジュールは、故障が
検出されない限り、選択された同期性を以て、連続的に
動作する。そして、どれかのユニットで故障が検出され
ると、そのユニットは、モジュールの他のユニットに情
報を転送することができないように、分離され、切り放
される。切り放されたユニットの相手は、通常、実質的
に中断なく動作を継続する。
フォールト・トレラント動作を与えるための、モジュー
ル内の機能ユニットの双対２１１化に加えて、プロセッ
サ・モジュール内の各ユニットは、−膜内に、データ転
送に関連するハードウェアの複製をもつ。この機能ユニ
ット内の複製の目的は、別のユニットとは独立に、その
ユニット内で障害をテストすることにある。エラー検出
構造などの、モジュール内の別の構造は、−膜内には２
重化されない。
ル内の機能ユニットの双対２１１化に加えて、プロセッ
サ・モジュール内の各ユニットは、−膜内に、データ転
送に関連するハードウェアの複製をもつ。この機能ユニ
ット内の複製の目的は、別のユニットとは独立に、その
ユニット内で障害をテストすることにある。エラー検出
構造などの、モジュール内の別の構造は、−膜内には２
重化されない。
プロセッサ・モジュールの全てのユニットにサービスを
行う共通パス構造は、好適には、前述の２レベルの複製
と、Ａパスと、Ａパスを複製するＢパスと、Ｘパスを形
成する３組の導体をもつ。Ａ及びＢバスのおのおのは、
同一のセットのサイクル定義、アドレス、データ、パリ
ティ及び、ユニットの間のエラー情報の転送を警告する
ために比較することのできる他の信号を流す。２重化さ
れていないＸパスの導体は、−膜内には、タイミング、
エラー状態、及び電力などの、モジュール全体の信号及
び他の動作信号を流す。追加的なＣパスは、相手のユニ
ットとの間のローカル通信のために設けられている。
行う共通パス構造は、好適には、前述の２レベルの複製
と、Ａパスと、Ａパスを複製するＢパスと、Ｘパスを形
成する３組の導体をもつ。Ａ及びＢバスのおのおのは、
同一のセットのサイクル定義、アドレス、データ、パリ
ティ及び、ユニットの間のエラー情報の転送を警告する
ために比較することのできる他の信号を流す。２重化さ
れていないＸパスの導体は、−膜内には、タイミング、
エラー状態、及び電力などの、モジュール全体の信号及
び他の動作信号を流す。追加的なＣパスは、相手のユニ
ットとの間のローカル通信のために設けられている。
プロセッサ・モジュールは、ユニットの２重化部分の動
作を比較し、パリティ及び他のエラー・チエツク・コー
ドを使用することなどの、各機能ユニット内の技術の結
合と、供給電圧などの動作パラメータの監視によって、
故障を検出する。各中央処理装置は２つの冗長処理部分
をもち、もし比較結果が無効を示すなら、その処理ユニ
ットを、パス構造へ情報を転送しないように分離する。
作を比較し、パリティ及び他のエラー・チエツク・コー
ドを使用することなどの、各機能ユニット内の技術の結
合と、供給電圧などの動作パラメータの監視によって、
故障を検出する。各中央処理装置は２つの冗長処理部分
をもち、もし比較結果が無効を示すなら、その処理ユニ
ットを、パス構造へ情報を転送しないように分離する。
このことは、プロセッサ・モジュールの他の機能ユニッ
トを、問題の処理装置から生じ得る障害情報から分離す
ることになる。各処理装置は、複製されない仮想メモリ
動作を実行するための段ももっ。この段では、処理装置
は寧ろ、障害を検出するためのパリティ技術を採用する
。
トを、問題の処理装置から生じ得る障害情報から分離す
ることになる。各処理装置は、複製されない仮想メモリ
動作を実行するための段ももっ。この段では、処理装置
は寧ろ、障害を検出するためのパリティ技術を採用する
。
ランダム・アクセス・メモリ装置１Ｇは、２つの非冗長
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの興なるバイトの記憶毎に配列されている。こ
の装置は、エラー訂正コードによって、各メモリ区画、
及び２つの区画の複合体の両方で障害を検出する。ここ
でも、エラー検出器は、そのメモリ・ユニットを、潜在
的にエラーの可能性がある情報がパス構造、ひいては別
のユニットに転送されないように無効化する。
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの興なるバイトの記憶毎に配列されている。こ
の装置は、エラー訂正コードによって、各メモリ区画、
及び２つの区画の複合体の両方で障害を検出する。ここ
でも、エラー検出器は、そのメモリ・ユニットを、潜在
的にエラーの可能性がある情報がパス構造、ひいては別
のユニットに転送されないように無効化する。
メモリ・ユニット１６にはまた、２重化されたパス導体
、すなわちパスＡ及びパスＢをチエツクする、というタ
スクが割当てられている。このため、ユニットは、アド
レス信号をテストし、パス構造上のデータ信号をテスト
するパリティ・チエッカをもっている。さらに、コンパ
レータが、バスＡ上の全ての信号を、Ｂバス上の全ての
データと比較する。このようにしてどちらかのパスが故
障していることを検出すると、メモリ・ユニットは、Ｘ
パスによって、モジュールの他のユニットに、故障して
いない側のパスにのみ従うように通知する。
、すなわちパスＡ及びパスＢをチエツクする、というタ
スクが割当てられている。このため、ユニットは、アド
レス信号をテストし、パス構造上のデータ信号をテスト
するパリティ・チエッカをもっている。さらに、コンパ
レータが、バスＡ上の全ての信号を、Ｂバス上の全ての
データと比較する。このようにしてどちらかのパスが故
障していることを検出すると、メモリ・ユニットは、Ｘ
パスによって、モジュールの他のユニットに、故障して
いない側のパスにのみ従うように通知する。
プロセッサ・モジュールのための周辺制御二ニットは、
共通パス構造との接続のためのパス・インターフェース
区画と、「駆動」及び「チエツク」と称される２重化制
御区画と、ユニットがサービスを行う周辺入出力装置と
を採用する。また、ディスク・メモリ５２ａ、６２ｂを
動作させるためのディスク制御ユニット２０．２２と、
通信パネル５０を通じて、端末、プリンタ及びモデムを
もつ通信装置を動作するための通信制御ユニット２４．
２８と、１つのプロセッサ・モジュールを、多重プロセ
ッサ・システム中の他のプロセッサと相互接続するため
のＨＳＤＩｉ！Ｉ制御ユニット３２．３４が存在する。
共通パス構造との接続のためのパス・インターフェース
区画と、「駆動」及び「チエツク」と称される２重化制
御区画と、ユニットがサービスを行う周辺入出力装置と
を採用する。また、ディスク・メモリ５２ａ、６２ｂを
動作させるためのディスク制御ユニット２０．２２と、
通信パネル５０を通じて、端末、プリンタ及びモデムを
もつ通信装置を動作するための通信制御ユニット２４．
２８と、１つのプロセッサ・モジュールを、多重プロセ
ッサ・システム中の他のプロセッサと相互接続するため
のＨＳＤＩｉ！Ｉ制御ユニット３２．３４が存在する。
各側で、パス・インターフェース区画が、Ａパスまたは
Ｂパスの駆動及びチエツク制御区画に入力信号を供給し
、パス構造のある入力信号の論理エラーをテストじ一１
駆動及びチエツク・チャネルからの信号出力の同−牲を
チエツクする。各周辺！ＩＪ御二ニット中の駆動制御区
画は、そのユニットにサービスするｌ１０ＩＩ置に適切
な、制御、アドレス、状況及びデータ操作１％＆能を与
える。そのユニットのデータ制御区画は、駆動制御区画
をチエツクする、という目的のためには実質的に同一で
ある。８制御ユニツトの周辺インターフェース区画は、
制御ユニットと、周辺装置の間を通過する信号にエラー
がないかどうかをテストするためのパリティ及びコンパ
レータ装置の組み合わせをもつ。
Ｂパスの駆動及びチエツク制御区画に入力信号を供給し
、パス構造のある入力信号の論理エラーをテストじ一１
駆動及びチエツク・チャネルからの信号出力の同−牲を
チエツクする。各周辺！ＩＪ御二ニット中の駆動制御区
画は、そのユニットにサービスするｌ１０ＩＩ置に適切
な、制御、アドレス、状況及びデータ操作１％＆能を与
える。そのユニットのデータ制御区画は、駆動制御区画
をチエツクする、という目的のためには実質的に同一で
ある。８制御ユニツトの周辺インターフェース区画は、
制御ユニットと、周辺装置の間を通過する信号にエラー
がないかどうかをテストするためのパリティ及びコンパ
レータ装置の組み合わせをもつ。
通信制御ユニット２４などの、同期的Ｉ１０装置により
動作する周辺制御ユニットは、その相手ユニット２４と
、ステップをロックされた同期状態で動作する。しかし
、対のディスク制御ユニット２０，２２は、興なる非同
期ディスク・メモリにより動作するので、その同期は限
定的−である。
動作する周辺制御ユニットは、その相手ユニット２４と
、ステップをロックされた同期状態で動作する。しかし
、対のディスク制御ユニット２０，２２は、興なる非同
期ディスク・メモリにより動作するので、その同期は限
定的−である。
対のディスク制御ユニット２０．２２は、同時に書きこ
み動作を行うが、ディスク・メモリが互いに非同期的に
動作する限りにおいて、厳密な同期にはない。制御ユニ
ット３２及びその相手もまた、典型的には、限定された
程度の同期で動作する。
み動作を行うが、ディスク・メモリが互いに非同期的に
動作する限りにおいて、厳密な同期にはない。制御ユニ
ット３２及びその相手もまた、典型的には、限定された
程度の同期で動作する。
モジュールのための電源ユニットは、２つのバルク電源
を使用し、そのおのおのは、対のユニットの一方のユニ
ットにのみ動作電力を提供する。
を使用し、そのおのおのは、対のユニットの一方のユニ
ットにのみ動作電力を提供する。
このように、１つのバルク電源が、パス構造の１つの２
重化部分と、２つの対メモリ・ユニットの１つと、周辺
制御ユニットの多対の１つのユニットに給電する。バル
ク電源はまた、プロセッサ・モジュールの非２重化ユニ
ット１９も電力を与える。このモジュールの各ユニット
は、１つのバルク電源から動作電力を受取り、そのユニ
ットが必要とする動作電圧を発生する電力供給段をもつ
。
重化部分と、２つの対メモリ・ユニットの１つと、周辺
制御ユニットの多対の１つのユニットに給電する。バル
ク電源はまた、プロセッサ・モジュールの非２重化ユニ
ット１９も電力を与える。このモジュールの各ユニット
は、１つのバルク電源から動作電力を受取り、そのユニ
ットが必要とする動作電圧を発生する電力供給段をもつ
。
この電力供給段は、さらに、供給電圧を監視する。そし
て、障害的な供給電圧を検出すると、その電力段は、そ
のユニットからパス構造への全ての出力線をアース電位
にクランプする信号を発生する。この動作は、任意のユ
ニットにおける電力障害が、パス構造への障害的な情報
の伝送をもたらすのを防止する。
て、障害的な供給電圧を検出すると、その電力段は、そ
のユニットからパス構造への全ての出力線をアース電位
にクランプする信号を発生する。この動作は、任意のユ
ニットにおける電力障害が、パス構造への障害的な情報
の伝送をもたらすのを防止する。
プロセッサ・モジュールのうちには、実際の情報転送の
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニッ
トは、このようにして゛、障害が検出される際の情報転
送を禁止する。
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニッ
トは、このようにして゛、障害が検出される際の情報転
送を禁止する。
しかし、このモジュールは、中断または遅延なく動作を
Ｉｍ＠することができ、ＩＰ禁止相手ユニットから情報
転送を行う。
Ｉｍ＠することができ、ＩＰ禁止相手ユニットから情報
転送を行う。
一般的には、動作時間がより重要である中央処理装置と
メモリ・ユニットとを少なくとも含む、プロセッサ・モ
ジュールの他のユニットは、各情報転送を、その転送に
関連するエラー検出と同時に実行する。そして、障害が
検出されると、そのユニットは直ちに、別の処理ユニッ
トに菖ぐ前の情報転送を無視するように報知するり号を
発生する。プロセッサ・モジュールは、その障害状態を
報告したユニットの相手からその情報転送を反復するこ
とができる。この動作方法は、各情報転送が、エラー訂
正のための遅延を生じることなく実行される、という点
で、最大の動作速度をもたらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、とのユ
ニットがシステム・パスに対するアクセスを獲得するの
かを決定するためのパス調停手段が設けられている。
メモリ・ユニットとを少なくとも含む、プロセッサ・モ
ジュールの他のユニットは、各情報転送を、その転送に
関連するエラー検出と同時に実行する。そして、障害が
検出されると、そのユニットは直ちに、別の処理ユニッ
トに菖ぐ前の情報転送を無視するように報知するり号を
発生する。プロセッサ・モジュールは、その障害状態を
報告したユニットの相手からその情報転送を反復するこ
とができる。この動作方法は、各情報転送が、エラー訂
正のための遅延を生じることなく実行される、という点
で、最大の動作速度をもたらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、とのユ
ニットがシステム・パスに対するアクセスを獲得するの
かを決定するためのパス調停手段が設けられている。
Ｅ９、）１５ＤＩネットワークを介して相互接続された
フォールト・トレラントＳ／３７０モジュール 第７区は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ対１２．１４の
相互接続を示す。これらは、モジュール１０の２重化Ｓ
／８８ユニツト１２．１４に置き換えられた時、新規且
つ独特の５７３７０モジユール９を形成する。そのよう
な独特のモジュール９が、モジュール１０のための、第
６Ｂ及びｓｃｍに示すのと同様の様式でＳ／８８ Ｈ
ＳＤＩとネットワークによって相互接続されている時、
それらは、フォールト・トレランスと、単−システム・
イメージと、ホットプラグ可能性と、同一モジュール内
の複数Ｓ／８８処理装置間でのＩ１０負荷共有なとの５
７８８の機能をもつ（Ｓ／８８複合体でなくて）Ｓ／３
７０複合体を形式する。
フォールト・トレラントＳ／３７０モジュール 第７区は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ対１２．１４の
相互接続を示す。これらは、モジュール１０の２重化Ｓ
／８８ユニツト１２．１４に置き換えられた時、新規且
つ独特の５７３７０モジユール９を形成する。そのよう
な独特のモジュール９が、モジュール１０のための、第
６Ｂ及びｓｃｍに示すのと同様の様式でＳ／８８ Ｈ
ＳＤＩとネットワークによって相互接続されている時、
それらは、フォールト・トレランスと、単−システム・
イメージと、ホットプラグ可能性と、同一モジュール内
の複数Ｓ／８８処理装置間でのＩ１０負荷共有なとの５
７８８の機能をもつ（Ｓ／８８複合体でなくて）Ｓ／３
７０複合体を形式する。
特に、独自モジュール９の相手ユニット２１．２３中の
Ｓ／３７０プロセツサは、個々のＳ／３７０オペレーテ
イング・システムの制御の下でＳ／３７０命令を実行し
、相互接続されたＳ／８８プロセツサは、Ｓ／８８アプ
リケーシヨン・プログラムと連結したＳ／８８オペレー
テイング・システムの制御の下で、個別のＳ／８８記憶
及びＳ／８８周辺装置と連結したＳ／３７０ Ｉ１０
１００全てを実行する。
Ｓ／３７０プロセツサは、個々のＳ／３７０オペレーテ
イング・システムの制御の下でＳ／３７０命令を実行し
、相互接続されたＳ／８８プロセツサは、Ｓ／８８アプ
リケーシヨン・プログラムと連結したＳ／８８オペレー
テイング・システムの制御の下で、個別のＳ／８８記憶
及びＳ／８８周辺装置と連結したＳ／３７０ Ｉ１０
１００全てを実行する。
さらに、この新規なモジュール９内には、モジュール９
内でのＳ／３７０複数プロセツサ環境を可能ならしめる
ために、Ｓ／３７０−８／８８プロセツサ対ユニツト２
５及び２７と、２９及び３１を収容することができる。
内でのＳ／３７０複数プロセツサ環境を可能ならしめる
ために、Ｓ／３７０−８／８８プロセツサ対ユニツト２
５及び２７と、２９及び３１を収容することができる。
さらに、対ユニット２１．２３と、２５．２７と、２９
．３１内の’Ｓ ／ ３７０プロセツサは、各組対毎に
異なるＳ／３７０オペレーテイング・システムの下で動
作することができる。
．３１内の’Ｓ ／ ３７０プロセツサは、各組対毎に
異なるＳ／３７０オペレーテイング・システムの下で動
作することができる。
Ｅｌｏ、２重化プロセッサ対ユニット２１．２３の一般
的説明 第８図は、Ｓ／３７０及びＳ／８８プロセツサをユニッ
ト２１内で相互接続するための好適な形式を示す図であ
る。
的説明 第８図は、Ｓ／３７０及びＳ／８８プロセツサをユニッ
ト２１内で相互接続するための好適な形式を示す図であ
る。
ユニット２１の下部分は、各プロセッサ要素の対６０．
６２において単一のプロセッサ要素を除けば、前述の米
国特許第４４６３２１！５号のプロセッサ１２と実質的
に同一の中央プロセッサ１２をもつ。米国特許第４４６
３２１６号においては、それぞれがユーザー・コードと
オペレーティング・システム・コードとを実行するため
に、参照番号６０及び６２のところに双対プロセッサが
設けられている。
６２において単一のプロセッサ要素を除けば、前述の米
国特許第４４６３２１！５号のプロセッサ１２と実質的
に同一の中央プロセッサ１２をもつ。米国特許第４４６
３２１６号においては、それぞれがユーザー・コードと
オペレーティング・システム・コードとを実行するため
に、参照番号６０及び６２のところに双対プロセッサが
設けられている。
本発明では、その開方の機能が、単一のマイクロプロセ
ッサ、好適にはモトローラＭＣ６８０２０マイクロプロ
セツサによって実行される。尚、ＭＣ６８０２０マイク
ロプロセツサは、モトローラ社発行の、著作権１９８９
．１９８８、ＭＣ６８０２０Ｕｓｅｒｓ Ｍａｎｎｕ
ａｌ、第３版に説明されている。
ッサ、好適にはモトローラＭＣ６８０２０マイクロプロ
セツサによって実行される。尚、ＭＣ６８０２０マイク
ロプロセツサは、モトローラ社発行の、著作権１９８９
．１９８８、ＭＣ６８０２０Ｕｓｅｒｓ Ｍａｎｎｕ
ａｌ、第３版に説明されている。
このように、各プロセッサ要素（ＰＥ）６０及び６２は
、好適にはモトローラＭＣ６８０２０マイクロプロセツ
サである。マルチプレクサ＜ＭＰＬＸ）８１．６３がプ
ロセッサ要素６０，８２を、米国特許第４４６３２１５
号に詳述されるような方法で、アドレス／データ／制御
式及びＢバスとトランシーバ１２ｅによってバス構造３
０に接続する。また、要素６０，６２のためにローカル
制御６４．６Ｂと仮想記憶マツプ１２ｅが設けられてい
る。コンパレータ（比較）１２ｆは、バス３０とプロセ
ッサ要素６０．６２の間を行来する制御、データ及びア
ドレス線上の信号を比較することによって、エラーをも
たらす障害をチエツクする。その信号の不一致は、コン
パレータ１２ｆから共通制御回路８Ｇへ至るエラー信号
を引き起こし、共通制御回路８Ｂは、バス構造３０のＸ
バス上にエラー信号を送出し、処理ｌニット１２を切り
放すためにトランシーバ１２ｅ中のドライバ（図示しな
い）を無効化する。クランプ回路８９．９０は、ユニッ
ト１２の電力障害に応答して、ユニット１２からの全て
の出力線をアースにクランプする。これらの要素は、米
国特許第４４５３２１５号に詳述されている。
、好適にはモトローラＭＣ６８０２０マイクロプロセツ
サである。マルチプレクサ＜ＭＰＬＸ）８１．６３がプ
ロセッサ要素６０，８２を、米国特許第４４６３２１５
号に詳述されるような方法で、アドレス／データ／制御
式及びＢバスとトランシーバ１２ｅによってバス構造３
０に接続する。また、要素６０，６２のためにローカル
制御６４．６Ｂと仮想記憶マツプ１２ｅが設けられてい
る。コンパレータ（比較）１２ｆは、バス３０とプロセ
ッサ要素６０．６２の間を行来する制御、データ及びア
ドレス線上の信号を比較することによって、エラーをも
たらす障害をチエツクする。その信号の不一致は、コン
パレータ１２ｆから共通制御回路８Ｇへ至るエラー信号
を引き起こし、共通制御回路８Ｂは、バス構造３０のＸ
バス上にエラー信号を送出し、処理ｌニット１２を切り
放すためにトランシーバ１２ｅ中のドライバ（図示しな
い）を無効化する。クランプ回路８９．９０は、ユニッ
ト１２の電力障害に応答して、ユニット１２からの全て
の出力線をアースにクランプする。これらの要素は、米
国特許第４４５３２１５号に詳述されている。
第８図の上方部分は、Ｓ／３７０プロセツサ要素８５．
８７の対をＳ／８８バス構造、及び５７８８プロセツサ
要素５Ｏ１６２に接続する好適な形式を示す図である。
８７の対をＳ／８８バス構造、及び５７８８プロセツサ
要素５Ｏ１６２に接続する好適な形式を示す図である。
プロセッサ要素８５．８７は、マルチプレクサ７１．７
３及びトランシーバ１３を介して、要素８０，６２がパ
ス構造３０に接続されているのと論理的に同様の様式で
バス構造３０に接続されている。
３及びトランシーバ１３を介して、要素８０，６２がパ
ス構造３０に接続されているのと論理的に同様の様式で
バス構造３０に接続されている。
コンパレータ（比較回路〉１５（第３２Ａ及び３２Ｂ図
に詳述）と、クランプ回＠７７及び７９と、共通制御７
５が設けられ、制御回路８６は、プロセッサ要素６０，
６２のＳ／８８割り込み機構に結合されている。Ｓ／３
７０プロセッサ８Ｓ、８７とその関連ハードウェアは、
エラー処理と回復を行うために５７８８を使用する。こ
のため、共通制御回路７５は、共通制御回路７５Ｂが、
比較回路１５によって検出されたエラーを処理すること
を可能ならしめるために、４！ｉ９５を介して共通制御
回路８６に結合される。この結合１９６はまた、共通側
４Ｋ１７６及び８６が、どちらかのプロセッサ対にエラ
ーが生じた場合に、その両方のプロセッサを切り放すこ
とを可能ならしめる。
に詳述）と、クランプ回＠７７及び７９と、共通制御７
５が設けられ、制御回路８６は、プロセッサ要素６０，
６２のＳ／８８割り込み機構に結合されている。Ｓ／３
７０プロセッサ８Ｓ、８７とその関連ハードウェアは、
エラー処理と回復を行うために５７８８を使用する。こ
のため、共通制御回路７５は、共通制御回路７５Ｂが、
比較回路１５によって検出されたエラーを処理すること
を可能ならしめるために、４！ｉ９５を介して共通制御
回路８６に結合される。この結合１９６はまた、共通側
４Ｋ１７６及び８６が、どちらかのプロセッサ対にエラ
ーが生じた場合に、その両方のプロセッサを切り放すこ
とを可能ならしめる。
ユニット２１中のＳ／３７０プロセツサ装置の好適な構
成は、中央処理（プロセッサ）要素８５１８７と、記憶
管理ユニット８１．８３と、プロセッサ間（例えばＳ／
３７０とＳ／８Ｂ）インターフェース８９．９１をもつ
。記憶管理ユニット８１．８３は、マルチプレクサ７１
．７３と、トランシーバ１３と、パス構造３０を介して
、プロセッサ要素８５．８７をＳ／８８主記憶１Ｂに結
合する。
成は、中央処理（プロセッサ）要素８５１８７と、記憶
管理ユニット８１．８３と、プロセッサ間（例えばＳ／
３７０とＳ／８Ｂ）インターフェース８９．９１をもつ
。記憶管理ユニット８１．８３は、マルチプレクサ７１
．７３と、トランシーバ１３と、パス構造３０を介して
、プロセッサ要素８５．８７をＳ／８８主記憶１Ｂに結
合する。
インターフェース８９．９１は、Ｓ／３７０プロセツサ
要素８５．８７をそれぞれ、５７８８プロセツサ要素６
２．８０のプロセッサ・パスに結合する。
要素８５．８７をそれぞれ、５７８８プロセツサ要素６
２．８０のプロセッサ・パスに結合する。
相手のプロセッサ・ユニット２３は、プロセッサ・ユニ
ット２１と同一である。上記説明に関連して、ユニット
２１中の２つのプロセッサ要素６０１６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一の５７８８オペレーテイング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。
ット２１と同一である。上記説明に関連して、ユニット
２１中の２つのプロセッサ要素６０１６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一の５７８８オペレーテイング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。
同様に、ユニット２１中の２つのプロセッサ要素８５．
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーテイング・シス
テムの制御の下で、同一の命令を同時に実行するために
、互いにロックステップ的に動作する。
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーテイング・シス
テムの制御の下で、同一の命令を同時に実行するために
、互いにロックステップ的に動作する。
ユニット２１または２３にエラーが生じた場合、そのユ
ニットは、別のユニットによるフォールト・トレラント
動作の継続を可能ならしめるために、サービスから除去
される。
ニットは、別のユニットによるフォールト・トレラント
動作の継続を可能ならしめるために、サービスから除去
される。
さて、Ｓ／３７０処理ユニツトのある特定の実現構成に
ついて以下説明するけれとも、インターナショナル・ビ
ジネス・マシーンズ・コーポレーションから発行され入
手可能な、ＩＢＭ ５ｙｓｔｅｃａ／３７０Ｐｒｉｎｃ
ｉｐｌｅｓ ｏｆｏｐｅｒａｔｉｏｎ （発行番号ＧＡ
２２−７０００−１０ミ第１１版、１９８７年９月）に
記述されている必要条件と互換な別の実現構成を使用し
てもよいことが理解されよう。
ついて以下説明するけれとも、インターナショナル・ビ
ジネス・マシーンズ・コーポレーションから発行され入
手可能な、ＩＢＭ ５ｙｓｔｅｃａ／３７０Ｐｒｉｎｃ
ｉｐｌｅｓ ｏｆｏｐｅｒａｔｉｏｎ （発行番号ＧＡ
２２−７０００−１０ミ第１１版、１９８７年９月）に
記述されている必要条件と互換な別の実現構成を使用し
てもよいことが理解されよう。
第９Ａ及び第９Ｂ図は、第８図のプロセッサ・ユニット
２１のＳ／３７０及びＳ／８８構戒要素の物理的パッケ
ージングの一形態を示す図である。対の処理要素８５．
８７を含むＳ／３７０要素が１つのボード１０１上に取
り付けられ、対の処理要素６０．６２を含むＳ／８８要
素が別のボード１０２上に取り付けられる。２つのボー
ド１０１及び１０２は、サンドイッチ対１０３を形成す
るように互いに剛性的に接着され、モジュール９の背面
パネル（図示しない）の２つのスロットに挿入するよう
に適合され、慣用的な背面パネル結線技術によって、ボ
ード１０１及び１０２上の要素が、第８図及び米国特許
第４４５３２１５号に示されているように、互いに且つ
バス構造３０に接続される。
２１のＳ／３７０及びＳ／８８構戒要素の物理的パッケ
ージングの一形態を示す図である。対の処理要素８５．
８７を含むＳ／３７０要素が１つのボード１０１上に取
り付けられ、対の処理要素６０．６２を含むＳ／８８要
素が別のボード１０２上に取り付けられる。２つのボー
ド１０１及び１０２は、サンドイッチ対１０３を形成す
るように互いに剛性的に接着され、モジュール９の背面
パネル（図示しない）の２つのスロットに挿入するよう
に適合され、慣用的な背面パネル結線技術によって、ボ
ード１０１及び１０２上の要素が、第８図及び米国特許
第４４５３２１５号に示されているように、互いに且つ
バス構造３０に接続される。
Ｓ／３７０プロセツサの、Ｓ／８８プロセツサに対する
ｉＩ接結合を説明する前に、Ｓ／３７０プロセツサをし
て、（１）Ｓ／８８主記憶の一部を使用し、（２）Ｓ／
８８仮想記憶空間のあるものを利用するＳ／８８とコマ
ンド及びデータを交換することを可能ならしめる機構に
ついて簡単に説明しておくことは、本発明の理解を助け
るであろう。これらの機構については後でも詳細に説明
する。
ｉＩ接結合を説明する前に、Ｓ／３７０プロセツサをし
て、（１）Ｓ／８８主記憶の一部を使用し、（２）Ｓ／
８８仮想記憶空間のあるものを利用するＳ／８８とコマ
ンド及びデータを交換することを可能ならしめる機構に
ついて簡単に説明しておくことは、本発明の理解を助け
るであろう。これらの機構については後でも詳細に説明
する。
第１０図は、１つのモジュール９の記憶管理ユニット１
０５による、実記憶１６に対するＳ／８８仮想記憶のマ
ツピングの好適な形式を示す図である。仮想記憶空間１
０６は、Ｓ／８８オペレーテイング・システム空間１０
７と、ユーザー・アプリケーション空間１０８とに分割
される。そのスペース内で、領域１０９（アドレス００
７ＥＯ０００から００７ＥＦＦＦＦ）は、各Ｓ／３７０
プロセッサ要素を、ユニット２１なとのプロセッサ・ユ
ニット中の５７８８プロセツサ要素に結合するために使
用されるハードウェア及びコードのために予約されてい
る。アドレス空間１０９は、通常のシステム動作の間Ｓ
／８８オペレーティング・システムに対して透過的にな
されている。この空間１０９の用途については後で詳細
に説明する。
０５による、実記憶１６に対するＳ／８８仮想記憶のマ
ツピングの好適な形式を示す図である。仮想記憶空間１
０６は、Ｓ／８８オペレーテイング・システム空間１０
７と、ユーザー・アプリケーション空間１０８とに分割
される。そのスペース内で、領域１０９（アドレス００
７ＥＯ０００から００７ＥＦＦＦＦ）は、各Ｓ／３７０
プロセッサ要素を、ユニット２１なとのプロセッサ・ユ
ニット中の５７８８プロセツサ要素に結合するために使
用されるハードウェア及びコードのために予約されてい
る。アドレス空間１０９は、通常のシステム動作の間Ｓ
／８８オペレーティング・システムに対して透過的にな
されている。この空間１０９の用途については後で詳細
に説明する。
システム初期化の間に、記憶管理ユニット１０５は、Ｓ
／８８主記憶装置１６内に、ユニット２１及び２３なビ
の組（ｐａｒｔｎｅｒｅｄ） ：Ｌ ニー ット中の４
つのＳ／３７０プロセツサ要素からなる各セーット毎に
、Ｓ／３７０主記憶領域を割当てる。こうして、組みユ
ニット２１２３と、２５．２７と、２９．３１のそれぞ
れに、３つのＳ／３７０主記憶領域１８２．１８３及び
１６４が設けられる。
／８８主記憶装置１６内に、ユニット２１及び２３なビ
の組（ｐａｒｔｎｅｒｅｄ） ：Ｌ ニー ット中の４
つのＳ／３７０プロセツサ要素からなる各セーット毎に
、Ｓ／３７０主記憶領域を割当てる。こうして、組みユ
ニット２１２３と、２５．２７と、２９．３１のそれぞ
れに、３つのＳ／３７０主記憶領域１８２．１８３及び
１６４が設けられる。
組みのユニット内のＳ／８８プロセツサ要素は、米国特
許第４４６３２１５号に示すような様式で、記憶装置１
６の残りの部分にアクセスする。
許第４４６３２１５号に示すような様式で、記憶装置１
６の残りの部分にアクセスする。
Ｓ／３７０記憶領域１８２乃至１６４は、後述するよう
に、Ｓ／８８オペレーテイング・システムが、これらの
領域が「盗られて」おり、Ｓ／８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うことを知ることがないような様式で、割当てられる。
に、Ｓ／８８オペレーテイング・システムが、これらの
領域が「盗られて」おり、Ｓ／８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うことを知ることがないような様式で、割当てられる。
Ｓ／３７０システムは仮想システムであるので、それは
アドレス変換を介して主記憶領域にアクセスする。組の
主記憶装置１８も、同一のＳ／３７０主記憶領域（図示
しない）を必要とする。各Ｓ／３７０プロセツサ要素は
、その個別のＳ／３７０主記憶領域にのみアクセスする
ことができ、それがＳ／８８主記憶にアクセスしようと
する試みであるならエラー信号を発生する。５７８８プ
ロセツサはしかし、Ｓ／８８プロセツサ要素がそれのＳ
／３７０プロセツサ要素のためのＩ１０コントローラと
して動作するときに、Ｓ／３７０ ｌｌｏｆｉｌｌ作
の間に、Ｓ／３７０プロセツサ要素のＳ／３７０主記憶
領域にアクセス（またはアクセスを導く）ことができる
。
アドレス変換を介して主記憶領域にアクセスする。組の
主記憶装置１８も、同一のＳ／３７０主記憶領域（図示
しない）を必要とする。各Ｓ／３７０プロセツサ要素は
、その個別のＳ／３７０主記憶領域にのみアクセスする
ことができ、それがＳ／８８主記憶にアクセスしようと
する試みであるならエラー信号を発生する。５７８８プ
ロセツサはしかし、Ｓ／８８プロセツサ要素がそれのＳ
／３７０プロセツサ要素のためのＩ１０コントローラと
して動作するときに、Ｓ／３７０ ｌｌｏｆｉｌｌ作
の間に、Ｓ／３７０プロセツサ要素のＳ／３７０主記憶
領域にアクセス（またはアクセスを導く）ことができる
。
Ｅｌｌ。Ｓ／３７０及びＳ／８８プロセツサ要素の結合
第８図は、ユニット２１．２３のおのおので２つずつの
組みとなった、プロセッサ要素８５などの４つのＳ／３
７０プロセツサ要素と、ユニット２工、２３のおのおの
で２つずつの組みとなった、プロセッサ要素６８などの
４つのプロセッサ要素Ｓ／８８が与えられ、それらが、
全てのＳ／３７０プロセツサ要素が同時に同一のＳ／３
７０命令を実行し、全てのＳ／８８プロセツサ要素が同
時に同一の５７８８命令を実行するように結合される様
子を図式的に示している。このように、４つのＳ／３７
０プロセツサは全て、プログラム実行に関する限り、１
つのＳ／３７０プロセツサ・ユニットとして動作する。
組みとなった、プロセッサ要素８５などの４つのＳ／３
７０プロセツサ要素と、ユニット２工、２３のおのおの
で２つずつの組みとなった、プロセッサ要素６８などの
４つのプロセッサ要素Ｓ／８８が与えられ、それらが、
全てのＳ／３７０プロセツサ要素が同時に同一のＳ／３
７０命令を実行し、全てのＳ／８８プロセツサ要素が同
時に同一の５７８８命令を実行するように結合される様
子を図式的に示している。このように、４つのＳ／３７
０プロセツサは全て、プログラム実行に関する限り、１
つのＳ／３７０プロセツサ・ユニットとして動作する。
同様に、４つのＳ／８８プロセツサ要素は全て、１つの
５７８８プロセツサ・ユニットとして働く。
５７８８プロセツサ・ユニットとして働く。
それゆえ、説明を容易にするために、要素の多重複製に
ついて説明が必要である場合を除き、以′下の説明は、
主として１つのＳ／３７０プロセツサ要素８５及び１つ
の５７８８プロセツサ要素６２と、それに関連するハー
ドウェア及びプログラム・コードに営及するものとする
。
ついて説明が必要である場合を除き、以′下の説明は、
主として１つのＳ／３７０プロセツサ要素８５及び１つ
の５７８８プロセツサ要素６２と、それに関連するハー
ドウェア及びプログラム・コードに営及するものとする
。
同様に、例えばマルチプレクサ８Ｌ ６３．７１１７３
及びトランシーバ１２ｅ、１１による、パス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこととする。この結合に関しては、第３
２図を参照されたい。
及びトランシーバ１２ｅ、１１による、パス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこととする。この結合に関しては、第３
２図を参照されたい。
それゆえ、第１１図は、プロセッサ・パスＩ／Ｏと、Ｓ
／３７０記憶管理ユニツト８１ｔ−含む第１の経路によ
って、システム・パス３０及びＳ／８８記憶１Ｇにプロ
セッサ要素８５が結合された様子を示している。プロセ
ッサ要素８５は、プロセッサ要素間インターフェース８
９を含む第２の経路によって、プロセッサ要素６２のプ
ロセッサ・パス１６１に結合されているものヒして示さ
れている。プロセッサ要素８５は、記憶１６中の、割当
てられたＳ／３７０主記憶領域１６２からデータ及び命
令をフェッチ（及び記憶）するためのＳ／３７０プログ
ラム実行の間に第１の経路を使用する。また、プロセッ
サ要素６２は、インターフェース８９を含む第２の経路
上で、プロセッサ要素８５のためのＳ／３７０ Ｉ／Ｏ
動作を実行する。
／３７０記憶管理ユニツト８１ｔ−含む第１の経路によ
って、システム・パス３０及びＳ／８８記憶１Ｇにプロ
セッサ要素８５が結合された様子を示している。プロセ
ッサ要素８５は、プロセッサ要素間インターフェース８
９を含む第２の経路によって、プロセッサ要素６２のプ
ロセッサ・パス１６１に結合されているものヒして示さ
れている。プロセッサ要素８５は、記憶１６中の、割当
てられたＳ／３７０主記憶領域１６２からデータ及び命
令をフェッチ（及び記憶）するためのＳ／３７０プログ
ラム実行の間に第１の経路を使用する。また、プロセッ
サ要素６２は、インターフェース８９を含む第２の経路
上で、プロセッサ要素８５のためのＳ／３７０ Ｉ／Ｏ
動作を実行する。
好適な実ｙ＆例においては、Ｓ／３７０チツプ・セット
１５０（第１１図）は、プロセッサ要素８５と、クロッ
ク１６２と、ディレクトリ・ルックアサイド・テーブル
（ＤＬＡＴ）３４１をもつキャッシュ・コントローラ１
５３と、バス・アダプタ１５４と、オプションの浮動小
数点コプロセッサ１５１と、Ｓ／３７０アーキテクチヤ
をサポートするマイクロコードのセットを記憶するため
の制ｇＩＪ記憶１７１のための個別の機能チップを含む
。このＳ／３７０チツプは、インターナショナル・ビジ
ネス・マシーンズ・コーポレーションによって販売され
ている、（ＶＳＥ／ＳＰＳＶＭ／ＳＰ、ＩＸ／３７０な
どの）既存のＳ／３７０オペレーテイング・システムの
どれかによって動作されるように適合することができる
。
１５０（第１１図）は、プロセッサ要素８５と、クロッ
ク１６２と、ディレクトリ・ルックアサイド・テーブル
（ＤＬＡＴ）３４１をもつキャッシュ・コントローラ１
５３と、バス・アダプタ１５４と、オプションの浮動小
数点コプロセッサ１５１と、Ｓ／３７０アーキテクチヤ
をサポートするマイクロコードのセットを記憶するため
の制ｇＩＪ記憶１７１のための個別の機能チップを含む
。このＳ／３７０チツプは、インターナショナル・ビジ
ネス・マシーンズ・コーポレーションによって販売され
ている、（ＶＳＥ／ＳＰＳＶＭ／ＳＰ、ＩＸ／３７０な
どの）既存のＳ／３７０オペレーテイング・システムの
どれかによって動作されるように適合することができる
。
キャッシュ・コントローラ１５３は、記憶制御インター
フェース（ＳＴＣＩ）１６Ｅ５とともに、Ｓ／３７０記
憶管理ユニツト８１を形成する。バス・アダプタ１５４
及びパス制御ユニット（ＢＣＵ）１５８は、プロセッサ
要素インターフェース８９のためのプロセッサ要素を含
む。
フェース（ＳＴＣＩ）１６Ｅ５とともに、Ｓ／３７０記
憶管理ユニツト８１を形成する。バス・アダプタ１５４
及びパス制御ユニット（ＢＣＵ）１５８は、プロセッサ
要素インターフェース８９のためのプロセッサ要素を含
む。
好適な実施例においては、プロセッサ要素８５なビのＳ
／３７０ＣＰｔＩは、３２ビツト・データ・フローと、
３２ビツト算術／論理ユニツト（ＡＬＵ）と、３つのポ
ート・データ・ローカル記憶中の３２ビツト・レジスタ
と、８バイトＳ／３７０命令バツフアをもつ３２ビツト
・マイクロプロセッサである。Ｓ／３７０ｆ！ｌ！令は
、ハードウェア中で実行されるかまたは、マイクロ−＃
令によって解釈される。チップ１５３は、Ｓ／３７０プ
ログラム命令及びデータと、関連記憶制御機能のための
キャッシュ記憶を与える。チップ１５３は、プロセッサ
要素８５がそのプログラム命令を実行するときに、プロ
セッサ要素８５から発行される全ての記憶要求を処理す
る。チップ１５３はまた、Ｉ１０データの転送時に、バ
ス・アダプタ１５４からの要求をも処理する。
／３７０ＣＰｔＩは、３２ビツト・データ・フローと、
３２ビツト算術／論理ユニツト（ＡＬＵ）と、３つのポ
ート・データ・ローカル記憶中の３２ビツト・レジスタ
と、８バイトＳ／３７０命令バツフアをもつ３２ビツト
・マイクロプロセッサである。Ｓ／３７０ｆ！ｌ！令は
、ハードウェア中で実行されるかまたは、マイクロ−＃
令によって解釈される。チップ１５３は、Ｓ／３７０プ
ログラム命令及びデータと、関連記憶制御機能のための
キャッシュ記憶を与える。チップ１５３は、プロセッサ
要素８５がそのプログラム命令を実行するときに、プロ
セッサ要素８５から発行される全ての記憶要求を処理す
る。チップ１５３はまた、Ｉ１０データの転送時に、バ
ス・アダプタ１５４からの要求をも処理する。
バス・アダプタ１５４及びＢＣ１Ｊ１６６は、入出力動
作の間に、内部Ｓ／３７０プロセツサ・パスＩ／ＯをＳ
／８８プロセツサ・パス１６１に直接に（あるいは緊密
に）相互接続するための論理及び制御を与える。ＢＣＵ
１６Ｂは、プロセッサ要１８５及び６２のプロセッサ・
バスを互いに直根結合するための主要な機構である。後
述するように、プロセッサ要素８５及び６２の間でデー
タ及びコマンドを転送するために、プロセッサ要素ｅ２
がその関連システム・ハードウェアから「切り放された
」とき、Ｓ／８８プロセツサ要素（ＰＥ）６２と対話す
るのがこのハードウェア機構である。
作の間に、内部Ｓ／３７０プロセツサ・パスＩ／ＯをＳ
／８８プロセツサ・パス１６１に直接に（あるいは緊密
に）相互接続するための論理及び制御を与える。ＢＣＵ
１６Ｂは、プロセッサ要１８５及び６２のプロセッサ・
バスを互いに直根結合するための主要な機構である。後
述するように、プロセッサ要素８５及び６２の間でデー
タ及びコマンドを転送するために、プロセッサ要素ｅ２
がその関連システム・ハードウェアから「切り放された
」とき、Ｓ／８８プロセツサ要素（ＰＥ）６２と対話す
るのがこのハードウェア機構である。
クロック・チップ１５２（第１２図）は、クロック信号
発生のための集中化論理を使用し、別のチップ８５．．
１６１．１５３及び１５４のおのおのに適切なりロック
信号を供給する。クロック１５２は一方、Ｓ／３７０プ
ロセツサ要素８Ｓと５７８８プロセツサ要素６２の南方
を同期させるために、システム／８８バス３０からのク
ロック信号によって制御される。
発生のための集中化論理を使用し、別のチップ８５．．
１６１．１５３及び１５４のおのおのに適切なりロック
信号を供給する。クロック１５２は一方、Ｓ／３７０プ
ロセツサ要素８Ｓと５７８８プロセツサ要素６２の南方
を同期させるために、システム／８８バス３０からのク
ロック信号によって制御される。
プロセッサ結合／切り放しハードウェア以外に、２つめ
異なるＳ／３７０及びＳ／８８ハードウエア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント：パス構
造３０に前版て同期的に接続する手段である。ｔＥ週な
実施例では、このインターフェースは、Ｓ／３７０キヤ
ツシユ・コントローラ１５３及びＳ／８８システム・パ
ス３０と通信しなくてはならないＳＴＣ１論理１５５に
よって処理される。さらに、非フォールト・トレラント
・ハードウェアは、互いに相手ユニットをもってロック
ステップで走る能力をもつ「チエツク」及び「駆動」論
理を形成するように、第８図に示すようにボード上で複
製されなくてはならない。このように、ボード１０１及
び１０２上のシステム要素からなる「単一の」ＣＰＵは
、その２重化された相手ユニットとロックステップで走
らなくてはならない。最適な性能及び機能性を維持しつ
つ上述の必要条件を実現するためのタスクは、異なるク
ロック源の同期化を要する。
異なるＳ／３７０及びＳ／８８ハードウエア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント：パス構
造３０に前版て同期的に接続する手段である。ｔＥ週な
実施例では、このインターフェースは、Ｓ／３７０キヤ
ツシユ・コントローラ１５３及びＳ／８８システム・パ
ス３０と通信しなくてはならないＳＴＣ１論理１５５に
よって処理される。さらに、非フォールト・トレラント
・ハードウェアは、互いに相手ユニットをもってロック
ステップで走る能力をもつ「チエツク」及び「駆動」論
理を形成するように、第８図に示すようにボード上で複
製されなくてはならない。このように、ボード１０１及
び１０２上のシステム要素からなる「単一の」ＣＰＵは
、その２重化された相手ユニットとロックステップで走
らなくてはならない。最適な性能及び機能性を維持しつ
つ上述の必要条件を実現するためのタスクは、異なるク
ロック源の同期化を要する。
好適な実施例では、Ｓ／８８システム・クロック３８（
第７図）が、共通パス構造３０に接続された全ての装置
によって受は取られ、２つのＳ／８８クロツク・サイク
ルがパス３０のサイクル毎に決定される。このシステム
・クロック３日は、そのパス上の同期的通信を保証し、
個々のプロセッサまたはコントローラによって、そのシ
ステム・クロックに基づき内部クロック周波数源を作成
するために使用される。Ｓ／３７０ハードウエアは、Ｓ
／３７０クロツク・チップ１５２への発ｍ器入力を利用
し、Ｓ／３７０クロツク・チップ１５２は、それぞれ別
のＳ／３７０チツプ８５．１６１ １６３．１５４．１
６５に対する固有のクロックの岨を発生する。このクロ
ック・チップ１５２は、動作温度、製造偏差などのさま
ざまなパラメータに基づく本来的な遅延を有する。この
遅延偏差は、冗長チエツク及び駆動論理の間のロックス
テップ同期を維持することと、ＳＴＣ１１６６及びパス
構造３０の間の完全パイプラインを維持することの両方
において許容できない。
第７図）が、共通パス構造３０に接続された全ての装置
によって受は取られ、２つのＳ／８８クロツク・サイク
ルがパス３０のサイクル毎に決定される。このシステム
・クロック３日は、そのパス上の同期的通信を保証し、
個々のプロセッサまたはコントローラによって、そのシ
ステム・クロックに基づき内部クロック周波数源を作成
するために使用される。Ｓ／３７０ハードウエアは、Ｓ
／３７０クロツク・チップ１５２への発ｍ器入力を利用
し、Ｓ／３７０クロツク・チップ１５２は、それぞれ別
のＳ／３７０チツプ８５．１６１ １６３．１５４．１
６５に対する固有のクロックの岨を発生する。このクロ
ック・チップ１５２は、動作温度、製造偏差などのさま
ざまなパラメータに基づく本来的な遅延を有する。この
遅延偏差は、冗長チエツク及び駆動論理の間のロックス
テップ同期を維持することと、ＳＴＣ１１６６及びパス
構造３０の間の完全パイプラインを維持することの両方
において許容できない。
第１２Ｃ及び第１９Ｃ図に示すように、好適な実施例は
、ボード１０１をして、Ｓ／３７０プロセツサ・サイク
ルを、５７８８バス３０サイクルと同期させつつ、リセ
ット後（すなわち、電源投入など）ロックステップで走
らせることを可能ならしめるように、冗長クロック同期
論理１５８（及び、その相手のＳ／３７０プロセツサ・
ユニットのための冗長クロック同期論理（図示しない）
）を利用する。Ｓ／８８クロツク３８からのクロック信
号は、パス構造３０を介して、Ｓ／８８とＳ／３７０の
同期のためと、システム・バス３０を介しての主記憶へ
のアクセスのために、同期に環１５８と５ＴＣＩ＃理１
５５に供給される。
、ボード１０１をして、Ｓ／３７０プロセツサ・サイク
ルを、５７８８バス３０サイクルと同期させつつ、リセ
ット後（すなわち、電源投入など）ロックステップで走
らせることを可能ならしめるように、冗長クロック同期
論理１５８（及び、その相手のＳ／３７０プロセツサ・
ユニットのための冗長クロック同期論理（図示しない）
）を利用する。Ｓ／８８クロツク３８からのクロック信
号は、パス構造３０を介して、Ｓ／８８とＳ／３７０の
同期のためと、システム・バス３０を介しての主記憶へ
のアクセスのために、同期に環１５８と５ＴＣＩ＃理１
５５に供給される。
この同期化は、先ず、Ｓ／３７０クロツク・チップ１５
２への所望のＳ／３７０発ｗｃ器入力周波数を３１！戒
するために、５７８８クロツクを乗算することによって
達成される。この場合、それはＳ／８８及びＳ／３７０
クロツク・サイクルの２倍である。第２に、Ｓ／３７０
サイクルの開始を表す線１５９上のフィードバック・パ
ルスが、それ自体はＳ／８８半サイクル周期に等しい、
Ｓ／３７０発振器入力クロック周期の前端及び後端を表
すＳ／８８クロツクによってサンプルされる。
２への所望のＳ／３７０発ｗｃ器入力周波数を３１！戒
するために、５７８８クロツクを乗算することによって
達成される。この場合、それはＳ／８８及びＳ／３７０
クロツク・サイクルの２倍である。第２に、Ｓ／３７０
サイクルの開始を表す線１５９上のフィードバック・パ
ルスが、それ自体はＳ／８８半サイクル周期に等しい、
Ｓ／３７０発振器入力クロック周期の前端及び後端を表
すＳ／８８クロツクによってサンプルされる。
次に、線１５９上のサンプルされたＳ／３７０クロツク
・フィードバック・パルスがサンプルされる窓から外れ
、またはＳ／８８クロツクの開始に重なるリセットの場
合、Ｓ／３７０発振器入力が１つのＳ／３７０サイクル
について否定される。
・フィードバック・パルスがサンプルされる窓から外れ
、またはＳ／８８クロツクの開始に重なるリセットの場
合、Ｓ／３７０発振器入力が１つのＳ／３７０サイクル
について否定される。
このことは、この実施例では、次のＳ／３７０クロツク
・フィードバック・パルス（線１６９上）のサンプリン
グか、その所望の窓内に収まることを保証するように、
現在のＳ／３７０クロツクを拡張する働きを行う。第３
２０ｉｌＩに詳細に示す（例えば参照番号４０２ａ乃至
４０２ｇ）全ての比較論理１５（第８図）は、チエツク
及び駆動ハードウェアの同期を可能ならしめるために、
この期間は無視される。
・フィードバック・パルス（線１６９上）のサンプリン
グか、その所望の窓内に収まることを保証するように、
現在のＳ／３７０クロツクを拡張する働きを行う。第３
２０ｉｌＩに詳細に示す（例えば参照番号４０２ａ乃至
４０２ｇ）全ての比較論理１５（第８図）は、チエツク
及び駆動ハードウェアの同期を可能ならしめるために、
この期間は無視される。
それゆえ、Ｓ／３７０プロセツサ・サイクルは、Ｓ／８
８クロツク周期の開始の５７８８半サイクル周期内に開
始することが保証される。パス構造３０及びＳ／３７０
キヤツシユ・コントローラ１５３の間の全ての転送タイ
ミングは、最悪でもこの半サイクルの遅延しか呈さない
。さらに、比較論理１５は、Ｓ／８８クロツクでサンプ
ルされる線によってのみ供給され、以て「破断」論理４
０３の、随伴Ｓ／８８プロセツサ・ボード１０２ヒの同
期を保証する。よって、チエツク及び駆動Ｓ／３７０ハ
ードウエアは実際はその個々のクロック発生論理におけ
る遅延偏差によってわずかに同期から外れるかもしれな
いが、そのクロックの前後端はパス構造３０に共通な現
在のＳ／８８クロツク３８に相対的にロックステップ的
に走ることになり、遅延がＳ／８８クロツク・サイクル
の開始後半サイクル以上になることは決してない。同期
論理１５８は、半サイクル周期を超えるドリフトがない
ことを保証するために、線１５９上のＳ／３７０クロツ
ク・フィードバックを連続的にモニタする。この実施例
においては、任意のシステム・リセットの間に両端を同
期させるには最大１パス３０サイクルが必要である。し
かし、１つのクロック端をしてそのＳ／３７０クロツク
を「延長」させる、リセットからの全体の遅延における
何らかのドリフトは、ボード「破断」状態、すなわち、
障害をもたらすことになる。
８クロツク周期の開始の５７８８半サイクル周期内に開
始することが保証される。パス構造３０及びＳ／３７０
キヤツシユ・コントローラ１５３の間の全ての転送タイ
ミングは、最悪でもこの半サイクルの遅延しか呈さない
。さらに、比較論理１５は、Ｓ／８８クロツクでサンプ
ルされる線によってのみ供給され、以て「破断」論理４
０３の、随伴Ｓ／８８プロセツサ・ボード１０２ヒの同
期を保証する。よって、チエツク及び駆動Ｓ／３７０ハ
ードウエアは実際はその個々のクロック発生論理におけ
る遅延偏差によってわずかに同期から外れるかもしれな
いが、そのクロックの前後端はパス構造３０に共通な現
在のＳ／８８クロツク３８に相対的にロックステップ的
に走ることになり、遅延がＳ／８８クロツク・サイクル
の開始後半サイクル以上になることは決してない。同期
論理１５８は、半サイクル周期を超えるドリフトがない
ことを保証するために、線１５９上のＳ／３７０クロツ
ク・フィードバックを連続的にモニタする。この実施例
においては、任意のシステム・リセットの間に両端を同
期させるには最大１パス３０サイクルが必要である。し
かし、１つのクロック端をしてそのＳ／３７０クロツク
を「延長」させる、リセットからの全体の遅延における
何らかのドリフトは、ボード「破断」状態、すなわち、
障害をもたらすことになる。
第１２図は、第１１図の構成をより詳細に示すものであ
る。ここでは、Ｓ／３７０制御記憶１７１がプロセッサ
要素８５に接続されているものとして示されている。こ
の好適な実施例における制御記憶１７１は、プロセッサ
要素８５内のプログラム命令の実行及びＩ１０動作を制
御するマイクロ命令を記憶するための１６ＫＢのランダ
ム・アクセス・メモリからなる。制御記憶１７１は、主
記憶装置！１６内のＳ／３７０１！用記憶１６２の一部
である内部オブジェクト領域（ＩＯＡ）１８７（第２８
ｒｓＪ）からの要求に応じてロードされた過渡的マイク
ロコードを保持するためのバッファとして使用される６
４Ｂブロツク１８６をも含む。
る。ここでは、Ｓ／３７０制御記憶１７１がプロセッサ
要素８５に接続されているものとして示されている。こ
の好適な実施例における制御記憶１７１は、プロセッサ
要素８５内のプログラム命令の実行及びＩ１０動作を制
御するマイクロ命令を記憶するための１６ＫＢのランダ
ム・アクセス・メモリからなる。制御記憶１７１は、主
記憶装置！１６内のＳ／３７０１！用記憶１６２の一部
である内部オブジェクト領域（ＩＯＡ）１８７（第２８
ｒｓＪ）からの要求に応じてロードされた過渡的マイク
ロコードを保持するためのバッファとして使用される６
４Ｂブロツク１８６をも含む。
この図では、プロセッサ要素６２のパス構造１６１が仮
想アドレス・パス１６１Ａ及びデータ・パス１６１Ｄに
分割されているものとして示されている。プロセッサ要
素６２は、浮動小数点プロセッサ１７２と、キャッシュ
１７３と、ここではＥＴＩＯとして参照されている結合
マイクロコードを記憶するために使用されるマイクロコ
ード記憶装置１７４とを含むハードウェアを接続されて
なる。後で説明するように、キャッシュ１７３中に記憶
されるマイクロコード及びアプリケーション・プログラ
ムは、プロセッサ要素８５のためのＩ／Ｏ動作を実行す
るべくプロセッサ要素６２及びＢＣＵ論理１５６を制御
するために使用される。
想アドレス・パス１６１Ａ及びデータ・パス１６１Ｄに
分割されているものとして示されている。プロセッサ要
素６２は、浮動小数点プロセッサ１７２と、キャッシュ
１７３と、ここではＥＴＩＯとして参照されている結合
マイクロコードを記憶するために使用されるマイクロコ
ード記憶装置１７４とを含むハードウェアを接続されて
なる。後で説明するように、キャッシュ１７３中に記憶
されるマイクロコード及びアプリケーション・プログラ
ムは、プロセッサ要素８５のためのＩ／Ｏ動作を実行す
るべくプロセッサ要素６２及びＢＣＵ論理１５６を制御
するために使用される。
プロセッサ要素Ｓ２はまた、アドレス変換機構１７５を
有する。書込パイプ１７６は、システム／３７０作の高
速化のために次のサイクルの間にシステム・パス３０に
対するデータの適用のために、１書込サイクルの間に一
時的にデータを記憶する。米国特許第４４５３２１６号
に記述されているタイプのシステム／８８パス論理１７
７は、米国特許第４４６３２１６号に概略的に説明され
ているような様式で変換機構１７５と書込パイプ１７６
をシステム・パス３０に結合する。また、同様のシステ
ム７８８パス論理ユニツト１７８が、記憶制御インター
フェース１５５をシステム・パス３０に結合する。
有する。書込パイプ１７６は、システム／３７０作の高
速化のために次のサイクルの間にシステム・パス３０に
対するデータの適用のために、１書込サイクルの間に一
時的にデータを記憶する。米国特許第４４５３２１６号
に記述されているタイプのシステム／８８パス論理１７
７は、米国特許第４４６３２１６号に概略的に説明され
ているような様式で変換機構１７５と書込パイプ１７６
をシステム・パス３０に結合する。また、同様のシステ
ム７８８パス論理ユニツト１７８が、記憶制御インター
フェース１５５をシステム・パス３０に結合する。
バッファ１８０と、プログラム可能読取専用メモリ１８
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム７８８及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素８２に結合されている。ＦＲ
ＯＭ１８１は、電源投入シーケンスからシステムをブー
トするために必要なテスト・コードとＩ ＤＣＯＤＥを
もつ。ＰＲＯＭＩ ８１は、Ｓ／８８のための同期化コ
ードをもつ。レジスタ１８３は、システム状況及び制御
レジスタをもつ。
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム７８８及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素８２に結合されている。ＦＲ
ＯＭ１８１は、電源投入シーケンスからシステムをブー
トするために必要なテスト・コードとＩ ＤＣＯＤＥを
もつ。ＰＲＯＭＩ ８１は、Ｓ／８８のための同期化コ
ードをもつ。レジスタ１８３は、システム状況及び制御
レジスタをもつ。
Ｓ／３７０チツプのうちの２つは同一の物理ボード上に
取り付けられ、同期され、ボード自体のチエツクを行う
ために、ロックステップでプログラムを実行する。ＳＴ
Ｃバス１５７及びチャネル０，１バスは、Ｓ／３７０プ
ロセツサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。
取り付けられ、同期され、ボード自体のチエツクを行う
ために、ロックステップでプログラムを実行する。ＳＴ
Ｃバス１５７及びチャネル０，１バスは、Ｓ／３７０プ
ロセツサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。
インターフェース８９のＢＣＵ１５６及びアダプタ１５
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素６２及び８５）が他方のプロセッサに対して適当な制
御をもつことを可能ならしめる。各プロセッサの機能は
、インターフェース８９及び、各プロセッサで走るマイ
クロコードによって制御される。
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素６２及び８５）が他方のプロセッサに対して適当な制
御をもつことを可能ならしめる。各プロセッサの機能は
、インターフェース８９及び、各プロセッサで走るマイ
クロコードによって制御される。
Ｅ１２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ アダプタ１５４（第１３図）は、その出力チャネル０，
１を介して、Ｓ／３７０プロセツサ８６をＢＣＵ１５８
ヘインターフェースする。そのチャネルは、非同期２バ
イト幅データ・バス２５０．２５１の対をもつ。パス２
６０．２５１は、一対の６４バイト・バッファ２５９，
２６０を介して、プロセッサ・パスＩ／Ｏ中の同期４バ
イト幅データ経路に結合されている。データは、パス２
５１を介してＢＣＵ １５６からアダプタ１５４（及び
Ｓ／３７０主記憶１６２）へ、そしてパス２５０を介し
てアダプタ１５４からＢＣＵ１６Ｂへ転送される。
Ｉ１０アダプタ１５４ アダプタ１５４（第１３図）は、その出力チャネル０，
１を介して、Ｓ／３７０プロセツサ８６をＢＣＵ１５８
ヘインターフェースする。そのチャネルは、非同期２バ
イト幅データ・バス２５０．２５１の対をもつ。パス２
６０．２５１は、一対の６４バイト・バッファ２５９，
２６０を介して、プロセッサ・パスＩ／Ｏ中の同期４バ
イト幅データ経路に結合されている。データは、パス２
５１を介してＢＣＵ １５６からアダプタ１５４（及び
Ｓ／３７０主記憶１６２）へ、そしてパス２５０を介し
てアダプタ１５４からＢＣＵ１６Ｂへ転送される。
アダプタ１５４は、次のようなレジスタを有する。
（１）ベース・レジスタＩ／Ｏは、ベース・アドレスと
、キュー及びメイルボックス・アトしツシングのために
使用されるキュー長さを含む。
、キュー及びメイルボックス・アトしツシングのために
使用されるキュー長さを含む。
（２）読取ポインタ（ＲＰＮＴＲ）レジスタ１１１及び
書込ポインタ（ＷＰＮＴＲ）レジスタ１１２は、ベース
・アドレスから、それぞれ読取及び書込のためにアクセ
スすべき次のエントリへのオフセットを含む。その値は
、コマンドまたはアドレスがパスＩ／Ｏを介してキャッ
シュ制御１５３に転送されるべきときに、コマンドとと
もにパス送信レジスタ（ＢＳＲ）１１６中にロードされ
ることになる。
書込ポインタ（ＷＰＮＴＲ）レジスタ１１２は、ベース
・アドレスから、それぞれ読取及び書込のためにアクセ
スすべき次のエントリへのオフセットを含む。その値は
、コマンドまたはアドレスがパスＩ／Ｏを介してキャッ
シュ制御１５３に転送されるべきときに、コマンドとと
もにパス送信レジスタ（ＢＳＲ）１１６中にロードされ
ることになる。
（３）状況レジスタ（ＩＯ５Ｒ７１１Ｂは、全ての、プ
ロセッサ装置からＢＣＵへの、及びＢＣＵからプロセッ
サ装置への要求と、インバウンド・メツセージ・キュー
の状況と、ＢＣＵインターフェースの状況を含む。
ロセッサ装置からＢＣＵへの、及びＢＣＵからプロセッ
サ装置への要求と、インバウンド・メツセージ・キュー
の状況と、ＢＣＵインターフェースの状況を含む。
（４）もし例外イネーブル・レジスタ（ＥＲ）１１９中
のビットが１であり対応するｌ０３Ｒビツトが１である
なら、プロセッサ要素８５中に例外が立ち上げられる。
のビットが１であり対応するｌ０３Ｒビツトが１である
なら、プロセッサ要素８５中に例外が立ち上げられる。
（５）制御ワード・レジスタ（ｃＷ）１２０は、いくつ
かのＩ Ｏ８Ｒビットのセット／リセットを制御する。
かのＩ Ｏ８Ｒビットのセット／リセットを制御する。
（６）アドレス・チエツク境界レジスタ（ＡＣＢＲ）１
２１は、内部オブジェクト領域（ＩＯＡ）１８７の開始
ページ・アドレスを保持する。
２１は、内部オブジェクト領域（ＩＯＡ）１８７の開始
ページ・アドレスを保持する。
（７〉アドレス・キー・レジスタ（ＡＤＤＲ／ＫＥＹ）
１２２．１２３は通常、記憶１６２中のある位置にアク
セスするために、アドレス／データ・パス２５０及び２
６１ ヲ介ＬｒＢｃＵ １１５８によってロードされる
。これらのレジスタは、ステトのために、プロセッサ要
素８５によってロードすることができる。
１２２．１２３は通常、記憶１６２中のある位置にアク
セスするために、アドレス／データ・パス２５０及び２
６１ ヲ介ＬｒＢｃＵ １１５８によってロードされる
。これらのレジスタは、ステトのために、プロセッサ要
素８５によってロードすることができる。
（８）コマンド・レジスタ（ｃＭＤｏ、１）１２４．１
２５には通常、ＢＣＵ１６６によって、コマンド及びバ
イト・カウントがロードされる。これらのレジスタは、
ステトのために、プロセッサ要素８Ｓによってロードす
ることができる。
２５には通常、ＢＣＵ１６６によって、コマンド及びバ
イト・カウントがロードされる。これらのレジスタは、
ステトのために、プロセッサ要素８Ｓによってロードす
ることができる。
アダプタ１５４は、プロセッサ要ｅｓ５とＢＣＵ１５６
の間のインターフェースである。論理的には、アダプタ
１５４は、ＢＣＵ１５８に対して次のようなサービスを
提供する。
の間のインターフェースである。論理的には、アダプタ
１５４は、ＢＣＵ１５８に対して次のようなサービスを
提供する。
一８／３７０主記憶１６２に対するアクセス−８／３７
０主記憶１６２中のメイルボックス及びメツセージ・キ
ューに対するアクセス−プロセッサ要素８ＳとＢＣＵ１
５６の間の要求／応答機構 ＢＣＵ１５８は、そのＩＯＡ領１１１８７（第２８図）
を含む、記憶１６２の全体にアクセスを有する。アダプ
タ１５４は、アダプタ１６４からプロセッサ・パスＩ／
Ｏを介して、キー、コマンド及び記憶１６２アト１ノス
・データを受は収った後キー・チエツクがキャッシュ・
コントローラ１５３によって実行されている間に、ＩＯ
Ａ領域１８７とユーザー領域１６５の間のアドレス境界
チエツク（ＡＣＢチエツク）を行う。もし記憶すべきデ
ータのアドレスされた線がキャッシュに保持されている
なら、そのデータはキャッシュに記憶される。そうでな
いなら、コントローラ１６３はそのデータを主記憶１６
２に転送する。データ・フェッチのためにも、それと同
二の機構がキャッシュ・コントローラ１５３中で使用さ
れる。
０主記憶１６２中のメイルボックス及びメツセージ・キ
ューに対するアクセス−プロセッサ要素８ＳとＢＣＵ１
５６の間の要求／応答機構 ＢＣＵ１５８は、そのＩＯＡ領１１１８７（第２８図）
を含む、記憶１６２の全体にアクセスを有する。アダプ
タ１５４は、アダプタ１６４からプロセッサ・パスＩ／
Ｏを介して、キー、コマンド及び記憶１６２アト１ノス
・データを受は収った後キー・チエツクがキャッシュ・
コントローラ１５３によって実行されている間に、ＩＯ
Ａ領域１８７とユーザー領域１６５の間のアドレス境界
チエツク（ＡＣＢチエツク）を行う。もし記憶すべきデ
ータのアドレスされた線がキャッシュに保持されている
なら、そのデータはキャッシュに記憶される。そうでな
いなら、コントローラ１６３はそのデータを主記憶１６
２に転送する。データ・フェッチのためにも、それと同
二の機構がキャッシュ・コントローラ１５３中で使用さ
れる。
プロセッサ要素（ＰＥ）８６及びＢＣＵ１５８の間のＩ
１０コマンド及びメツセージの転送は、第２８図に示す
予定の記憶１６２位！＜メイルボックス領域１８８及び
インバウンド・メツセージ・キュー１８９）を通じて行
なわれる。
１０コマンド及びメツセージの転送は、第２８図に示す
予定の記憶１６２位！＜メイルボックス領域１８８及び
インバウンド・メツセージ・キュー１８９）を通じて行
なわれる。
ＢＣＵ１６６は、１６バイトのメイルボックス領域１８
８からＩ１０コマンドをフェッチする。
８からＩ１０コマンドをフェッチする。
メイルボックス領域へのアクセスのためのアドレスは次
のようにして計算される。
のようにして計算される。
ベース・アドレス＋メツセージ・キュー長さ＋メイルボ
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タＩ／Ｏによって供給され、最後の項は、ＢＣＵ１５６
によって供給される。キュー長さは、ベース・レジスタ
Ｉ／Ｏ中の２つのビットによって、１．２．４または８
ＫＢ （すなわち、６４乃至５１２エントリ）にセット
される。 そのベースは、ベース・レジスタＩ／Ｏ中で
、バッファ・サイズの２イ音（すなわち、２乃至１６Ｋ
Ｂ〉にセットされる。
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タＩ／Ｏによって供給され、最後の項は、ＢＣＵ１５６
によって供給される。キュー長さは、ベース・レジスタ
Ｉ／Ｏ中の２つのビットによって、１．２．４または８
ＫＢ （すなわち、６４乃至５１２エントリ）にセット
される。 そのベースは、ベース・レジスタＩ／Ｏ中で
、バッファ・サイズの２イ音（すなわち、２乃至１６Ｋ
Ｂ〉にセットされる。
インバウンド・メツセージ・キュー１８９は、ＢＣＵＩ
５４を介して受は収った全てのメツセージを、時系列
順に記憶する。各エントリは、１６バイト長である。
５４を介して受は収った全てのメツセージを、時系列
順に記憶する。各エントリは、１６バイト長である。
レジスタ１１１，１１２中の読取ポインタ（ＲＰＮＴＲ
）及び書込ポインタ（ＷＰＮＴＲ）は、ＢＣ１Ｊ１６６
によって、キュー１８９に対してエントリを読み出し、
または書き込むために使用される。プロセッサ要素８６
は、センス動作によって読取ポインタにアクセスする。
）及び書込ポインタ（ＷＰＮＴＲ）は、ＢＣ１Ｊ１６６
によって、キュー１８９に対してエントリを読み出し、
または書き込むために使用される。プロセッサ要素８６
は、センス動作によって読取ポインタにアクセスする。
そして、レジスタＩ／Ｏ中のベース・アドレス＋ＷＰＮ
ＴＲが、書き込むべき次のキュー・エントリを指し示し
、レジスタ１１中のベース・アドレス＋ＲＰＮＴＲが、
読み取るべき次のキュー・エントリを指し示す。
ＴＲが、書き込むべき次のキュー・エントリを指し示し
、レジスタ１１中のベース・アドレス＋ＲＰＮＴＲが、
読み取るべき次のキュー・エントリを指し示す。
これらのポインタは、各キュー動作毎に更新される。
ＷＰＮＴｋ＋１６冨ＷＰＮＴＲ（書き込み後）ＲＰＮＴ
Ｒ＋ １６＝ＲＰＮＴＲ（読取り後）次の状態は、ポイ
ンタの比較から生じる。
Ｒ＋ １６＝ＲＰＮＴＲ（読取り後）次の状態は、ポイ
ンタの比較から生じる。
ＲＰＮＴＲ＝ＷＰＮＴＲ＜キューが空）ＲＰＮＴＲ＝Ｗ
ＰＮＴＲ＋１６ ＜キューが一杯、もしＢＣＵ１５６
がキューに対する書き込みを要求するなら、バッファ使
用不可能（ＢＮＡ）信号が状況パスを介してＢＣＵに送
られる）メイルボックス領域１８８に記憶されたデータ
の有効性は、次のような機構にユってプロセッサ要素８
５からＢＣＵ１６８へ、あるいはその逆へ報知される。
ＰＮＴＲ＋１６ ＜キューが一杯、もしＢＣＵ１５６
がキューに対する書き込みを要求するなら、バッファ使
用不可能（ＢＮＡ）信号が状況パスを介してＢＣＵに送
られる）メイルボックス領域１８８に記憶されたデータ
の有効性は、次のような機構にユってプロセッサ要素８
５からＢＣＵ１６８へ、あるいはその逆へ報知される。
線２５６ａ （第１Ｓ図）上のプロセッサ装置からＢＣ
Ｕへの要求は、制御マイクロ命令を用いてプロセッサ要
素８５によってセットされる。その要求は、ＢＣ１Ｊ１
６８に、メイルボックス１８８から命令をフェッチし、
それを実行するように伝える。その要求は、その命令の
実行後は、ＢＣＵによってリセットされる。その要求の
状態は、プロセッサ要素８５によってセンスすることが
できる。
Ｕへの要求は、制御マイクロ命令を用いてプロセッサ要
素８５によってセットされる。その要求は、ＢＣ１Ｊ１
６８に、メイルボックス１８８から命令をフェッチし、
それを実行するように伝える。その要求は、その命令の
実行後は、ＢＣＵによってリセットされる。その要求の
状態は、プロセッサ要素８５によってセンスすることが
できる。
ＢＣＵ１５６は、プロセッサ要素８５によって開始され
た命令の実行の間または任意の時点で問題が生じた時に
、要求を＋′Ｐ或する。それは、もし選択的にマスクさ
れないなら、プロセッサ要素８５中に例外を引き起こす
。
た命令の実行の間または任意の時点で問題が生じた時に
、要求を＋′Ｐ或する。それは、もし選択的にマスクさ
れないなら、プロセッサ要素８５中に例外を引き起こす
。
アダプタ１５４は、非同期アダプタ・チャネル０．１の
転送速度を、同期プロセッサ・パスＩ／Ｏに一致させる
。それゆえ、ＢＣＵ１５８は、ＢＣＵ１６６との間のデ
ータ転送のためにアダプタ１５４中にある８４バイト・
データ・バッフ７２６９．２６０によってサポートされ
る。そのアレイは、チャネル０，１と、プロセッサ・パ
スＩ／Ｏに対する４バイト・ポートをもつ。
転送速度を、同期プロセッサ・パスＩ／Ｏに一致させる
。それゆえ、ＢＣＵ１５８は、ＢＣＵ１６６との間のデ
ータ転送のためにアダプタ１５４中にある８４バイト・
データ・バッフ７２６９．２６０によってサポートされ
る。そのアレイは、チャネル０，１と、プロセッサ・パ
スＩ／Ｏに対する４バイト・ポートをもつ。
同期レジスタ１１３及び１１４は、ＢＣＵ１５６及びバ
ッファ・アレイ２８０，２５９の間のデータ転送をバッ
ファする。パス送信及び受信レジスタ１１５及び１１Ｇ
は、それぞれ、プロセッサ・パスＩ／Ｏとの間で受信さ
れ、または転送されたデータを記憶する。
ッファ・アレイ２８０，２５９の間のデータ転送をバッ
ファする。パス送信及び受信レジスタ１１５及び１１Ｇ
は、それぞれ、プロセッサ・パスＩ／Ｏとの間で受信さ
れ、または転送されたデータを記憶する。
記憶動作（Ｉ１０データ記憶、キュー動作〉は、チャネ
ル１バスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
５８によって開始される。そのコマンド／バイト・カウ
ントは、コマンド・パス２Ｓ２（第１３図〉上で受は取
られ、コマンド・レジスタ１２５に格納される。キー及
びアドレス・データは、アドレス／データ・パス２５１
（第１３図）を介してＢＣＵ１５Ｂから受は取られ、
キー／アドレス・レジスタ１２３中に格納される。アレ
イ書込及び読取アドレス・ポインタは、レジスタ１２８
中の開始アドレスにセットされる。パス２６ｉ上のデー
タ転送の回数（−度に２バイト）は、バイト・カウント
によって決定される。１回の記憶動作によって、６４バ
イトまでのデータを転送することができる。ある記憶動
作内の任意のバイトの記憶アドレスは、６４バイト境界
と交差してはならない。
ル１バスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
５８によって開始される。そのコマンド／バイト・カウ
ントは、コマンド・パス２Ｓ２（第１３図〉上で受は取
られ、コマンド・レジスタ１２５に格納される。キー及
びアドレス・データは、アドレス／データ・パス２５１
（第１３図）を介してＢＣＵ１５Ｂから受は取られ、
キー／アドレス・レジスタ１２３中に格納される。アレ
イ書込及び読取アドレス・ポインタは、レジスタ１２８
中の開始アドレスにセットされる。パス２６ｉ上のデー
タ転送の回数（−度に２バイト）は、バイト・カウント
によって決定される。１回の記憶動作によって、６４バ
イトまでのデータを転送することができる。ある記憶動
作内の任意のバイトの記憶アドレスは、６４バイト境界
と交差してはならない。
そのコマンド／アドレスには、パス２５１上のデータ・
サイクルが続く。全てのデータは、６４バイト・バッフ
ァ２８０中に集められる。最後のデータがＢＣＵ１５６
かも受信された後、アダプタ１５４は最初に２つのデー
タ・バッファ２５９．２６０のための内部優先権チエツ
ク（図示しない〉を実行し、次にプロセッサ・パスＩ／
Ｏ上の支配権（図示しない）を要求し、そこでアダプタ
１５４は、最も高い要求優先権をもつことになる。
サイクルが続く。全てのデータは、６４バイト・バッフ
ァ２８０中に集められる。最後のデータがＢＣＵ１５６
かも受信された後、アダプタ１５４は最初に２つのデー
タ・バッファ２５９．２６０のための内部優先権チエツ
ク（図示しない〉を実行し、次にプロセッサ・パスＩ／
Ｏ上の支配権（図示しない）を要求し、そこでアダプタ
１５４は、最も高い要求優先権をもつことになる。
どちらの場合にも、バッファ２５９，２６０は、内部優
先権制御が最初にバッファ２５９に対してパスＩ／Ｏを
許可すると同時に、そしてバッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもつことになる。
先権制御が最初にバッファ２５９に対してパスＩ／Ｏを
許可すると同時に、そしてバッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもつことになる。
パスの支配権が許可されたとき、コマンド／バイト・カ
ウント、保護キー及び開始アドレスがキャッシュ・コン
トローラ１５３に転送される。
ウント、保護キー及び開始アドレスがキャッシュ・コン
トローラ１５３に転送される。
コマンド転送サイクルの後には、データ転送サイクルが
続く。
続く。
キャッシュ・コントローラ１５３は、保護キー・チエツ
クを実行する。キー違反は、パスＩ／Ｏ状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１６２によって検出される他のチエツク状況は、別
のチエツク状況として報告される。アダプタ１６４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１５６に送られることになる。
クを実行する。キー違反は、パスＩ／Ｏ状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１６２によって検出される他のチエツク状況は、別
のチエツク状況として報告される。アダプタ１６４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１５６に送られることになる。
ＢＣＵ１６８によって報告され得る２つの可能なアダプ
タ１５４状況がある。どちらのチエツク状況の場合にも
、記憶１６２に対するアクセスは抑止される。
タ１５４状況がある。どちらのチエツク状況の場合にも
、記憶１６２に対するアクセスは抑止される。
ＢＣｔｌ１５６から受は取った各主記憶アドレスは、そ
のアクセスが、ｌ０Ａ１８７に対するものか、または記
憶１６２のカスタマ領［１６６に対するものかを決定す
るために、ＡＣＢレジスタ中に保持されているアドレス
と比較される。ＢＣ１Ｊ１５Ｂから各コマンドとともに
受は取った「カスタマ」ビットが、その主記憶アクセス
がＩＯＡ領域１８７とカスタマ領域１６６のどちらに意
図されているのかを決定し、不正なアクセスをチエツク
する。
のアクセスが、ｌ０Ａ１８７に対するものか、または記
憶１６２のカスタマ領［１６６に対するものかを決定す
るために、ＡＣＢレジスタ中に保持されているアドレス
と比較される。ＢＣ１Ｊ１５Ｂから各コマンドとともに
受は取った「カスタマ」ビットが、その主記憶アクセス
がＩＯＡ領域１８７とカスタマ領域１６６のどちらに意
図されているのかを決定し、不正なアクセスをチエツク
する。
以下で説明するバッファ利用不能（ＢＮＡ）条件は、キ
ュー動作に対してのみ報告される。
ュー動作に対してのみ報告される。
読取動作（Ｉ１０読取、メイルボックス読取）は、格納
動作と実質的に同一の動作でＢＣＵ１６６によって開始
される。コマンド／バイト・カウントと、保護キーと、
アドレスがＢＣ０１５Ｂから受は取られると直ぐに、ア
ダプタ１５４内部優先権チエツクが実行され、プロセッ
サ・パスＩ／Ｏ支配権が要求される。もしパス支配権が
許されると、コマンド／バイト・カウントと、保護キー
と、主記憶開始アドレスが読取サイクルを開始するため
にキャッシュ・コントローラ１５３に転送される。アダ
プタ１５４は先ず、要求されたデータをそのバッファ２
５９にロードし、次にパス２ＳＯを介してのＢＣ１Ｊ要
求上により、それをＢＣＵ１６６にロードする。
動作と実質的に同一の動作でＢＣＵ１６６によって開始
される。コマンド／バイト・カウントと、保護キーと、
アドレスがＢＣ０１５Ｂから受は取られると直ぐに、ア
ダプタ１５４内部優先権チエツクが実行され、プロセッ
サ・パスＩ／Ｏ支配権が要求される。もしパス支配権が
許されると、コマンド／バイト・カウントと、保護キー
と、主記憶開始アドレスが読取サイクルを開始するため
にキャッシュ・コントローラ１５３に転送される。アダ
プタ１５４は先ず、要求されたデータをそのバッファ２
５９にロードし、次にパス２ＳＯを介してのＢＣ１Ｊ要
求上により、それをＢＣＵ１６６にロードする。
動作を記憶するための状況及び報告機構は、読取動作に
も適用される。
も適用される。
プロセッサ要素（ＰＥ）８５は、パスＩ／Ｏを介するセ
ンス（読取）及び制御（書込）動作により、アダプタ１
５４中のほとんどのレジスタにアクセスすることができ
る。
ンス（読取）及び制御（書込）動作により、アダプタ１
５４中のほとんどのレジスタにアクセスすることができ
る。
センス動作の場合、コマンドは、アダプタ１５４に転送
され、レジスタ１２９にラッチされる。
され、レジスタ１２９にラッチされる。
次のサイクルで、センス・マルチプレクサ１２Ｂがコマ
ンドに従い選択され、そのコマンドは、次のパスＩ／Ｏ
サイクルで有効な期待されるデータを取得するために、
Ｂ５Ｒ１１８中にロードされる。
ンドに従い選択され、そのコマンドは、次のパスＩ／Ｏ
サイクルで有効な期待されるデータを取得するために、
Ｂ５Ｒ１１８中にロードされる。
センスすべきレジスタ上の内部パリティ・エラーが検出
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況バ
ス上にはチエツク状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況バ
ス上にはチエツク状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。
制御動作の場合、パスＩ／Ｏコマンドの後データが続き
、そのデータは次のサイクルでターゲット・レジスタに
ロードされる。
、そのデータは次のサイクルでターゲット・レジスタに
ロードされる。
もしセンスまたは制御動作のためのコマンド・サイクル
において、または制御動作のためのデータ・サイクルに
おいて、パリティ・エラーがバスＩ／Ｏ上で検出された
なら、アダプタ１５４はクロックの停止を強制する。
において、または制御動作のためのデータ・サイクルに
おいて、パリティ・エラーがバスＩ／Ｏ上で検出された
なら、アダプタ１５４はクロックの停止を強制する。
ベース・レジスタＩ／Ｏは、キュー及びメイルボックス
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。
キューは、ベース・アドレスで開始し、メイルボックス
領域は、ベース中キュー長さで開始する。
領域は、ベース中キュー長さで開始する。
ＲＰＮＴＲ及びＷＰＮＴＲレジスタ１１１及び１１２は
、それぞれ、ベース・アドレスから読取及び書込のため
にアクセスすべき次のキュー・エントリに対するオフセ
ットを与える。
、それぞれ、ベース・アドレスから読取及び書込のため
にアクセスすべき次のキュー・エントリに対するオフセ
ットを与える。
センスされた時、読取ポインタと書込ポインタは、アダ
プタ１５４中のセンス・マルチプレクサ１２６によって
ベース・アドレスと連結される。
プタ１５４中のセンス・マルチプレクサ１２６によって
ベース・アドレスと連結される。
それゆえ、センス動作によって返されるワードは、アク
セスすべき次のキュー・エントリの完全なアドレスであ
る。
セスすべき次のキュー・エントリの完全なアドレスであ
る。
Ｉ１０状況レジスタは、次に示すビット（及び、ここに
は説明しないその他のビット）を含む。
は説明しないその他のビット）を含む。
チエツク（ビットＯ）−もしＣＨ３Ｒ＜０゜２４〉中に
何らかのチエツク状態があり、対応するＣＨＥＲビット
が１なら、１にセットされる。
何らかのチエツク状態があり、対応するＣＨＥＲビット
が１なら、１にセットされる。
チエツクは、ＡＴＴＮ−ＲＥＱを引き起こす。もしＭＯ
ＤＥ−ＲＥＱ＜ １ ＞＝ １なら、信号ＣＬＯＣＫ
５ＴＯＰ ＤＩＡＮＡが活動的になる。
ＤＥ−ＲＥＱ＜ １ ＞＝ １なら、信号ＣＬＯＣＫ
５ＴＯＰ ＤＩＡＮＡが活動的になる。
ＢＮＡ′ｊｔｓ（ｌ（ビット６）−バッファ利用不可能
（ＢＮＡ）ｌ：’ットは、ＢＣＩＪ １６６カインハ’
ｙンド・メツセージをキューに格納しようと試み、キュ
ーが一杯、すなわちＲＰＮＴＲがＷＰＮＴＲ＋１６に等
しいと＠１にセットされる。このビ・ントは、ＣＷレジ
スタ１２０のビット６に１を書くことによってしかりセ
ットすることはできない。
（ＢＮＡ）ｌ：’ットは、ＢＣＩＪ １６６カインハ’
ｙンド・メツセージをキューに格納しようと試み、キュ
ーが一杯、すなわちＲＰＮＴＲがＷＰＮＴＲ＋１６に等
しいと＠１にセットされる。このビ・ントは、ＣＷレジ
スタ１２０のビット６に１を書くことによってしかりセ
ットすることはできない。
キュー空でない（ビット７）−二のビットは、ＲＰＮＴ
ＲがＷＰＮＴＲに等しくないなら１にセットされる。こ
れは、プロセッサ８５に、新しいメツセージが受は取ら
れたことを通知するために使用される手段である。
ＲがＷＰＮＴＲに等しくないなら１にセットされる。こ
れは、プロセッサ８５に、新しいメツセージが受は取ら
れたことを通知するために使用される手段である。
ＢＣＵからプロセッサ装置への要求（ビット１０及び１
４）−これは、チャネルＯ及び１の「ＢＣＵかもプロセ
ッサ装置への要求」線２５６Ｃ上の信号を介してＢＣｌ
Ｊ Ｉ Ｅ５８によってセットされる。プロセッサ要素
８５によるビット１０及び１４のリセットは、チャネル
Ｏ及び１の線２６８ｄ上に、ＢＣＵからプロセッサ装置
への肯定応答を１１１させる。
４）−これは、チャネルＯ及び１の「ＢＣＵかもプロセ
ッサ装置への要求」線２５６Ｃ上の信号を介してＢＣｌ
Ｊ Ｉ Ｅ５８によってセットされる。プロセッサ要素
８５によるビット１０及び１４のリセットは、チャネル
Ｏ及び１の線２６８ｄ上に、ＢＣＵからプロセッサ装置
への肯定応答を１１１させる。
プロセッサ装置からＢＣｌＪへの要求（ビット１１）−
チャネルＯのＣＷレジスタ１２０のビット１１と、チャ
ネル１のＣＷレジスタ１２０のビット１５をセットする
ことによってプロセッサ要素８５によって：ｉｉ２５６
ａ上でセットされる。また、１ｉ２５８ｂ上のプロセ
ッサ装置からＢＣＵへの肯定応答信号によってリセット
される。
チャネルＯのＣＷレジスタ１２０のビット１１と、チャ
ネル１のＣＷレジスタ１２０のビット１５をセットする
ことによってプロセッサ要素８５によって：ｉｉ２５６
ａ上でセットされる。また、１ｉ２５８ｂ上のプロセ
ッサ装置からＢＣＵへの肯定応答信号によってリセット
される。
ＢＣＵ電力損失（ピッＩ−１３）−二のビットは、ＢＣ
Ｕが電力を失い、または「電源投入リセット」が生じた
時、ＢＣＬ１１５６によってセットされる。それは、Ｃ
Ｗレジスタ１２０の「リセットＢＣＵ電力損失」ビット
に「１」が書かれ、ＢＣＵが最早電力損失状態にないと
き、Ｏにリセットされる。
Ｕが電力を失い、または「電源投入リセット」が生じた
時、ＢＣＬ１１５６によってセットされる。それは、Ｃ
Ｗレジスタ１２０の「リセットＢＣＵ電力損失」ビット
に「１」が書かれ、ＢＣＵが最早電力損失状態にないと
き、Ｏにリセットされる。
調停許容（ビット２９）−このビットは、アダプタ・モ
ード・レジスタのビット３が活動的でないなら、チャネ
ル・パス信号「調停許容」を活動化させる。
ード・レジスタのビット３が活動的でないなら、チャネ
ル・パス信号「調停許容」を活動化させる。
ＢＣ１Ｊ１６６から受は取ったコマンド／アドレス信号
の一部であるカスタマ・アクセス・ビットは、その記憶
アクセスがＩＯＡまたはカスタマ領域のどちらにあるの
かを決定する。もしカスタマ・アクセス・ビットが°０
°であるなら、その記憶アクセスのページ・アドレスは
、ｌ０Ａｌ域１８７内になくてはならない。これらのア
クセスにはキー・チエツクは行なわれず、従って、アダ
プタ・ハードウェアは、そのキーをゼロに強制する（す
べてのキー・エントリと一致する）。
の一部であるカスタマ・アクセス・ビットは、その記憶
アクセスがＩＯＡまたはカスタマ領域のどちらにあるの
かを決定する。もしカスタマ・アクセス・ビットが°０
°であるなら、その記憶アクセスのページ・アドレスは
、ｌ０Ａｌ域１８７内になくてはならない。これらのア
クセスにはキー・チエツクは行なわれず、従って、アダ
プタ・ハードウェアは、そのキーをゼロに強制する（す
べてのキー・エントリと一致する）。
もしもしカスタマ・アクセス・ビットが′１゛であるな
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶領域１６５内になくてはならない。そうでないなら
、そのアクセスに対してＡＣＢチエツク条件が立ち上げ
られる。
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶領域１６５内になくてはならない。そうでないなら
、そのアクセスに対してＡＣＢチエツク条件が立ち上げ
られる。
プロセッサ要素８５は、アダプタ１５４レジスタを読取
（センス）しまたは書き込む（制御）ためにメツセージ
・コマンドを使用する。
（センス）しまたは書き込む（制御）ためにメツセージ
・コマンドを使用する。
これらのコマンドのフォーマットは次のとおりである。
ビットＯ−７０−７Ｃコマンド・タイプ８−１１ Ｓ
ＲＣ＝要求元バス・ユ ニット・アドレス １２−１６ ＤＳＴ冨受信パス・ユニット・アドレス １６−２３ ＭＳＧ−コマンド・サイクルで伝送すべ
きデータ ２４−２７ ＲＥＧＩ舅制御のレジスタ番号 ２８−３１ ＲＥＧ２−センスのレジスタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ゛８”である。
ＲＣ＝要求元バス・ユ ニット・アドレス １２−１６ ＤＳＴ冨受信パス・ユニット・アドレス １６−２３ ＭＳＧ−コマンド・サイクルで伝送すべ
きデータ ２４−２７ ＲＥＧＩ舅制御のレジスタ番号 ２８−３１ ＲＥＧ２−センスのレジスタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ゛８”である。
アダプタ１５４はＳＲＣ及びＭＳＧフィールドをデコー
ドしない。というのは、そこにはコマンド実行のための
情報が含まれていないからである。
ドしない。というのは、そこにはコマンド実行のための
情報が含まれていないからである。
制御及びセンス動作の間、ＲＥＧＩ及びＲＥＧ２ビット
はそれぞれ、読み書きすべきアダプタ１５４中のレジス
タを決定する。
はそれぞれ、読み書きすべきアダプタ１５４中のレジス
タを決定する。
Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
パス（第１６図） Ｉ１０アダプタ・チャネル０及びチャネル１バスは、Ｉ
／Ｏアダプタ１５４からパス制御ユニット１５６への高
速相互接続である。
パス（第１６図） Ｉ１０アダプタ・チャネル０及びチャネル１バスは、Ｉ
／Ｏアダプタ１５４からパス制御ユニット１５６への高
速相互接続である。
チャネル０は、次のものを有する。
アドレス／データ・パス２５０（ビット０−１６、ＰＯ
，Ｐｉ） コマンド／状況パス２４９（ビットＯ−３゜Ｐ） タグ・アップ（ＢＣｌＪからバッファへ）線２６ａ タグ・ダウン（バッファからＢＣＵへ）１１１２６ｂ プロセッサ装置からＢＣＵへの要求線２Ｓ６ａＢＣ１Ｊ
からプロセッサ装置への肯定応答線２５ｂ チャネル１は、アドレス／データ・パス２５１と、コマ
ンド／状況パス２５２と、タグ・アップ及びタグ・ダウ
ン線２６２ｅ及び２６２ｄを有する。
，Ｐｉ） コマンド／状況パス２４９（ビットＯ−３゜Ｐ） タグ・アップ（ＢＣｌＪからバッファへ）線２６ａ タグ・ダウン（バッファからＢＣＵへ）１１１２６ｂ プロセッサ装置からＢＣＵへの要求線２Ｓ６ａＢＣ１Ｊ
からプロセッサ装置への肯定応答線２５ｂ チャネル１は、アドレス／データ・パス２５１と、コマ
ンド／状況パス２５２と、タグ・アップ及びタグ・ダウ
ン線２６２ｅ及び２６２ｄを有する。
チャネルＯは、Ｓ／３７０ｆｆｉ憶１６２（及びプロセ
ッサ要素８５）からＢＣｔＴ１５６へのデータ転送に使
用され、チャネル１は、ＢＣＵ１５６から記憶１６２（
及びプロセッサ要素８５）へのデータ転送に使用される
。
ッサ要素８５）からＢＣｔＴ１５６へのデータ転送に使
用され、チャネル１は、ＢＣＵ１５６から記憶１６２（
及びプロセッサ要素８５）へのデータ転送に使用される
。
チャネル・パス２４９．２５０．２５１及び２５２は、
実質的には６４バイトまでのデータをめいめいが記憶す
ることができる制御論理をもつ一対のデータ・バッファ
であるＩ１０アダプタ１５４に由来する。これらのパス
は、ＢＣＵ１５６で終端する。Ｉ１０アダプタ１５４は
、１ワード・フォーマット（３２ビツト）をもつ内部プ
ロセッサ・パスＩ／Ｏと、半ワード（１６ビツト）フォ
ーマットをもつより低速のパス２４９乃至２５２との間
の速度一致手段として働く。
実質的には６４バイトまでのデータをめいめいが記憶す
ることができる制御論理をもつ一対のデータ・バッファ
であるＩ１０アダプタ１５４に由来する。これらのパス
は、ＢＣＵ１５６で終端する。Ｉ１０アダプタ１５４は
、１ワード・フォーマット（３２ビツト）をもつ内部プ
ロセッサ・パスＩ／Ｏと、半ワード（１６ビツト）フォ
ーマットをもつより低速のパス２４９乃至２５２との間
の速度一致手段として働く。
各チャネルは、２バイト幅（半ワード）データ・パス（
２５０，２５１）と、半バイト幅（４ビツト）コマンド
／状況パス（２４９，２５２）という２つの部分に構成
されている。そして、タグ信号が、要求／応答、及び特
殊信号を介して動作を制御するための手段を与える。
２５０，２５１）と、半バイト幅（４ビツト）コマンド
／状況パス（２４９，２５２）という２つの部分に構成
されている。そして、タグ信号が、要求／応答、及び特
殊信号を介して動作を制御するための手段を与える。
各チャネル上のデータ転送は、（２バイト・パスを介し
て４バイトを転送するために〉常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣ１Ｊ１６６を含むＩ１０サブシス
テムの間の転送である。ＢＣＵ１６６はマスターであっ
て、すなわち、プロセッサ要素８Ｓが一旦転送の必要性
を知らせると、いかなる転送であれそれを開始させる。
て４バイトを転送するために〉常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣ１Ｊ１６６を含むＩ１０サブシス
テムの間の転送である。ＢＣＵ１６６はマスターであっ
て、すなわち、プロセッサ要素８Ｓが一旦転送の必要性
を知らせると、いかなる転送であれそれを開始させる。
コマンド／状況パス（２４９，２６２）は、選択サイク
ルの間に、転送方向（フェッチ／記憶）、及び転送すべ
きデータの■を決定するために使用される。アドレス／
データ・パス（２６０゜２５１）は、選択サイクルの間
に主記憶アドレスを転送し、実際の転送サイクルの間に
データを引き渡す働きをするゆアドレス／データ・パス
はまた、「メイルボックス」及び「メツセージ・キュー
」として知られる記憶１６２中の特定領域１８８．１８
９を指示するためにも使用される。これらの領域は、プ
ロセッサ要素８６をして、ＢＣＵ１５６とある情報を交
換することを可能ならしめる。
ルの間に、転送方向（フェッチ／記憶）、及び転送すべ
きデータの■を決定するために使用される。アドレス／
データ・パス（２６０゜２５１）は、選択サイクルの間
に主記憶アドレスを転送し、実際の転送サイクルの間に
データを引き渡す働きをするゆアドレス／データ・パス
はまた、「メイルボックス」及び「メツセージ・キュー
」として知られる記憶１６２中の特定領域１８８．１８
９を指示するためにも使用される。これらの領域は、プ
ロセッサ要素８６をして、ＢＣＵ１５６とある情報を交
換することを可能ならしめる。
フェッチ動ｆｖ１（記憶１６２からの）の間に、その状
況は、コマンド／状況パス２４９上で、パス２６０上の
２バイトのデータとともに転送される。この状況は、な
んらかのアドレス・チエツク、キー・チエツクなどであ
り、あるいは動作の成功を示すためにゼロである。
況は、コマンド／状況パス２４９上で、パス２６０上の
２バイトのデータとともに転送される。この状況は、な
んらかのアドレス・チエツク、キー・チエツクなどであ
り、あるいは動作の成功を示すためにゼロである。
もし記憶動作（記憶１６２への）が実行されるなら、全
てのデータが主記憶１６２に渡された後、状況サイクル
が続く。
てのデータが主記憶１６２に渡された後、状況サイクル
が続く。
第１４Ａ及び第１４Ｂｒｓは、フェッチ及び記憶のそれ
ぞれのサブサイクル１及びサブサイクル２の間のパス部
分の論理的用途を示す。ここで、ａａａ、 、 、
データ・フィールド中の第１のく左側の〉バイトの
アドレス Ａ：ｌ暑アドレス・チエツク Ｂ：１！バツフアが可用でない Ｃ； カスタマ記憶（１６５）アクセスの場合１
で、マイクロコード領域アクセス＜１０Ａ １８７）
の場合０ ｄｄｄ、、、 記憶との間の４バイト・データｒ
ｒｒ、、、 バイト単位でのフィールド長マイナ
ス１（１０進０．．８３） ｋｋｋｋ 記憶キー（１０進０． １５）に
１＝キーチエツク 。。。。。＝ ３２バイト・メールボックス領域内
のオフセット ｐｐ 優先度（ｃ，，３，３が最高）考慮せず ／／／： パスが浮動（未定ｍｌ）イン イ
ンバウンド（ＢＣＵからバッファへ） アウト アウトバウンド（バッファからＢＣＵへ） データ転送動作のために次のタグ線が使用される。
ぞれのサブサイクル１及びサブサイクル２の間のパス部
分の論理的用途を示す。ここで、ａａａ、 、 、
データ・フィールド中の第１のく左側の〉バイトの
アドレス Ａ：ｌ暑アドレス・チエツク Ｂ：１！バツフアが可用でない Ｃ； カスタマ記憶（１６５）アクセスの場合１
で、マイクロコード領域アクセス＜１０Ａ １８７）
の場合０ ｄｄｄ、、、 記憶との間の４バイト・データｒ
ｒｒ、、、 バイト単位でのフィールド長マイナ
ス１（１０進０．．８３） ｋｋｋｋ 記憶キー（１０進０． １５）に
１＝キーチエツク 。。。。。＝ ３２バイト・メールボックス領域内
のオフセット ｐｐ 優先度（ｃ，，３，３が最高）考慮せず ／／／： パスが浮動（未定ｍｌ）イン イ
ンバウンド（ＢＣＵからバッファへ） アウト アウトバウンド（バッファからＢＣＵへ） データ転送動作のために次のタグ線が使用される。
（１）パス・アダプタ１６４からＢＣＵ１５６への、プ
ロセッサ装置からＢＣＵへの要求線２５６ａは、プロセ
ッサ要素８６によってＩ１０１００必要性を示すために
使用される。−旦セットされると、その信号は、ＢＣＵ
１６６によってリセットされるまでアクティブのままで
ある。
ロセッサ装置からＢＣＵへの要求線２５６ａは、プロセ
ッサ要素８６によってＩ１０１００必要性を示すために
使用される。−旦セットされると、その信号は、ＢＣＵ
１６６によってリセットされるまでアクティブのままで
ある。
＜２）’ＢＣＵ１５６からアダプタ１６４へのタグ・ア
ップ、１２８２ ａは、アダプタ１５４からアウトバウ
ンド・データを要求し、または入力データがパス上で可
用であることを示すために使用される。タグ・アップ１
ｉ２６２ｃも同様に機能する。
ップ、１２８２ ａは、アダプタ１５４からアウトバウ
ンド・データを要求し、または入力データがパス上で可
用であることを示すために使用される。タグ・アップ１
ｉ２６２ｃも同様に機能する。
（３）パス・アダプタＩＥ）４からＢＣＵ１５６への、
ダウン線２６２ｂは、もし存在するならは、ＢＣＩＪ１
５Ｂへのデータの一時的な欠乏を示すために使用される
。タグ・ダウンの下降端は、すると、そのパス上のアウ
トバウンド・データの可用性を示すために使用される。
ダウン線２６２ｂは、もし存在するならは、ＢＣＩＪ１
５Ｂへのデータの一時的な欠乏を示すために使用される
。タグ・ダウンの下降端は、すると、そのパス上のアウ
トバウンド・データの可用性を示すために使用される。
タグ・ダウン線２６２ｄもＩＷＩｌｌに機能する。
（４）ＢＣｌＪｌ ６Ｂからアダプタ１５４への、ＢＣ
Ｕからプロセッサ装置肯定応答、１１２５６ｂは、プロ
セッサ装置からＢＣＵへの要求信号をリセットするため
に使用される。このリセットは、Ｉ１０メイルボックス
動作が完了されたときに実行される。
Ｕからプロセッサ装置肯定応答、１１２５６ｂは、プロ
セッサ装置からＢＣＵへの要求信号をリセットするため
に使用される。このリセットは、Ｉ１０メイルボックス
動作が完了されたときに実行される。
プロセッサ要素８５が開始Ｉ１０命令（ＳＩＯ）を＊−
？ｌ−ストリーム中で検出した時、プロセッサ要素８５
は、Ｉ１０サブシステム、すなわちＢＣＵ１５６に、「
プロセッサ装置からＢＣｔＩへの要求」Ａ！！２５６ａ
を活動化させることによって、Ｉ１０１００必要性を警
告する。このタグは、ＢＣ１Ｊ１５６をして、この動作
がフェッチまたは記憶のどちらであるのか、何バイトが
転送されるのか、などを見出すために記憶１６２内の「
メイルボックス」１８日を調べさせる。メイルボックス
は実際には、関連Ｉ１０１００チャネル５ＩＯ１ＣＵＡ
ＳＣＡＷ及びコマンド・ワード（ｃＣＷ）を含む。
？ｌ−ストリーム中で検出した時、プロセッサ要素８５
は、Ｉ１０サブシステム、すなわちＢＣＵ１５６に、「
プロセッサ装置からＢＣｔＩへの要求」Ａ！！２５６ａ
を活動化させることによって、Ｉ１０１００必要性を警
告する。このタグは、ＢＣ１Ｊ１５６をして、この動作
がフェッチまたは記憶のどちらであるのか、何バイトが
転送されるのか、などを見出すために記憶１６２内の「
メイルボックス」１８日を調べさせる。メイルボックス
は実際には、関連Ｉ１０１００チャネル５ＩＯ１ＣＵＡ
ＳＣＡＷ及びコマンド・ワード（ｃＣＷ）を含む。
記憶動作は、−膜内には、ＢＣＵ１５６がプロセッサ要
素８５にデータを送るような動作である。このデータは
、選択サイクルで送られるコマンド、キーまたはアドレ
スであるか、主記憶１６２中に記憶すべき実Ｉ１０デー
タである。どちらの場合も、事象のシーケンスは同一で
ある。
素８５にデータを送るような動作である。このデータは
、選択サイクルで送られるコマンド、キーまたはアドレ
スであるか、主記憶１６２中に記憶すべき実Ｉ１０デー
タである。どちらの場合も、事象のシーケンスは同一で
ある。
第１Ｅ５Ａないし１ｔ５Ｃ図は、データ及び状況情報が
、アダプタ１６４及びＢＣＵ１５６中の３２ビツト・バ
ッファ／レジスタにゲート・インされ、またはゲート・
アウトされる様子、及びその情報の高位（左側）及び低
位（右側）ビットがアダプタ１５４の１８ビツト・チャ
ネルに配置される様子を図式的に示すものである。
、アダプタ１６４及びＢＣＵ１５６中の３２ビツト・バ
ッファ／レジスタにゲート・インされ、またはゲート・
アウトされる様子、及びその情報の高位（左側）及び低
位（右側）ビットがアダプタ１５４の１８ビツト・チャ
ネルに配置される様子を図式的に示すものである。
第２５及び２６図は、ＢＣＵ１５６及びアダプタ１５４
の間のデータ転送のための特定の信号セットを示す。
の間のデータ転送のための特定の信号セットを示す。
記憶動ｆＦ（第１５Ａ図）の間のＢＣＵクロック・サイ
クルの開始により、ＢＣＵ１５６は、第１のサイクルの
ためのデータをパス２５１上に配置する。もしこれが主
記憶データ動作のための選択サイクルなら、コマンド、
バイト・カウント、アクセス・キー、及び主記憶アドレ
スの第１バイトがそれぞれ、コマンド／状況パス２５２
及びアドレス／データ・パス２５１上にそれぞれ配置さ
れる。もしこれが、メイルボックス・ルックアップのた
めの選択サイクルであるなら、コマンドが、固定位置に
あるメイルボックスを示すため、主記憶アドレスは配置
されない。その第１のサブサイクルは、２サブサイクル
期間に亙ってパス上で有効状態に維持される。
クルの開始により、ＢＣＵ１５６は、第１のサイクルの
ためのデータをパス２５１上に配置する。もしこれが主
記憶データ動作のための選択サイクルなら、コマンド、
バイト・カウント、アクセス・キー、及び主記憶アドレ
スの第１バイトがそれぞれ、コマンド／状況パス２５２
及びアドレス／データ・パス２５１上にそれぞれ配置さ
れる。もしこれが、メイルボックス・ルックアップのた
めの選択サイクルであるなら、コマンドが、固定位置に
あるメイルボックスを示すため、主記憶アドレスは配置
されない。その第１のサブサイクルは、２サブサイクル
期間に亙ってパス上で有効状態に維持される。
選択サイクルの間にパス２５１上にデータを配置したＩ
ＢＣＵクロック・サイクルの後、ＢＣＵ１ｉ５６が「
タグ・アップ」信号線を立ち上げる。
ＢＣＵクロック・サイクルの後、ＢＣＵ１ｉ５６が「
タグ・アップ」信号線を立ち上げる。
タグ・アップＩＩ ２６２ ａは、アダプタ１５４をし
て、その最初の２バイトをレジスタ１１３の左部分に記
憶させる。次のクロック・サイクルの開始により、ＢＣ
Ｕ１５８は、レジスタ１１３のあと半分にデータを格納
するために、アドレス／データ・パス２５１上に次のサ
ブサイクルのためのデータ（第２の２バイト）を配置す
る。このデータは、主記憶アドレスの残りの部分である
かまたは、（もしメイルボックス・ルックアップ選択サ
イクルに属するなら）オフセットであるか、である。Ｂ
ＣＵ１５８は、３ＢＣＵクロツク・サイクルの間第２の
２バイトを保持し、「タグ・アップ」信号を下降させる
。
て、その最初の２バイトをレジスタ１１３の左部分に記
憶させる。次のクロック・サイクルの開始により、ＢＣ
Ｕ１５８は、レジスタ１１３のあと半分にデータを格納
するために、アドレス／データ・パス２５１上に次のサ
ブサイクルのためのデータ（第２の２バイト）を配置す
る。このデータは、主記憶アドレスの残りの部分である
かまたは、（もしメイルボックス・ルックアップ選択サ
イクルに属するなら）オフセットであるか、である。Ｂ
ＣＵ１５８は、３ＢＣＵクロツク・サイクルの間第２の
２バイトを保持し、「タグ・アップ」信号を下降させる
。
フェッチ動作は、−膜内には、ＢＣｌＪ １６６が、主
記憶データ空間１６２、主記憶１６２中のマイクロコー
ド領域、またはメイルボックスあるいはメツセージ・キ
ューからデータを求めるような動作である。いかなる場
合にも、アダプタ１５４の論理に、実行しなくてはなら
ない動作を命令するためには、選択サイクルがそのよう
なフェッチ・サイクルに先行しなくてはならない。選択
サイクルは、コマンド／状況パス２４９上のコマンドが
「フェッチ」コマンドであることを除いては、パス２５
２を使用する記憶記憶動作と同様の様式でパス２４９上
にコマンド／キー／アドレスを配置することによって実
行される。
記憶データ空間１６２、主記憶１６２中のマイクロコー
ド領域、またはメイルボックスあるいはメツセージ・キ
ューからデータを求めるような動作である。いかなる場
合にも、アダプタ１５４の論理に、実行しなくてはなら
ない動作を命令するためには、選択サイクルがそのよう
なフェッチ・サイクルに先行しなくてはならない。選択
サイクルは、コマンド／状況パス２４９上のコマンドが
「フェッチ」コマンドであることを除いては、パス２５
２を使用する記憶記憶動作と同様の様式でパス２４９上
にコマンド／キー／アドレスを配置することによって実
行される。
（選択サイクルの完了後）次のサイクルの開始により、
ＢＣｔＪ１６６が「タグ・アップ」信号を立ち上げ、そ
れを３ＢＣＵクロツク・サイクル維持する（第１６Ｂ図
）。タグ・アップは、バッファからデータを要求する。
ＢＣｔＪ１６６が「タグ・アップ」信号を立ち上げ、そ
れを３ＢＣＵクロツク・サイクル維持する（第１６Ｂ図
）。タグ・アップは、バッファからデータを要求する。
すると、もしそのバッファがデータを渡すことができる
のなら、データは１サイクル後に回層となる。その動作
は、半同期的であるので、ＢＣＵ１６Ｂは、デ−夕の最
初の２バイトが２サイクルの間有効に維持され、次に１
サイクル切り換え時間があって、その後２バイトのデー
タをＢＣＵ １５６へとゲートすることができる。
のなら、データは１サイクル後に回層となる。その動作
は、半同期的であるので、ＢＣＵ１６Ｂは、デ−夕の最
初の２バイトが２サイクルの間有効に維持され、次に１
サイクル切り換え時間があって、その後２バイトのデー
タをＢＣＵ １５６へとゲートすることができる。
しかし、アダプタ１５４が、「タグ・アップ」立上りの
瞬間可用なデータをもっていないような状況が存在する
。これは、典型的には、「初期」データ・フェッチにお
いて生じ、そのとき、フェッチ要求がキャッシュ・コン
トロー９１６３及び記憶コントローラ１５５を介して処
理され、アダプタ１５４に戻されるまでいくらか時間が
かかるような新しいアドレスからデータがフェッチされ
る。主記憶１６２における再試行も同様の一時的な遅延
を引き起こすことがある。
瞬間可用なデータをもっていないような状況が存在する
。これは、典型的には、「初期」データ・フェッチにお
いて生じ、そのとき、フェッチ要求がキャッシュ・コン
トロー９１６３及び記憶コントローラ１５５を介して処
理され、アダプタ１５４に戻されるまでいくらか時間が
かかるような新しいアドレスからデータがフェッチされ
る。主記憶１６２における再試行も同様の一時的な遅延
を引き起こすことがある。
アダプタ１５４がデータを引き渡すことができないとき
く第１５０Ｓ）、アダプタ１５４は、「タグ・アップ」
が検出されると菖ぐに「タグ・ダウン」線を立ち上げる
。ＢＣＵ１５８は、「タグ・アップ」を立ち上げた後５
サイクル以内に「タグ・ダウン」線をサンプルしなくて
はならない。
く第１５０Ｓ）、アダプタ１５４は、「タグ・アップ」
が検出されると菖ぐに「タグ・ダウン」線を立ち上げる
。ＢＣＵ１５８は、「タグ・アップ」を立ち上げた後５
サイクル以内に「タグ・ダウン」線をサンプルしなくて
はならない。
アダプタ１５４は、第１のデータ・ワード（４バイト）
が可用となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをパス２５０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣＵの論理２５３をトリガす
る。
が可用となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをパス２５０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣＵの論理２５３をトリガす
る。
ＢＣＵ１５６は、「タグ・ダウン」の下降に統く２サイ
クルの間その第１のバイトが有効であり、そのめと第２
の２バイトが可用であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、−１ｊ［に
２バイトずつ、６０バイトまでのバイトがそれに続くこ
とができる。
クルの間その第１のバイトが有効であり、そのめと第２
の２バイトが可用であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、−１ｊ［に
２バイトずつ、６０バイトまでのバイトがそれに続くこ
とができる。
選択サイクルで指令された全てのメイルボックス・デー
タが受は取られた時、ＢＣＵ１５６は、その動作を開始
させた＠ ２６６ ａ上の、プロセッサ装置からＢＣＵ
への要求をリセットするために、７ダプタ１６４にｔｔ
Ｌ４ｍ２６ｅｂ上のｒＢＣＵからプロセッサ装置への肯
定応答」信号を立ち上げる。
タが受は取られた時、ＢＣＵ１５６は、その動作を開始
させた＠ ２６６ ａ上の、プロセッサ装置からＢＣＵ
への要求をリセットするために、７ダプタ１６４にｔｔ
Ｌ４ｍ２６ｅｂ上のｒＢＣＵからプロセッサ装置への肯
定応答」信号を立ち上げる。
プロセッサ要素８５とＢＣＵ１６６の間の大抵のデータ
転送は、アダプタ１５４中のベース・レジスタＩ／Ｏに
記憶されたベース・アドレスとキュー長を使用して、予
定の記憶位置１８８．１８９を通じて行なわれる。イン
バウンド・メツセージ・キュー１８９は、ＢＣＵ１６８
によって送られた全てのメツセージを時系列順に記憶す
る。
転送は、アダプタ１５４中のベース・レジスタＩ／Ｏに
記憶されたベース・アドレスとキュー長を使用して、予
定の記憶位置１８８．１８９を通じて行なわれる。イン
バウンド・メツセージ・キュー１８９は、ＢＣＵ１６８
によって送られた全てのメツセージを時系列順に記憶す
る。
Ｅ １２Ｃ，パス制御ユニット１５６−−１１ｆ的な説
明（第１６及び第１７図） パス制御ユニット（ＢＣＵ）１５６は、Ｓ／３７０プロ
セツサ８５及び、Ｓ／３７０ Ｉ１０命令を実行する
ために利用される関連Ｓ／８日プロセッサ６２との間の
主要な結合ハードウェアである。
明（第１６及び第１７図） パス制御ユニット（ＢＣＵ）１５６は、Ｓ／３７０プロ
セツサ８５及び、Ｓ／３７０ Ｉ１０命令を実行する
ために利用される関連Ｓ／８日プロセッサ６２との間の
主要な結合ハードウェアである。
ＢＣＵ１６６は、プロセッサ６２に対して割り込みを与
え、プロセッサ６２をその関連ハードウェアから非同期
的に切り放し、プロセッサ６２をＢＣＩＪ１５６に対し
て結合することを、Ｓ／８８オペレーテイング・システ
ムに対して透過的に実行するために、Ｓ／８８プロセツ
サｅ２上で走っているアプリケーション・プログラム（
ＥＸＥＣ３７０）及びマイクロコード（ＥＴＩＯ）と対
話する手段を有している。その透過的割り込み及び切り
放し機構は、所望のＳ／３７０ Ｉ１０動作を実行す
るべくＳ／８８プロセツサ６２によって使用可能な形式
にコマンド及びデータを変換するために、Ｓ／３７０
Ｉ１０コマンド及びデータをＳ／３７０プロセツサ８
５から５７８８プロセツサ６２へ効率的に転送するため
にＳ／３７０及びＳ／８８プロセツサの直接転送を可能
ならしめるために利用される。
え、プロセッサ６２をその関連ハードウェアから非同期
的に切り放し、プロセッサ６２をＢＣＩＪ１５６に対し
て結合することを、Ｓ／８８オペレーテイング・システ
ムに対して透過的に実行するために、Ｓ／８８プロセツ
サｅ２上で走っているアプリケーション・プログラム（
ＥＸＥＣ３７０）及びマイクロコード（ＥＴＩＯ）と対
話する手段を有している。その透過的割り込み及び切り
放し機構は、所望のＳ／３７０ Ｉ１０動作を実行す
るべくＳ／８８プロセツサ６２によって使用可能な形式
にコマンド及びデータを変換するために、Ｓ／３７０
Ｉ１０コマンド及びデータをＳ／３７０プロセツサ８
５から５７８８プロセツサ６２へ効率的に転送するため
にＳ／３７０及びＳ／８８プロセツサの直接転送を可能
ならしめるために利用される。
ＥＸＥＣ３７０及びＥＴＩＯはともに、マイクロコード
またはアプリケーション・プログラムのどちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されていることが見て取れよう。
またはアプリケーション・プログラムのどちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されていることが見て取れよう。
ＢＣＵ１６６（第１６図〉は、パス制御ユニット・イン
ターフェース論理及びレジスタ２０５と、直接メモリ・
アクセス・コントローラ（ＤＭＡＣ）２０９と、ローカ
ル記憶２１０を含む。
ターフェース論理及びレジスタ２０５と、直接メモリ・
アクセス・コントローラ（ＤＭＡＣ）２０９と、ローカ
ル記憶２１０を含む。
ローカル・アドレス及びデータ・パス２４７．２２３は
、記憶２１０を、ドライバ／レシーバ回路２１７．２１
８を介してプロセッサ要素６２アドレス、データ・パス
１６１ａ、１６１ｄに結合し、インターフェース論理２
０５に結合する。ＤＭＡＣ２０９は、ラッチ２３３を介
してアドレス・パス２４７に結合され、ドライバ／レシ
ーバ２３４を介してデータ・データ・パス２２３に結合
されている。
、記憶２１０を、ドライバ／レシーバ回路２１７．２１
８を介してプロセッサ要素６２アドレス、データ・パス
１６１ａ、１６１ｄに結合し、インターフェース論理２
０５に結合する。ＤＭＡＣ２０９は、ラッチ２３３を介
してアドレス・パス２４７に結合され、ドライバ／レシ
ーバ２３４を介してデータ・データ・パス２２３に結合
されている。
ＤＭＡＣ２０９は、好適な実施例では、以下で説明され
ているＣ３８４５０ ＤＭＡコントローラである。
ているＣ３８４５０ ＤＭＡコントローラである。
ＤＭＡＣ２０９は、それぞれが特定のＩａ能に専用であ
る、要求及び肯定応答経路によって、インターフェース
論理２０５（第１７図）に結合された４つのチャネル０
乃至３をもつ。チャネル０は、Ｓ／３７０記憶１６２中
のメイルボックス領３１１８８（第２８図）から０−カ
ル記憶２１ｏへＳ／３７０ Ｉ１０コマンドを転送す
る（メイルボックス読取）、チャネル１は、記憶１６２
から記憶２１０へＳ／３７０デー１を転送Ｃ６（Ｓ／３
７０ Ｉ１０書込）。チャネル２は、記憶２１０から
記憶１６２ヘデータを転送する（Ｓ／３７０ Ｉ／○
読取）。チャネル３は、記憶２１０から記憶１６２中の
メツセージ・キュー領域１８９（第２８図）に高優先度
Ｓ／８８メツセージを転送する（Ｑメツセージ書込み）
。
る、要求及び肯定応答経路によって、インターフェース
論理２０５（第１７図）に結合された４つのチャネル０
乃至３をもつ。チャネル０は、Ｓ／３７０記憶１６２中
のメイルボックス領３１１８８（第２８図）から０−カ
ル記憶２１ｏへＳ／３７０ Ｉ１０コマンドを転送す
る（メイルボックス読取）、チャネル１は、記憶１６２
から記憶２１０へＳ／３７０デー１を転送Ｃ６（Ｓ／３
７０ Ｉ１０書込）。チャネル２は、記憶２１０から
記憶１６２ヘデータを転送する（Ｓ／３７０ Ｉ／○
読取）。チャネル３は、記憶２１０から記憶１６２中の
メツセージ・キュー領域１８９（第２８図）に高優先度
Ｓ／８８メツセージを転送する（Ｑメツセージ書込み）
。
パス・アダプタ１６４は、２つのチャネル０及びｌをも
つ。アダプタ・チャネル０は、ＤＭＡＣチャネル０．１
のメイルボックス読取及びＳ／３７０ Ｉ１０書込（
すなりち、ｓ／３７ｏからＢＣＵ１６６へのデータの流
れ）を扱う。アダプタ・チャネル１は、ＤＭＡＣ２，３
（７）Ｓ／３７０Ｉ／Ｏ読取及びＱメツセージ書込機能
（すなわち、ＢＣＵＩ ５ｉ３からＳ／３７０へのデー
タのｍれ）を扱う。
つ。アダプタ・チャネル０は、ＤＭＡＣチャネル０．１
のメイルボックス読取及びＳ／３７０ Ｉ１０書込（
すなりち、ｓ／３７ｏからＢＣＵ１６６へのデータの流
れ）を扱う。アダプタ・チャネル１は、ＤＭＡＣ２，３
（７）Ｓ／３７０Ｉ／Ｏ読取及びＱメツセージ書込機能
（すなわち、ＢＣＵＩ ５ｉ３からＳ／３７０へのデー
タのｍれ）を扱う。
Ｅ１２Ｄ、ｉｌｉ［接メモリ・アクセス・コントローラ
０９ ＤＭＡＣ２０９は、好適には、モトローラ社が発行して
いるＭ６８０００Ｆ機能ｊｌｙ Ｒｅｆｅｒｅｎｃｅ
Ｍａｎｕａｌ、 ＰＲ８８に／Ｄ、 １９８８に記載さ
れているタイプ（ＭＣ６８４５０）である。ＤＭＡＣ２
０９は、プロセッサからの最小の介入で、データのブロ
ックを迅速且つ効率的な方法で移動することによって、
（この実施例のＭ６８０２０プロセッサなとの）モトロ
ーラＭ６８０００ファミリ・マイクロプロセッサの性能
及びアーチテクキャ的な能力を補うように設計されてい
る。ＤＭＡＣ２０９は、メモリからメモリ、メモリから
装置、装置からメモリのデータ転送を実行する。
０９ ＤＭＡＣ２０９は、好適には、モトローラ社が発行して
いるＭ６８０００Ｆ機能ｊｌｙ Ｒｅｆｅｒｅｎｃｅ
Ｍａｎｕａｌ、 ＰＲ８８に／Ｄ、 １９８８に記載さ
れているタイプ（ＭＣ６８４５０）である。ＤＭＡＣ２
０９は、プロセッサからの最小の介入で、データのブロ
ックを迅速且つ効率的な方法で移動することによって、
（この実施例のＭ６８０２０プロセッサなとの）モトロ
ーラＭ６８０００ファミリ・マイクロプロセッサの性能
及びアーチテクキャ的な能力を補うように設計されてい
る。ＤＭＡＣ２０９は、メモリからメモリ、メモリから
装置、装置からメモリのデータ転送を実行する。
このＤＭＡＣは、プログラム可能な優先順位をもつ独立
な４つのＤＭＡチャネルをもち、２４ビツト・アドレス
と１６ビツト・データ・パスをもつ非同期Ｍ６８０００
バス構造を使用する。それは、明示的にも暗示的にもア
ドレスすることができる。
な４つのＤＭＡチャネルをもち、２４ビツト・アドレス
と１６ビツト・データ・パスをもつ非同期Ｍ６８０００
バス構造を使用する。それは、明示的にも暗示的にもア
ドレスすることができる。
参照番号２０９などのＤＭＡＣの主要な目的は、ソフト
ウェア制御下にあるマイクロプロセッサが扱うよりも通
常はるかに高速でデータを転送することにある。、直接
メモリ・アクセス（ＤＭＡ）という用語は、マイクロプ
ロセッサが行うのと同様にしてシステム中のメモリに周
辺装置がアクセスする能力のことである。この実施例に
おけるそのメモリとは、ローカル記憶２１０のことであ
る。ＤＭＡ動作は、システム・プロセッサが実行する必
要がある別の動作と並行的に行うことができ、以て全体
のシステム性能を著しく高めるのである。
ウェア制御下にあるマイクロプロセッサが扱うよりも通
常はるかに高速でデータを転送することにある。、直接
メモリ・アクセス（ＤＭＡ）という用語は、マイクロプ
ロセッサが行うのと同様にしてシステム中のメモリに周
辺装置がアクセスする能力のことである。この実施例に
おけるそのメモリとは、ローカル記憶２１０のことであ
る。ＤＭＡ動作は、システム・プロセッサが実行する必
要がある別の動作と並行的に行うことができ、以て全体
のシステム性能を著しく高めるのである。
ＤＭＡＣ２０９は、データのブロックを、ローカル・バ
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるバイト、ワード
または長ワード・オペランドの列からなり、転送カウン
トによって決定されるブロック長をもつ。単一チャネル
動作には、記憶２１０との間の複数ブロックのデータの
転送が関与することができる。
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるバイト、ワード
または長ワード・オペランドの列からなり、転送カウン
トによって決定されるブロック長をもつ。単一チャネル
動作には、記憶２１０との間の複数ブロックのデータの
転送が関与することができる。
ＤＭＡＣ２０９に係わるとの動作も、プロセッサ要素６
２によるチャネル初期化、データ転送及びブロックの終
了、という同一の基本的ステップの後に続くことになる
。初期化フェーズでは、プロセッサ６２がＤＭＡＣのレ
ジスタに、制御情報と、アドレス・ポインタと、転送カ
ウントをロードし、チャネルｔ−開始させる。転送フェ
ーズの間、ＤＭＡＣ２０９はオペランド転送のための要
求を受は入れて、その転送のためのアドレシングとバス
制御を与える。終了フェーズは、動作の完了後行なわれ
、そのとき、ＤＭＡＣは状況レジスタＣ３Ｒ中に動作の
状況を表示する。データ転送の全てのフェーズの間、Ｄ
ＭＡＣ２０９は次の３つの動作モードのうちの１つにあ
る。
２によるチャネル初期化、データ転送及びブロックの終
了、という同一の基本的ステップの後に続くことになる
。初期化フェーズでは、プロセッサ６２がＤＭＡＣのレ
ジスタに、制御情報と、アドレス・ポインタと、転送カ
ウントをロードし、チャネルｔ−開始させる。転送フェ
ーズの間、ＤＭＡＣ２０９はオペランド転送のための要
求を受は入れて、その転送のためのアドレシングとバス
制御を与える。終了フェーズは、動作の完了後行なわれ
、そのとき、ＤＭＡＣは状況レジスタＣ３Ｒ中に動作の
状況を表示する。データ転送の全てのフェーズの間、Ｄ
ＭＡＣ２０９は次の３つの動作モードのうちの１つにあ
る。
（１）ＩＤＬＥ ＜遊休）−これは、ＤＭＡＣ２０９が
、外部装置によってリセットされ、システム・プロセッ
サ６２による初期化、または周辺装置からのオペランド
転送要求を待っている時に想定する状態である。
、外部装置によってリセットされ、システム・プロセッ
サ６２による初期化、または周辺装置からのオペランド
転送要求を待っている時に想定する状態である。
（２）ＭＰＵ−これは、ＤＭＡＣがシステム中の別のバ
ス・マスタ（通常、主システム・プロセッサ６２）によ
ってチップ選択されたとき入る状態である。このモード
では、チャネル動作をチエツクし、あるいはブロック転
送の状況をチエツクするために、ＤＭＡＣ内部レジスタ
が読み書きされる。
ス・マスタ（通常、主システム・プロセッサ６２）によ
ってチップ選択されたとき入る状態である。このモード
では、チャネル動作をチエツクし、あるいはブロック転
送の状況をチエツクするために、ＤＭＡＣ内部レジスタ
が読み書きされる。
（３）ＤＭ−これは、ＤＭＡＣ２０９が、オペランド転
送を実行するためにバス・マスクとして動作していると
きに入る状態である。
送を実行するためにバス・マスクとして動作していると
きに入る状態である。
ＤＭＡＣは、暗示的アドレスまたは明示的アドレス・デ
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のバス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部酌ＤＭＡＣバッフ
ァ動伊なしでソースから宛先へ直接データが転送される
ので、ｌバス・サイクルしか要さない。
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のバス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部酌ＤＭＡＣバッフ
ァ動伊なしでソースから宛先へ直接データが転送される
ので、ｌバス・サイクルしか要さない。
さて、（Ａ）単一ブロック転送、（Ｂ）連続動作、（ｃ
）連鎖動作、という３つのタイプのチャネル動作が存在
する。単一ブロックのデータを転送するときには、メモ
リ・アドレス・レジスタＭＡＲ及び装置アドレス・レジ
スタＤＡＲは、ユーザーによって、転送のソース及び宛
先を指定するように初期化される。さらにまた、ブロッ
クの、転送されるオペランドの数をカウントするために
、メモリ転送カウント・レジスタも初期化される。
）連鎖動作、という３つのタイプのチャネル動作が存在
する。単一ブロックのデータを転送するときには、メモ
リ・アドレス・レジスタＭＡＲ及び装置アドレス・レジ
スタＤＡＲは、ユーザーによって、転送のソース及び宛
先を指定するように初期化される。さらにまた、ブロッ
クの、転送されるオペランドの数をカウントするために
、メモリ転送カウント・レジスタも初期化される。
２つの連鎖モードとして、アレイ連鎖と、連列アレイ連
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメントされ、ベース・
アドレスは、次の新しいアレイ・エントリを指し示すよ
うにインクリメントされる。ベース転送カウントがゼロ
に達したとき、フェッチされたばかりのエントリがその
アレイで定義される最後のブロックである。
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメントされ、ベース・
アドレスは、次の新しいアレイ・エントリを指し示すよ
うにインクリメントされる。ベース転送カウントがゼロ
に達したとき、フェッチされたばかりのエントリがその
アレイで定義される最後のブロックである。
件列アレイ連鎖モードは、アレイ連鎖モードに類似する
が、メモリ・アレイ中の各エントリがやはりアレイ中の
次のエントリを指し示す点で異なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされたリンク・アドレスを含む。ベース転送カ
ウント・レジスタＢＴＣは、このモードでは不要である
。ベース・アドレス・レジスタＢＡＲは、そのアレイの
最初のエントリのアドレスに初期化される。連結アドレ
スは、ベース・アドレスを、各ブロック転送の開始時点
で更新するために使用される。この連鎖モードは、アレ
イを順次的な順序に再構成する必要なくアレイ・エント
リを容易に移動しまたは挿入することを可能ならしめる
。また、アレイ中のエントリの数は、ＤＭＡＣ２０９中
で指定する必要はない。このアドレシング・モードは、
この実施例では、ＤＭＡＣ２０９によって、以下詳述す
る方法でリンク・リストから自由ワーク・キュー・ブロ
ック（ＷＱＢ）にアクセスするために使用される。
が、メモリ・アレイ中の各エントリがやはりアレイ中の
次のエントリを指し示す点で異なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされたリンク・アドレスを含む。ベース転送カ
ウント・レジスタＢＴＣは、このモードでは不要である
。ベース・アドレス・レジスタＢＡＲは、そのアレイの
最初のエントリのアドレスに初期化される。連結アドレ
スは、ベース・アドレスを、各ブロック転送の開始時点
で更新するために使用される。この連鎖モードは、アレ
イを順次的な順序に再構成する必要なくアレイ・エント
リを容易に移動しまたは挿入することを可能ならしめる
。また、アレイ中のエントリの数は、ＤＭＡＣ２０９中
で指定する必要はない。このアドレシング・モードは、
この実施例では、ＤＭＡＣ２０９によって、以下詳述す
る方法でリンク・リストから自由ワーク・キュー・ブロ
ック（ＷＱＢ）にアクセスするために使用される。
ＤＭＡＣ２０９は、ＤＭＡｌｌｂ作の完了、またはＰＣ
Ｌ！５７ａ乃至５７ｄを使用する装置の要求時などのい
くつかの事象発生に対応してプロセッサ要素６２に割り
込みをかけることになる。ＤＭＡＣ２０９は、プロセッ
サ要素６２ベクタ割り込み構造で使用するために、８個
のチップ上ベクタ・レジスタに割り込みベクタを保持す
る。２つの割り込みベクタ、すなわち、正常割り込みベ
クタ（ＮＩＶ）及びエラー割り込みベクタ（ＥＩＶ）は
どのチャネルにも利用可能である。
Ｌ！５７ａ乃至５７ｄを使用する装置の要求時などのい
くつかの事象発生に対応してプロセッサ要素６２に割り
込みをかけることになる。ＤＭＡＣ２０９は、プロセッ
サ要素６２ベクタ割り込み構造で使用するために、８個
のチップ上ベクタ・レジスタに割り込みベクタを保持す
る。２つの割り込みベクタ、すなわち、正常割り込みベ
クタ（ＮＩＶ）及びエラー割り込みベクタ（ＥＩＶ）は
どのチャネルにも利用可能である。
各チャネルは、０，１．２または３の優先レベルを与え
られており、すなわち、チャネル０１１．２．３はそれ
ぞれ優先レベル０，２．２．１を割当てられている（優
先レベルＯが最高である）。
られており、すなわち、チャネル０１１．２．３はそれ
ぞれ優先レベル０，２．２．１を割当てられている（優
先レベルＯが最高である）。
要求は、Ｖ＆置によって外部的に発生されるか、ＤＭＡ
Ｃ２０９の自動要求機構によって内部的に発生される。
Ｃ２０９の自動要求機構によって内部的に発生される。
自動要求は、チャネルが常に要求保留の場合は最大速度
で発生され、あるいはＤＭＡ活動に可用なパス帯域の一
部を選択することによって決定される限定された速度で
発生される。外部要求は、各チャネルに関連する要求信
号によって発生されるバースト要求またはサイクル・ス
チール要求のどちらかである。
で発生され、あるいはＤＭＡ活動に可用なパス帯域の一
部を選択することによって決定される限定された速度で
発生される。外部要求は、各チャネルに関連する要求信
号によって発生されるバースト要求またはサイクル・ス
チール要求のどちらかである。
ＤＭＡＣ２０９は４つのチャネルに１つの汎用制御レジ
スタＯＣＲを加えたもののめいめいごとに、１７個のレ
ジスタ（第１８図）をもち、それらは全てソフトウェア
の制御下にある。
スタＯＣＲを加えたもののめいめいごとに、１７個のレ
ジスタ（第１８図）をもち、それらは全てソフトウェア
の制御下にある。
ＤＭＡＣ２０９レジスタは、ソース及び宛先アドレス及
び機能コードと、転送カウントと、オへランド・サイズ
と、装置ボート・サイズと、チャネル優先順位と、連続
アドレス及び転送カウントと、周辺制御線の機能などの
データ転送についての情報を含む。１つのレジスタＣＳ
Ｒがまた、チャネル活動、周辺入力、及びＤＭＡ転送の
間に生じたかもしれないさまざまな事象についての状況
及びエラー情報を与える。−膜制御レジスタＧＣＲは、
限定された自動要求ＤＭＡ動作で使用すべきパス利用係
数を選択する。
び機能コードと、転送カウントと、オへランド・サイズ
と、装置ボート・サイズと、チャネル優先順位と、連続
アドレス及び転送カウントと、周辺制御線の機能などの
データ転送についての情報を含む。１つのレジスタＣＳ
Ｒがまた、チャネル活動、周辺入力、及びＤＭＡ転送の
間に生じたかもしれないさまざまな事象についての状況
及びエラー情報を与える。−膜制御レジスタＧＣＲは、
限定された自動要求ＤＭＡ動作で使用すべきパス利用係
数を選択する。
入力及び出力信号は、機能的には、以下で説明する群に
構成される（第１９Ａ図参照）。
構成される（第１９Ａ図参照）。
アドレス／データ・パス（Ａ８−Ａ２３．ＤＯ−Ｄ１５
）は、１６ビツト・パスであって、ＤＭＡモードの動作
の間にアドレス出力を与えるように時間的に多重化され
、（プロセッサ要素６２書込みまたはＤＭＡＣ読取の間
に）外部装置からデータを人力し、（プロセッサ要素６
２読取またはＤＭＡＣｌ込みの間に）外部装置にデータ
を出力するための両方向データ・パスとして使用される
。これは３状態パスであって、マルチプレクス線ＯＷＮ
及びＤＤＩＲによって制御される外部ラッチ及びバッフ
ァ２３３，２３４を使用してデマルチプレクスされる。
）は、１６ビツト・パスであって、ＤＭＡモードの動作
の間にアドレス出力を与えるように時間的に多重化され
、（プロセッサ要素６２書込みまたはＤＭＡＣ読取の間
に）外部装置からデータを人力し、（プロセッサ要素６
２読取またはＤＭＡＣｌ込みの間に）外部装置にデータ
を出力するための両方向データ・パスとして使用される
。これは３状態パスであって、マルチプレクス線ＯＷＮ
及びＤＤＩＲによって制御される外部ラッチ及びバッフ
ァ２３３，２３４を使用してデマルチプレクスされる。
パス２４７の下位アドレス・パス線Ａ１乃至Ａ７は、Ｍ
ＰＵモードにおいてＤＭＡＣ内部レジスタにアクセスし
、且つＤＭＡモードにおいて下位７アドレス出力を与え
るために使用される。
ＰＵモードにおいてＤＭＡＣ内部レジスタにアクセスし
、且つＤＭＡモードにおいて下位７アドレス出力を与え
るために使用される。
機能コード線ＦＣＯ乃至Ｆｅ２は、３状態出力であって
、ＤＭＡモードにおいて、ユーザーによって決定するこ
とができる個別のアドレス空間を与えるようにアドレス
・パス２４７上の値をさらに修飾するために使用される
。これらの線上に配置される値は、ＤＭＡパス・サイク
ルの間に使用されるアドレスを与えるレジスタに応じて
、内部機能コード・レジスタＭＦＣ，ＤＦＣ，ＲＦＣの
うちの１つから持って来られる。
、ＤＭＡモードにおいて、ユーザーによって決定するこ
とができる個別のアドレス空間を与えるようにアドレス
・パス２４７上の値をさらに修飾するために使用される
。これらの線上に配置される値は、ＤＭＡパス・サイク
ルの間に使用されるアドレスを与えるレジスタに応じて
、内部機能コード・レジスタＭＦＣ，ＤＦＣ，ＲＦＣの
うちの１つから持って来られる。
非同期パス制御線は、次の制御信号、すなわち、選択ア
ドレス・ストローブ、読取／書込、上方及び下方データ
・ストローブ、及びデータ転送肯定応答を使用して非同
期データ転送を制御する。
ドレス・ストローブ、読取／書込、上方及び下方データ
・ストローブ、及びデータ転送肯定応答を使用して非同
期データ転送を制御する。
選択入力線２９６は、ＭＰＵパス・サイクルのためにＤ
ＭＡＣ２０９を選択するために使用される。その線が立
ち上げられた時、Ａ１乃至Ａ７上のアドレス及びデータ
・ストローブ（あるいは８ビツト・パスを使用した時の
ＡＯ）は、その転送に関与することになる内部ＤＭＡＣ
レジスタを選択する。選択は、アドレス・デコード信号
をアドレス及びデータ・ストローブで修飾することによ
って発生されるべきである。
ＭＡＣ２０９を選択するために使用される。その線が立
ち上げられた時、Ａ１乃至Ａ７上のアドレス及びデータ
・ストローブ（あるいは８ビツト・パスを使用した時の
ＡＯ）は、その転送に関与することになる内部ＤＭＡＣ
レジスタを選択する。選択は、アドレス・デコード信号
をアドレス及びデータ・ストローブで修飾することによ
って発生されるべきである。
線２７０ｂ上のアドレス・ストローブ（ＡＳ）は、ＤＭ
Ａモードで、有効アドレスがアドレス・パス１６１上に
あることを示すために出力ヒして使用される両方向信号
である。ＭＰＵまたはＩＤＬＥＤＭＡモードそれは（も
しＤＭＡＣがパスの使用を要求しそれを許可されていた
なら）ＤＭＡＣが何時パスの制御を得ることができるか
を決定するために人力として使用される。
Ａモードで、有効アドレスがアドレス・パス１６１上に
あることを示すために出力ヒして使用される両方向信号
である。ＭＰＵまたはＩＤＬＥＤＭＡモードそれは（も
しＤＭＡＣがパスの使用を要求しそれを許可されていた
なら）ＤＭＡＣが何時パスの制御を得ることができるか
を決定するために人力として使用される。
読取／ＩＦ込２は、パス・サイクルの間にデータ転送の
方向を示すために使用される両方向信号（図示しない）
である。ＭＰＵモードでは、その高レベルが、転送がＤ
ＭＡＣ２０９からデータ・パス２２３へ向かっているこ
とを示し、低レベルが、データ・パスからＤＭＡＣ２０
９への転送を示す。ＤＭＡモードでは、高レベルは、ア
ドレスされたメモリ２１０からデータ・パス２２３への
転送を示し、低レベルが、データ・パス２２３からアド
レスされたメモリ２１０への転送を示す。
方向を示すために使用される両方向信号（図示しない）
である。ＭＰＵモードでは、その高レベルが、転送がＤ
ＭＡＣ２０９からデータ・パス２２３へ向かっているこ
とを示し、低レベルが、データ・パスからＤＭＡＣ２０
９への転送を示す。ＤＭＡモードでは、高レベルは、ア
ドレスされたメモリ２１０からデータ・パス２２３への
転送を示し、低レベルが、データ・パス２２３からアド
レスされたメモリ２１０への転送を示す。
上方及び下方データ・ストローブ岡方向線（図示しない
）は、パス上でデータが有効である時と、Ｄ８−１５ま
たはＤＯ−７のうちパスのどの部分が転送に関与すべき
かを示す。
）は、パス上でデータが有効である時と、Ｄ８−１５ま
たはＤＯ−７のうちパスのどの部分が転送に関与すべき
かを示す。
データ転送肯定応答（ＤＴＡＣＫ）両方向線２６５は、
非同期パス・サイクルを終了してもよいことを知らせる
ために使用される。ＭＰＵモードでは、この出力は、Ｄ
ＭＡＣ２０９がプロセッサ要素６２からデータを受は入
れ、またはプロセッサ要素６２のためにバス上にデータ
を配置したことを示す、ＤＭＡモードでは、この入力２
６５は、パス・サイクルを終了すべき時を決定するため
にＤＭＡＣによってモニタされる。ＤＭＡＣ２０９が否
定される状態にとどまっている限り、ＤＭＡＣはパス・
サイクルに待ちサイクルを挿入し、ＤＭＡＣ２０９が立
ち上がった時、パス・サイクルは終了される（但し、Ｐ
ＣＬ２５７がレディ信号ヒして使用されるときは例外で
あって。
非同期パス・サイクルを終了してもよいことを知らせる
ために使用される。ＭＰＵモードでは、この出力は、Ｄ
ＭＡＣ２０９がプロセッサ要素６２からデータを受は入
れ、またはプロセッサ要素６２のためにバス上にデータ
を配置したことを示す、ＤＭＡモードでは、この入力２
６５は、パス・サイクルを終了すべき時を決定するため
にＤＭＡＣによってモニタされる。ＤＭＡＣ２０９が否
定される状態にとどまっている限り、ＤＭＡＣはパス・
サイクルに待ちサイクルを挿入し、ＤＭＡＣ２０９が立
ち上がった時、パス・サイクルは終了される（但し、Ｐ
ＣＬ２５７がレディ信号ヒして使用されるときは例外で
あって。
その場合、両信号は、サイクルが完了する前に立ち上げ
られなくてはならない）。
られなくてはならない）。
線ＯＷＮ及びＤＤＩＲ上の多重制御信号は、パス２４８
上のアドレス及びデータ情報を分離し、あるＤＭＡＣパ
ス・サイクルの間にデータ・パス２２３の上半分ヒ下半
分の間でデータを転送するべく外部マルチプレウス／デ
マルチプレクス装置２３３．２３４を制御するために使
用される。０ＷＮ１１は、ＤＭＡＣ２０９がパスを制御
しつつあるこヒを示す出力である。それは、外部アドレ
ス・ドライバと、制御ｌｌ信号バッファとをターン・オ
ンさせるために使用される。
上のアドレス及びデータ情報を分離し、あるＤＭＡＣパ
ス・サイクルの間にデータ・パス２２３の上半分ヒ下半
分の間でデータを転送するべく外部マルチプレウス／デ
マルチプレクス装置２３３．２３４を制御するために使
用される。０ＷＮ１１は、ＤＭＡＣ２０９がパスを制御
しつつあるこヒを示す出力である。それは、外部アドレ
ス・ドライバと、制御ｌｌ信号バッファとをターン・オ
ンさせるために使用される。
パス要求（ＢＲ）ＡＩＫ２６９は、ローカル・パス２２
３．２４７の制御を要求するためにＤＭＡＣによって立
ち上げられる出力である。
３．２４７の制御を要求するためにＤＭＡＣによって立
ち上げられる出力である。
パス許可（ＢＧ）４１に２６８は、ＤＭＡＣ２０９に、
現在のパス・サイクルが完了すると直ぐにパス支配権を
引き受けてよいことを知らせるために、外部パス・アー
ビタ１６によって立ち上げられる入力である。
現在のパス・サイクルが完了すると直ぐにパス支配権を
引き受けてよいことを知らせるために、外部パス・アー
ビタ１６によって立ち上げられる入力である。
１１１２６８ ａ及び２５８ｂ上の２つの割り込み制御
信号ＩＲＱ及びＩ ＡＣＫは、割り込み論理２１２を介
して、プロセッサ要素８２との割り込み要求／肯定応答
ハンドシェーク・シーケンスを形成する。ｆｔ！２５８
ｂ上の割り込み肯定応答ＣＩＡＣＫ）は、プロセッサ要
素６２がＤＭＡＣ２０９から割り込みを受は取ったこと
を通知するために、論理２１６を介してプロセッサ要素
６２によって立ち上げられる。ＩＡＣＫの立ち上げに応
答して、ＤＭＡＣ２０９は、適正な割り込みハンドラ・
ルーチンのアドレスをフェッチするために、プロセッサ
要素６２によって使用されることになるパス２２３のＤ
ｏ−Ｄ７上のベクタを配置する。
信号ＩＲＱ及びＩ ＡＣＫは、割り込み論理２１２を介
して、プロセッサ要素８２との割り込み要求／肯定応答
ハンドシェーク・シーケンスを形成する。ｆｔ！２５８
ｂ上の割り込み肯定応答ＣＩＡＣＫ）は、プロセッサ要
素６２がＤＭＡＣ２０９から割り込みを受は取ったこと
を通知するために、論理２１６を介してプロセッサ要素
６２によって立ち上げられる。ＩＡＣＫの立ち上げに応
答して、ＤＭＡＣ２０９は、適正な割り込みハンドラ・
ルーチンのアドレスをフェッチするために、プロセッサ
要素６２によって使用されることになるパス２２３のＤ
ｏ−Ｄ７上のベクタを配置する。
装置制御線は、ＤＭＡＣ２０９と、４つのＤＭＡＣチャ
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。
線２６３ａ乃至２６３ｄ上の要求（ＲＥＱＯ乃至ＲＥＱ
３）入力は、主記憶１Ｂ２と記憶２１０の間のオペラン
ド転送を要求するために＃ｉ理２５３によって立ち上げ
られる。
３）入力は、主記憶１Ｂ２と記憶２１０の間のオペラン
ド転送を要求するために＃ｉ理２５３によって立ち上げ
られる。
１１ｉ１２６４ ａ乃至２６４ｄ上の肯定応答＜ＡＣＫ
０乃至ＡＣＨ３）出力は、その前−の転送要求に応答し
てオペランドが転送されつつあることを知らせるために
ＤＭＡＣ２０９によって立ち上げられる。
０乃至ＡＣＨ３）出力は、その前−の転送要求に応答し
てオペランドが転送されつつあることを知らせるために
ＤＭＡＣ２０９によって立ち上げられる。
周辺制御線（ＰＣＬＯ乃至ＰＣＬ３）２５７ａ乃至２５
７ｄは、レディ、取り消し、再ロード、状況、割り込み
、またはイネーブル・クロック入力として、あるいは開
始パルス出力として機能するようにセットされる、イン
ターフェース論理２５３及びＤＭＡＣ２０９の閏の双方
向線である。
７ｄは、レディ、取り消し、再ロード、状況、割り込み
、またはイネーブル・クロック入力として、あるいは開
始パルス出力として機能するようにセットされる、イン
ターフェース論理２５３及びＤＭＡＣ２０９の閏の双方
向線である。
データ転送完了（ＤＴＣ）２６７は、ＤＭＡＣバス・サ
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡＣ２０９によって立ち上げられる出力
である。
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡＣ２０９によって立ち上げられる出力
である。
完了（ＤＯＮＥ）。この双方向信号は、ＤＭＡＣパス・
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、ＤＭＡＣ２０
９または周辺装置によって立ち上げられる。ＤＭＡＣは
、メモリ転送カウント・レジスタがゼロにデクリメント
されるときのバス・サイクルの間にこの信号を出す。
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、ＤＭＡＣ２０
９または周辺装置によって立ち上げられる。ＤＭＡＣは
、メモリ転送カウント・レジスタがゼロにデクリメント
されるときのバス・サイクルの間にこの信号を出す。
Ｅ １２Ｅ、バス制御ユニット１５６−詳細な説明（第
１９Ａ乃至第１９Ｃ図と第２０図）＜Ａ）高速データ転
送のためのインターフェース・レジスタ 第１９Ａ乃至第１９Ｃ図では、説明の！！宣上、ＢＣＵ
インターフェース論理２０５（第１６図）がさまざまな
機能ユニットに分けられている。このため、論理２０５
は、アダプタ１５４とＢＣＩＪ１５６の間のデータ転送
の速度と性能を高めるためローカル・データ・バス２２
３ヒアダプタ・チャネル０．１との間に介在された複数
のインターフェース・レジスタをもつ。インターフェー
ス２０５のハードウェア論理２５３は、Ｄ Ｍ、 Ａ
Ｃ２０９と、アドレス・デコード及び調停論理２１６と
、アドレス・ストローブ論理２１５とともに、ＢＣＵ１
５６の動作を制御する。
１９Ａ乃至第１９Ｃ図と第２０図）＜Ａ）高速データ転
送のためのインターフェース・レジスタ 第１９Ａ乃至第１９Ｃ図では、説明の！！宣上、ＢＣＵ
インターフェース論理２０５（第１６図）がさまざまな
機能ユニットに分けられている。このため、論理２０５
は、アダプタ１５４とＢＣＩＪ１５６の間のデータ転送
の速度と性能を高めるためローカル・データ・バス２２
３ヒアダプタ・チャネル０．１との間に介在された複数
のインターフェース・レジスタをもつ。インターフェー
ス２０５のハードウェア論理２５３は、Ｄ Ｍ、 Ａ
Ｃ２０９と、アドレス・デコード及び調停論理２１６と
、アドレス・ストローブ論理２１５とともに、ＢＣＵ１
５６の動作を制御する。
インターフェース・レジスタは、アダプタ１５４とＢＣ
Ｕ１５６の間のデータ転送の状況を保持するために、チ
ャネルＯ及び１コマンド状況パス２４９．２５２に結合
されたチャネルＯＷｔ取状況レジスタ２２９及びチャネ
ル１書込状況レジスタ２３０を有する。
Ｕ１５６の間のデータ転送の状況を保持するために、チ
ャネルＯ及び１コマンド状況パス２４９．２５２に結合
されたチャネルＯＷｔ取状況レジスタ２２９及びチャネ
ル１書込状況レジスタ２３０を有する。
チャネルＯ及び１コマンド・レジスタ２１４．２２５は
、ＢＣ１Ｊ１５６からアダプタ１５４、Ｓ／３７０への
データ転送コマンドを一時的に保持する。
、ＢＣ１Ｊ１５６からアダプタ１５４、Ｓ／３７０への
データ転送コマンドを一時的に保持する。
チャネル０．１アドレス／データ・レジスタ２１９．２
２７は、Ｓ／３７０ Ｉ１０データ転送の間に、アダ
プタ１！５４に転送するためのＳ／３７０アドレスを保
持する。レジスタ２２７はまた、アダプタ１５４に対す
るデータ転送（アドレス転送毎に６４バイトまで）の成
功したＩ１０データ・ワード（４バイトまで）をも保持
する。
２７は、Ｓ／３７０ Ｉ１０データ転送の間に、アダ
プタ１！５４に転送するためのＳ／３７０アドレスを保
持する。レジスタ２２７はまた、アダプタ１５４に対す
るデータ転送（アドレス転送毎に６４バイトまで）の成
功したＩ１０データ・ワード（４バイトまで）をも保持
する。
チャネルＯ＃！取バッファは、ＢＣＵメイルボックス読
取及びＳ／３７０ Ｉ／Ｏ書込動作の間に、アダプタ１
５４から転送されたデータを受は取るゆ チャネル０、ＩＢＳＭ読取／書込セレクト・アップ・バ
イト・カウンタ２２０．２２２及び８８Ｍ読取／書込境
界カウンタ２２１．２２４は、ＢＣＵ１６６からアダプ
タ１６４へのデータの転送のためのバイト・カウントを
保持する。その両カウンタは、データ転送によるＳ／３
７０８４バイト・アドレスの交差を防止するために各チ
ャネル毎に必要である。後で詳細に説明するけれとも、
カウンタ２２０，２２１は、初期的にはＩ１０１００た
めに転送されるべき全体のバイト・カウント（４ＫＢま
で）を記憶し、最後のブロック（６４バイト）転送の場
合にのみ、すなわち最後のコマンド／データ転送動作の
場合に、５７３７ＯＳ始アドレスを部分的に形成するよ
うにレジスタ２１４．２２５にカウント値を転送するた
めに使用されるゆ境界カウンタ２２１．２２４は、ビれ
かの単一のコマンド・データ転送動作の場合に、ＢＣＵ
１６６によって境界交差が検出されたとき、またはバイ
ト・カウントか６４バイトよりも大きいとき、Ｓ／３７
０アドレスを（部分的に）与えるために使用される。
取及びＳ／３７０ Ｉ／Ｏ書込動作の間に、アダプタ１
５４から転送されたデータを受は取るゆ チャネル０、ＩＢＳＭ読取／書込セレクト・アップ・バ
イト・カウンタ２２０．２２２及び８８Ｍ読取／書込境
界カウンタ２２１．２２４は、ＢＣＵ１６６からアダプ
タ１６４へのデータの転送のためのバイト・カウントを
保持する。その両カウンタは、データ転送によるＳ／３
７０８４バイト・アドレスの交差を防止するために各チ
ャネル毎に必要である。後で詳細に説明するけれとも、
カウンタ２２０，２２１は、初期的にはＩ１０１００た
めに転送されるべき全体のバイト・カウント（４ＫＢま
で）を記憶し、最後のブロック（６４バイト）転送の場
合にのみ、すなわち最後のコマンド／データ転送動作の
場合に、５７３７ＯＳ始アドレスを部分的に形成するよ
うにレジスタ２１４．２２５にカウント値を転送するた
めに使用されるゆ境界カウンタ２２１．２２４は、ビれ
かの単一のコマンド・データ転送動作の場合に、ＢＣＵ
１６６によって境界交差が検出されたとき、またはバイ
ト・カウントか６４バイトよりも大きいとき、Ｓ／３７
０アドレスを（部分的に）与えるために使用される。
カウンタ２２０．２２１．２２２及び２２４は、チャネ
ルＯまたは１上での各データ転送の後に適宜デクリメン
トされる。
ルＯまたは１上での各データ転送の後に適宜デクリメン
トされる。
キュー・カウンタ２５４は、アダプタ１６４を介するＳ
／３７０記憶への（１６バイトまでの）メツセージ転送
のために、同様の機能を与える。
／３７０記憶への（１６バイトまでの）メツセージ転送
のために、同様の機能を与える。
上記インターフェース・レジスタを選択するためのアド
レスは、記憶２１０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でパス２４７上のアドレスをデ
コートすることにより選択される。
レスは、記憶２１０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でパス２４７上のアドレスをデ
コートすることにより選択される。
アダプタ１５４から論理２５３に至る、プロセッサから
ＢＣｔｌへの要求１１４２５８ ａ上の信号は、ＢＣＵ
１６６に、Ｓ／３７０メイルボツクス読取要求がレディ
であることを通知する。この信号は、メイルボックス情
報がローカル記憶２１０に格納されてしまうまで、線２
６６ｂ上のＢＣ１ＪＰＵ肯定応答信号によってリセット
されない。
ＢＣｔｌへの要求１１４２５８ ａ上の信号は、ＢＣＵ
１６６に、Ｓ／３７０メイルボツクス読取要求がレディ
であることを通知する。この信号は、メイルボックス情
報がローカル記憶２１０に格納されてしまうまで、線２
６６ｂ上のＢＣ１ＪＰＵ肯定応答信号によってリセット
されない。
タグ・アップ及びタグ・ダウン線２６２ａ乃至２６２ｄ
は、アダプタ・チャネル０，１上で、ＢＣＵ１５６とア
ダプタ１５４の間のデータをストローブするために使用
される。
は、アダプタ・チャネル０，１上で、ＢＣＵ１５６とア
ダプタ１５４の間のデータをストローブするために使用
される。
ＢＣＵ論理２Ｓ３とＤＭＡＣ２０９の間には、ハンドシ
ェーク信号が与えられる。ＢＣＵ論理は、各ＤＭＡチャ
ネルに１つづつ、線２６３ａ乃至２６３ｄ上にサービス
要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４ｄ上の
肯定応答信号で応える。選択２７０、データ転送応答２
６５１周辺制御線２５７ａ乃至２６７ｄ、データ転送完
了２８７などの他の線は、ＤＭＡＣ２０９に関連して既
に説明済みである。
ェーク信号が与えられる。ＢＣＵ論理は、各ＤＭＡチャ
ネルに１つづつ、線２６３ａ乃至２６３ｄ上にサービス
要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４ｄ上の
肯定応答信号で応える。選択２７０、データ転送応答２
６５１周辺制御線２５７ａ乃至２６７ｄ、データ転送完
了２８７などの他の線は、ＤＭＡＣ２０９に関連して既
に説明済みである。
ＣＢ）ＢＣｔｌ切り放し及び割り込み論理２１５゜２１
ｅ（第２０及び第２１図〉 前に、フォールト・トレラント動作及び単一システム・
イメージ環境などの５７８８システムの固有の特徴の多
くをＳ／３７０シスチムのために用意するようにＳ／３
７０及びＳ／８８プロセツサの緊′ｆ！！結合を達成す
るには２つの機能が重要であると述べた。これらの機能
とは、ここでは、Ｓ／８８プロセツサの、その関連ハー
ドウェアからの切り放し、及び固有の割り込み機構であ
る。そのＦｆ［１は、５７８８オペレーテイング・シス
テムに透過的な様式で働＜、ＢＣＵ１５６には、切り放
し及び割り込み論理２１５，２１６が設けられている。
ｅ（第２０及び第２１図〉 前に、フォールト・トレラント動作及び単一システム・
イメージ環境などの５７８８システムの固有の特徴の多
くをＳ／３７０シスチムのために用意するようにＳ／３
７０及びＳ／８８プロセツサの緊′ｆ！！結合を達成す
るには２つの機能が重要であると述べた。これらの機能
とは、ここでは、Ｓ／８８プロセツサの、その関連ハー
ドウェアからの切り放し、及び固有の割り込み機構であ
る。そのＦｆ［１は、５７８８オペレーテイング・シス
テムに透過的な様式で働＜、ＢＣＵ１５６には、切り放
し及び割り込み論理２１５，２１６が設けられている。
「切り放し」論理は、各命令実行サイクルの間、Ｓ／８
８プロセツサアドレス・パス１８１Ａに印加される仮想
アドレスをデコードする。もしＢＣ１Ｊ１！５８及びそ
の記憶２１０に割当てられた、予め選択されたＳ／８８
仮想アドレスのブロックの１つが検出されたなら、Ｓ／
８８プロセツサ６２からのアドレス・ストローブ（ＡＳ
）信号が、関連５７８８ハードウエアに対してではなく
、ＢＣＵ１６８に対してゲートされる。この動作は、５
７８８オペレーテイング・システム及びハードウェアが
、マシン・サイクルが生じていることを知ることを禁止
し、すなわち、その動作は、５７８８には透過的である
。
８プロセツサアドレス・パス１８１Ａに印加される仮想
アドレスをデコードする。もしＢＣ１Ｊ１！５８及びそ
の記憶２１０に割当てられた、予め選択されたＳ／８８
仮想アドレスのブロックの１つが検出されたなら、Ｓ／
８８プロセツサ６２からのアドレス・ストローブ（ＡＳ
）信号が、関連５７８８ハードウエアに対してではなく
、ＢＣＵ１６８に対してゲートされる。この動作は、５
７８８オペレーテイング・システム及びハードウェアが
、マシン・サイクルが生じていることを知ることを禁止
し、すなわち、その動作は、５７８８には透過的である
。
しかし、５７８８プロセツサＳ２は、このマシン・サイ
クルの間ＢＣＵ１６Ｂを制御するように結合され、ＡＳ
信号及び予め選択されたアドレスは、Ｓ／３７０ Ｉ
１０１００関連する機能を実行するために、ＢＣＵ１５
６中のさまざまな要素を選択し制御するために使用され
る。
クルの間ＢＣＵ１６Ｂを制御するように結合され、ＡＳ
信号及び予め選択されたアドレスは、Ｓ／３７０ Ｉ
１０１００関連する機能を実行するために、ＢＣＵ１５
６中のさまざまな要素を選択し制御するために使用され
る。
５７８８プロセツサ６２上で走る特殊アプリケーション
・コード（ＥＸＥＣ３７０）は、ＢＣＵ１５８に、通信
を行わせる動作を実行するように指令するために、これ
らの予め選択した仮想アドレスをＳ／８８パス１６１Ａ
上に配置することによって、Ｓ／３７０プロセツサ８５
との通信を閃始する。
・コード（ＥＸＥＣ３７０）は、ＢＣＵ１５８に、通信
を行わせる動作を実行するように指令するために、これ
らの予め選択した仮想アドレスをＳ／８８パス１６１Ａ
上に配置することによって、Ｓ／３７０プロセツサ８５
との通信を閃始する。
ＢＣＵ１６８中のＤＭＡＣ２０９及び他の論理は、この
特殊アプリケーション・コードを動作に呼び出す特殊レ
ベル（６）で５７８８に割り込みを与える。各割り込み
の提供は、５７８８オペレーチイング・システムに対し
て透過的である。
特殊アプリケーション・コードを動作に呼び出す特殊レ
ベル（６）で５７８８に割り込みを与える。各割り込み
の提供は、５７８８オペレーチイング・システムに対し
て透過的である。
これらの割り込みに応答する割り込みハンドラ・ルーチ
ンのいくつかによって実行されるタイプの機能について
、Ｓ／３７０ Ｉ１０１００ファームウェアの概要の
一例を参照して簡単に説明する。
ンのいくつかによって実行されるタイプの機能について
、Ｓ／３７０ Ｉ１０１００ファームウェアの概要の
一例を参照して簡単に説明する。
さて、多重相手ユニットをもつモジュールにおいて、対
のユニット・ベースで、ＤＭＡＣ２０９を介して５７８
８に対するＳ／３７０割り込みを扱うための機構及びＳ
／８８オペレーテイング・システムの変更について説明
する。
のユニット・ベースで、ＤＭＡＣ２０９を介して５７８
８に対するＳ／３７０割り込みを扱うための機構及びＳ
／８８オペレーテイング・システムの変更について説明
する。
ここで、１つの相手ユニットが、双対ローカル記憶、Ｄ
ＭＡＣ，及びカスタム論理を含む双対Ｓ／３７０プロセ
ツサをもつ変更された双対Ｓ／８８プロセツサ・ボード
とサンドイッチ状に接続されていることを想起されたい
。この双対サンドイッチ・ボードの同一の要素は、障害
検出のため完全に同期して（ロックステップ的に）並列
に動作する。
ＭＡＣ，及びカスタム論理を含む双対Ｓ／３７０プロセ
ツサをもつ変更された双対Ｓ／８８プロセツサ・ボード
とサンドイッチ状に接続されていることを想起されたい
。この双対サンドイッチ・ボードの同一の要素は、障害
検出のため完全に同期して（ロックステップ的に）並列
に動作する。
このサンドイッチ構造全体は、通常、同一の相手サンド
イッチ構造をもち、そして、その相手がロックステップ
的に動作するので、単一のフォールト・トレラントの実
態であるがのように見える。この２！！に複製されたハ
ードウェアを、第２１図に示すように、単一の動作ユニ
ットと考えても以下の説明では差し支えなかろう。
イッチ構造をもち、そして、その相手がロックステップ
的に動作するので、単一のフォールト・トレラントの実
態であるがのように見える。この２！！に複製されたハ
ードウェアを、第２１図に示すように、単一の動作ユニ
ットと考えても以下の説明では差し支えなかろう。
好適な実施例では、単一のモジュール筐体中に８個まで
の動作ユニット２９５乃至２９６−８が存在するこヒが
でき、それらは、５７８８オペレーテイング・システム
の単一コピーの制御の下で、主記憶と、Ｉ／Ｏ機能と、
電源とを共有する。ユニット２９５（及び他の＝ニット
２９５−２と２９６−８）は、第７図のボード２１．２
３なとの岨ボードの対に対応する。！！要なことは、こ
の多ｌＣＰＵ構成において、Ｓ／８８プロセツサ・ユニ
ットｅ２乃至６２−８が、Ｓ／８８のワークロードを共
有するマルチプロセッサとして動作するが、Ｓ／３７０
ユニット８５乃至８５−８は個別且つ独立に動作して、
相互に通信しないことである。各Ｓ／３７０ユニツトは
、それ本来のオペレーティング・システムの制御のもと
で動作し、（Ｓ／３７０であれＳ／８８であれ）筐体内
の他のＣＰｔＪについては関知しない。
の動作ユニット２９５乃至２９６−８が存在するこヒが
でき、それらは、５７８８オペレーテイング・システム
の単一コピーの制御の下で、主記憶と、Ｉ／Ｏ機能と、
電源とを共有する。ユニット２９５（及び他の＝ニット
２９５−２と２９６−８）は、第７図のボード２１．２
３なとの岨ボードの対に対応する。！！要なことは、こ
の多ｌＣＰＵ構成において、Ｓ／８８プロセツサ・ユニ
ットｅ２乃至６２−８が、Ｓ／８８のワークロードを共
有するマルチプロセッサとして動作するが、Ｓ／３７０
ユニット８５乃至８５−８は個別且つ独立に動作して、
相互に通信しないことである。各Ｓ／３７０ユニツトは
、それ本来のオペレーティング・システムの制御のもと
で動作し、（Ｓ／３７０であれＳ／８８であれ）筐体内
の他のＣＰｔＪについては関知しない。
多重処理環境及びＳ／８８アーキテクチヤのため、通常
のＳ／８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、（Ｉｌｏ、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセツサ
・ユニットに対して並列に共通バス３０上に提供され、
１つのユニットがそれにサービスする責任を負い、別の
ユニットをしてそれを無視させることになる。
のＳ／８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、（Ｉｌｏ、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセツサ
・ユニットに対して並列に共通バス３０上に提供され、
１つのユニットがそれにサービスする責任を負い、別の
ユニットをしてそれを無視させることになる。
サービスを与えているユニットがどれであるかに拘らず
、・ハンドラ・コードのためにオペレーティング・シス
テム内には（ベクタ毎に）単一のエントリ点が存在し、
割り込みの後処理は、（単一の）オペレーティング・シ
ステムによって決定され処理さ′れる。
、・ハンドラ・コードのためにオペレーティング・シス
テム内には（ベクタ毎に）単一のエントリ点が存在し、
割り込みの後処理は、（単一の）オペレーティング・シ
ステムによって決定され処理さ′れる。
多ｍｓ／３７０構成においては、全ての正常Ｓ／８８割
り込みが上述のように動作し、Ｓ／８８ハンドラ・コー
ドは変更されない。また、ＤＭＡＣ２０９乃至２０９−
８の割り込み提供を可能ならしめるわずかなハードウェ
アの変更は、通常のＳ／８８割り込み機構及びソフトウ
ェアに対して完全に透過的である。
り込みが上述のように動作し、Ｓ／８８ハンドラ・コー
ドは変更されない。また、ＤＭＡＣ２０９乃至２０９−
８の割り込み提供を可能ならしめるわずかなハードウェ
アの変更は、通常のＳ／８８割り込み機構及びソフトウ
ェアに対して完全に透過的である。
必要条件として、ＤＭＡＣ割り込みが、ＤＭＡＣ，ＢＣ
Ｕ及びＳ／３７０が接続されるＳ／８８プロセツサ６２
によってのみ処理されなくさはならなす、以て複数のＳ
／３７０ユニット８５乃至８５−８は、互いに干渉する
ことができないようになっていなくてはならない、とい
うことがある。コノため、ＤＭＡＣＩＲＱ線２５８ａは
、Ｓ／８８プロセツサ６２に直接接続され、ＤＭＡＣ２
０９はＳ／８８プロセツサ６２に接続されて、通常のＳ
／８８割り込み要求線のようには共通Ｓ／８８パス３０
上にはあられれない。Ｓ／３７０サポートのために、Ｓ
／８８から奪われたタイム・スライスの間に、所与のＳ
／８８プロセツサ８２が、直接接続された５７３７０に
対して専用となる。
Ｕ及びＳ／３７０が接続されるＳ／８８プロセツサ６２
によってのみ処理されなくさはならなす、以て複数のＳ
／３７０ユニット８５乃至８５−８は、互いに干渉する
ことができないようになっていなくてはならない、とい
うことがある。コノため、ＤＭＡＣＩＲＱ線２５８ａは
、Ｓ／８８プロセツサ６２に直接接続され、ＤＭＡＣ２
０９はＳ／８８プロセツサ６２に接続されて、通常のＳ
／８８割り込み要求線のようには共通Ｓ／８８パス３０
上にはあられれない。Ｓ／３７０サポートのために、Ｓ
／８８から奪われたタイム・スライスの間に、所与のＳ
／８８プロセツサ８２が、直接接続された５７３７０に
対して専用となる。
主要Ｓ／８８ベクタ・テーブル内の８つのユーザー・ベ
クタ位置は、ＤＭＡＣによる使用のために予約され、こ
れらのベクタは、５７８８オペレーテイング・システム
に追加された８つのＤＭＡＣ割り込みハンドラのハード
・コードされたアドレスである。これらの８つの割り込
みハンドラは、関連Ｓ／３７０プロセツサのために全て
のＤＭＡＣによって提供される割り込みを処理するため
に全ての５７８８プロセツサによって使用される。
クタ位置は、ＤＭＡＣによる使用のために予約され、こ
れらのベクタは、５７８８オペレーテイング・システム
に追加された８つのＤＭＡＣ割り込みハンドラのハード
・コードされたアドレスである。これらの８つの割り込
みハンドラは、関連Ｓ／３７０プロセツサのために全て
のＤＭＡＣによって提供される割り込みを処理するため
に全ての５７８８プロセツサによって使用される。
各ＤＭＡＣ２０９は、単一の割り込み要求（ＩＲＱ）出
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作とＤＭＡＣ検出エラーにつき１
個ずつ）をもつ。そして初期化時（後述）に、これらの
ベクタ・レジスタは、上述の８個の予約主要ベクタ・テ
ーブルに対応するようにプログラムされる。このように
して、ＤＭＡＣは、ＩＲＱを提供する時に８個のハンド
ラ・ルーチンのうちの１つを要求することができる。こ
れらのハンドラは、「隠蔽された」ローカル記憶２１０
のアドレス範囲内にある仮想アドレスを与えることによ
って、ＤＭＡＣ，ＢＣＵハードウェア、キュー リンク
・リスト、及び全ての制御パラメータにアクセスする。
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作とＤＭＡＣ検出エラーにつき１
個ずつ）をもつ。そして初期化時（後述）に、これらの
ベクタ・レジスタは、上述の８個の予約主要ベクタ・テ
ーブルに対応するようにプログラムされる。このように
して、ＤＭＡＣは、ＩＲＱを提供する時に８個のハンド
ラ・ルーチンのうちの１つを要求することができる。こ
れらのハンドラは、「隠蔽された」ローカル記憶２１０
のアドレス範囲内にある仮想アドレスを与えることによ
って、ＤＭＡＣ，ＢＣＵハードウェア、キュー リンク
・リスト、及び全ての制御パラメータにアクセスする。
このハードウェア・デザインは、共通仮想アドレス切り
放し「窓」が複数のＳ／３７０ユニツトで共有されてい
ても、各Ｓ／８８Ｓ／３７０８２が、自己の記憶２１０
にアクセスできることを保証する。すなわち、５７８８
仮想アドレス空間００７ＥＸＸＸＸは、２１．２３など
の各組ユニットが第１０図に示すような専用Ｓ／８８ｖ
！Ｊ理記憶をもっていても全てのＳ／８８− Ｓ／３７
０マイクロプロセツサによって使用される。
放し「窓」が複数のＳ／３７０ユニツトで共有されてい
ても、各Ｓ／８８Ｓ／３７０８２が、自己の記憶２１０
にアクセスできることを保証する。すなわち、５７８８
仮想アドレス空間００７ＥＸＸＸＸは、２１．２３など
の各組ユニットが第１０図に示すような専用Ｓ／８８ｖ
！Ｊ理記憶をもっていても全てのＳ／８８− Ｓ／３７
０マイクロプロセツサによって使用される。
多重Ｓ／３７０構成においては、全てのＤＭＡＣ２０９
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時に
、分化及び切り放しが生じる。ＤＭＡＣＩＲＱの、その
５７８８プロセツサ６２へのハード接続による提供は、
その切り放しと相俟って、Ｓ／３７０プロセツサの分離
及び完全性と、５７８８動作との非干渉性を保証する。
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時に
、分化及び切り放しが生じる。ＤＭＡＣＩＲＱの、その
５７８８プロセツサ６２へのハード接続による提供は、
その切り放しと相俟って、Ｓ／３７０プロセツサの分離
及び完全性と、５７８８動作との非干渉性を保証する。
そして、「遺失ＪＳ／８８ＣＰＵ時間を除き、これらの
割り込みのサービスは５７８８オペレーテイング・シス
テムに透過的である。
割り込みのサービスは５７８８オペレーテイング・シス
テムに透過的である。
こうして、この割り込み設計構成の全体は、異なる割り
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ６２を奪うことによって、多重ｉｓ／３７０ユ
ニットの分離及び保護を行ないなからＳ／３７０ＤＭＡ
Ｃ割り込みの間欠的「要求時専用」サービスを、多重処
理システム動作に実質的に影響を与えることなく、また
多重処理オペレーティング・システムを実質的に変更す
ることなく達成するのである。
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ６２を奪うことによって、多重ｉｓ／３７０ユ
ニットの分離及び保護を行ないなからＳ／３７０ＤＭＡ
Ｃ割り込みの間欠的「要求時専用」サービスを、多重処
理システム動作に実質的に影響を与えることなく、また
多重処理オペレーティング・システムを実質的に変更す
ることなく達成するのである。
各ＤＭＡＣ割り込み機構を詳細に説明するために、ここ
で第１９Ａ及び第２０図を参照する。選択ベクタをもつ
ＤＭＡＣ２０９なとの周辺装置が５７８８プロセツサ６
２に割り込み要求を提供する時、単一１ＲＱ線２５８ａ
がその装置によってアクティブとなされる。このＩＲＱ
線は、Ｓ／８８プロセツサ・アーキテクチャによって記
述されているような様式でエンコーディング回路２９３
に結線され、以て、特定優先レベル６で入力ピンＩＰＬ
Ｏ乃至ＩＰＬ２を介してＳ／８８プロセツサ６２にエン
コードされた割り込み要求を提供する。
で第１９Ａ及び第２０図を参照する。選択ベクタをもつ
ＤＭＡＣ２０９なとの周辺装置が５７８８プロセツサ６
２に割り込み要求を提供する時、単一１ＲＱ線２５８ａ
がその装置によってアクティブとなされる。このＩＲＱ
線は、Ｓ／８８プロセツサ・アーキテクチャによって記
述されているような様式でエンコーディング回路２９３
に結線され、以て、特定優先レベル６で入力ピンＩＰＬ
Ｏ乃至ＩＰＬ２を介してＳ／８８プロセツサ６２にエン
コードされた割り込み要求を提供する。
プロセッサ６２は、内部状況レジスタに保持されている
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサｅ２は、特殊な「割り込み
肯定応答（ＩＡＣＫ）サイクル」を開始する。
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサｅ２は、特殊な「割り込み
肯定応答（ＩＡＣＫ）サイクル」を開始する。
内部的にプロセッサ６２によって制御される工ＡＣＫサ
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・パス１
８１Ａ上に、固有のアドレス構成が提供される。これは
また、効率的にも１．割り込み装置からのベクタ番号の
要求でもある。！ｌｌＥ求を出す全ての装置は、サービ
スされている優先レベルを自己の優先レベルと比較し、
一致する優先レベルをもつ装置が、プロセッサｅ２が読
むために、１バイトのベクタ番号をそのデータ・パス１
６１Ｄにゲートす−５ＩＩ ベクタ番号が一旦得られると、・プロセッサ６２は、監
視スタック上に基本的内部状況をセーブし、次に、使用
すべき例外ベクタのアドレスを発生する。このことは、
装置のベクタ番号に内部的に４を掛け、この結果を内部
ベクタ・ベース・レジスタの内容に加えることによって
達成され、以て例外ベクタのメモリ・アドレスが与えら
れるゆこのベクタは、割り込みハンドラ・コードのため
の新しいプログラム・カウンタ値である。
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・パス１
８１Ａ上に、固有のアドレス構成が提供される。これは
また、効率的にも１．割り込み装置からのベクタ番号の
要求でもある。！ｌｌＥ求を出す全ての装置は、サービ
スされている優先レベルを自己の優先レベルと比較し、
一致する優先レベルをもつ装置が、プロセッサｅ２が読
むために、１バイトのベクタ番号をそのデータ・パス１
６１Ｄにゲートす−５ＩＩ ベクタ番号が一旦得られると、・プロセッサ６２は、監
視スタック上に基本的内部状況をセーブし、次に、使用
すべき例外ベクタのアドレスを発生する。このことは、
装置のベクタ番号に内部的に４を掛け、この結果を内部
ベクタ・ベース・レジスタの内容に加えることによって
達成され、以て例外ベクタのメモリ・アドレスが与えら
れるゆこのベクタは、割り込みハンドラ・コードのため
の新しいプログラム・カウンタ値である。
この新しいカウンタ値を使用して最初の命令がフェッチ
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
最初の割り込みハンドラ命令をフェッチすることを通じ
てのＩＡＣＫサイクルの開始からの上述のステップは、
ハードウェア及びプロセッサ要素の内部動作の岨合せに
よって行なわれ、プログラム命令実行を必要としない。
てのＩＡＣＫサイクルの開始からの上述のステップは、
ハードウェア及びプロセッサ要素の内部動作の岨合せに
よって行なわれ、プログラム命令実行を必要としない。
その正味の効果は、より高い優先順位割り込みハンドラ
を実行するために、前版て走っている（より低い優先順
位の）プログラムの透過的優先使用である。
を実行するために、前版て走っている（より低い優先順
位の）プログラムの透過的優先使用である。
好適な実施例におけるＤＭＡＣ２０９割り込みは、優先
レベル６に結び付けられ、プロセッサ６２アーキテクチ
ヤに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８個のベクタ番号をもち、８つの個別のハンドラ
・ルーチンが使用される。
レベル６に結び付けられ、プロセッサ６２アーキテクチ
ヤに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８個のベクタ番号をもち、８つの個別のハンドラ
・ルーチンが使用される。
デコード及び調停論理（第１９Ａ図）とＡＳ制御論理２
１５は、Ｓ／８８プロセッサ６２切り放し機能を与える
こと以外に、ＩＡＣＫサイクルの間にこの割り込み機能
を制御する。
１５は、Ｓ／８８プロセッサ６２切り放し機能を与える
こと以外に、ＩＡＣＫサイクルの間にこの割り込み機能
を制御する。
これらの詳細なハードウェアｌａｔｍを、第１９Ａ図の
論理２１５及び２１６を詳細に示す第２０図を参照して
説明する。プロセッサ要素（ＰＥ）６２からのアドレス
・ストローブ線２７０は、制御論理２１５の１つの入力
に結合される。論理２１ｅは、一対のデコード回路２８
０，２８１をもつ。回路２８０の出力２８２は、論理２
１１５に結合され、回路２８０の出力２８２もまた、Ａ
ＮＤゲート２９１及び２８７を介して論理２１５に結合
される。通常、命令実行の間に、デコード回路２８０．
２８１が線２７０上のストローブ信号（ＡＳ）を、ＰＥ
８２に接続された５７８８ハードウエアに対する正常ア
ドレス・ストローブであるＩｉ ２７０ ａに論理２１
５を介して通過させる。
論理２１５及び２１６を詳細に示す第２０図を参照して
説明する。プロセッサ要素（ＰＥ）６２からのアドレス
・ストローブ線２７０は、制御論理２１５の１つの入力
に結合される。論理２１ｅは、一対のデコード回路２８
０，２８１をもつ。回路２８０の出力２８２は、論理２
１１５に結合され、回路２８０の出力２８２もまた、Ａ
ＮＤゲート２９１及び２８７を介して論理２１５に結合
される。通常、命令実行の間に、デコード回路２８０．
２８１が線２７０上のストローブ信号（ＡＳ）を、ＰＥ
８２に接続された５７８８ハードウエアに対する正常ア
ドレス・ストローブであるＩｉ ２７０ ａに論理２１
５を介して通過させる。
しかし、５７８８プロセツサ６２によって実行される命
令が、アドレス・パス１６１Ａ上に、”００７Ｅ”（こ
れは、ＰＥ６２をそのＳ／８８ハードウエアから切り放
し、ＰＥ６２をＳ／３７０ Ｉ１０動作に関連するＷＡ
能のためにＢＣＵ １５６に結合することを意味する）
に等しい、１６進上位４桁をもつ仮想アドレスを印加す
るなら、デコード論理２８０は、線２７Ｏａ上のＡＳ儒
号をブロックするために１１２８２上に信号を配置し、
４１２７０ｂを介してＢＣＵ １５６にＡｓを送る。デ
コード論理２８０はまた１、ＩＩＦＣＯ−２上の適当な
Ｊａ＃Ａコードを検出するように設計することもできる
が、それは単なる設計事項である。第２２．２３及び２
４図は、パス１６１Ａ上のアドレス信号と、線２７０上
のアドレス・ストローブとの間の遅延を示している。こ
れは、ＡＳ信号が立ち上げられる時点より前に線２７０
ａ上のＡＳをブロックすることを可能ならしめる。尚、
そのアドレス・パスに印加される５７８８仮想アドレス
の特殊なグループ以外の手段を、ＰＥ６２をその関連５
７８８ハードウエアから切り放し、ＰＥ６２ＧＢＣＵ１
５６に結合することを示す条件をデコードするために使
用することもできることが理解されよう。
令が、アドレス・パス１６１Ａ上に、”００７Ｅ”（こ
れは、ＰＥ６２をそのＳ／８８ハードウエアから切り放
し、ＰＥ６２をＳ／３７０ Ｉ１０動作に関連するＷＡ
能のためにＢＣＵ １５６に結合することを意味する）
に等しい、１６進上位４桁をもつ仮想アドレスを印加す
るなら、デコード論理２８０は、線２７Ｏａ上のＡＳ儒
号をブロックするために１１２８２上に信号を配置し、
４１２７０ｂを介してＢＣＵ １５６にＡｓを送る。デ
コード論理２８０はまた１、ＩＩＦＣＯ−２上の適当な
Ｊａ＃Ａコードを検出するように設計することもできる
が、それは単なる設計事項である。第２２．２３及び２
４図は、パス１６１Ａ上のアドレス信号と、線２７０上
のアドレス・ストローブとの間の遅延を示している。こ
れは、ＡＳ信号が立ち上げられる時点より前に線２７０
ａ上のＡＳをブロックすることを可能ならしめる。尚、
そのアドレス・パスに印加される５７８８仮想アドレス
の特殊なグループ以外の手段を、ＰＥ６２をその関連５
７８８ハードウエアから切り放し、ＰＥ６２ＧＢＣＵ１
５６に結合することを示す条件をデコードするために使
用することもできることが理解されよう。
線２８２上のブロッキング信号は、調停論理２８Ｓに至
る線１９０上のＰＥ６２０−カル・パス要求信号を発生
するために、ＯＲ＠路２８４に印加される。Ｉ＃１理２
８５は、ＤＭＡＣ２０９がまだ線２８９上に要求を配置
していない場合にのみＰＥ８２に対する要求を許可する
。ＰＥ６２バス許可８１９１は、ＤＭＡＣ５！求がない
場合にのみ活動化される。線１９１上のＰＥ８２パス許
可信号は、ＢＣＵ１１５６によるＰＥ６２動作の準備の
ためにドライバ２−１７及びドライバ／レシーバ２１８
を介してローカル・パス２４７．２２３にＰＥ６２パス
１８１Ａ、Ｄを結合するために論理２５３を介してイネ
ーブル線２８６ａ、ｂ （第１９Ａ図）を立ち上げる。
る線１９０上のＰＥ６２０−カル・パス要求信号を発生
するために、ＯＲ＠路２８４に印加される。Ｉ＃１理２
８５は、ＤＭＡＣ２０９がまだ線２８９上に要求を配置
していない場合にのみＰＥ８２に対する要求を許可する
。ＰＥ６２バス許可８１９１は、ＤＭＡＣ５！求がない
場合にのみ活動化される。線１９１上のＰＥ８２パス許
可信号は、ＢＣＵ１１５６によるＰＥ６２動作の準備の
ためにドライバ２−１７及びドライバ／レシーバ２１８
を介してローカル・パス２４７．２２３にＰＥ６２パス
１８１Ａ、Ｄを結合するために論理２５３を介してイネ
ーブル線２８６ａ、ｂ （第１９Ａ図）を立ち上げる。
データ及びコマンドは、プロセッサ・パス１６１Ａ、Ｄ
が、ＰＥ６２によって実行されつつある命令の制御の下
でローカル・パス２４７．２２３に結合されている間に
、ＰＥ８２とＢＣＩＪ１５６の要素の間で転送すること
ができる。アプリケーション・プログラムＥＸＥＣ３７
０及びＥＴＩＯファームウェアがそのような命令を含む
。
が、ＰＥ６２によって実行されつつある命令の制御の下
でローカル・パス２４７．２２３に結合されている間に
、ＰＥ８２とＢＣＩＪ１５６の要素の間で転送すること
ができる。アプリケーション・プログラムＥＸＥＣ３７
０及びＥＴＩＯファームウェアがそのような命令を含む
。
もしＤＭＡＣ要求が、ｌ１２６９上にあるなら、論理２
８５はＤＭＡＣ２０９に線１９０上の′Ｐ Ｅ ６２要
求に対する優先権を与え、ｌ１２６８上のＤＭＡＣパス
許可信号がＤＭＡＣ２０９に戻され、ローカル・パス２
４７．２２３が、高速インターフェース・レジスタを介
してローカル記憶２１０ヒアダプタ・チャネル０，１の
間に接続されるか、またはＢＣＵ１１５６によるＤ Ｍ
Ａ’ Ｃ動作の準備のためにＤＭＡＣ２０９及びロー
カル記憶２１００間に接続される。
８５はＤＭＡＣ２０９に線１９０上の′Ｐ Ｅ ６２要
求に対する優先権を与え、ｌ１２６８上のＤＭＡＣパス
許可信号がＤＭＡＣ２０９に戻され、ローカル・パス２
４７．２２３が、高速インターフェース・レジスタを介
してローカル記憶２１０ヒアダプタ・チャネル０，１の
間に接続されるか、またはＢＣＵ１１５６によるＤ Ｍ
Ａ’ Ｃ動作の準備のためにＤＭＡＣ２０９及びロー
カル記憶２１００間に接続される。
それゆえ、アドレス００７ＥＸＸＸＸが論理２８０によ
ってデコードされるとき、論理２１６．２１６がＳ／８
８プロセツサ６２を関連ハードウェア（例えば１７５．
１７６．１７７）から切り放し、それをＢＣＵ１５６に
結合することが見て取れよう。この切り放しは、５７８
８オペレーテイング・システムには透過的である。
ってデコードされるとき、論理２１６．２１６がＳ／８
８プロセツサ６２を関連ハードウェア（例えば１７５．
１７６．１７７）から切り放し、それをＢＣＵ１５６に
結合することが見て取れよう。この切り放しは、５７８
８オペレーテイング・システムには透過的である。
同様に、デコード論理２８１ （及び関連ハードウェア
）は、アドレス・ストローブ信号を４ａ２７０ａからブ
ロックし、ＰＥ６２に対するＤＭＡＣ２０９割り込みシ
ーケンスの間に調停論理２８５に対するローカル・パス
要求を開始する。
）は、アドレス・ストローブ信号を４ａ２７０ａからブ
ロックし、ＰＥ６２に対するＤＭＡＣ２０９割り込みシ
ーケンスの間に調停論理２８５に対するローカル・パス
要求を開始する。
より詳しくは、ＤＭＡＣ２０９が割り込み信号を線２５
８ａ上に配置するとき、その割り込み信号は、ＯＲ回）
１２９２ａ及び２９２と、Ｓ／８８割り込み優先順位論
理２９３０レベル６人力と、ＩＩＩ ＰＬＯ−２を介Ｌ
ｒＰＥｅ２ＣＣ印加さｉ６゜ＰＥ６２は、割り込み肯定
応答サイクルで応答する。（割り込みレベルを含む）予
定の論理ビットが出力ＦＣＯ−２及びアドレス・パス１
６１Ａ（ビットＡ１−３、Ａｌｅ−１９）上に配置され
、それらのビットは、線２８３上に出力を発生するため
に論理２８１によってデコードされる。
８ａ上に配置するとき、その割り込み信号は、ＯＲ回）
１２９２ａ及び２９２と、Ｓ／８８割り込み優先順位論
理２９３０レベル６人力と、ＩＩＩ ＰＬＯ−２を介Ｌ
ｒＰＥｅ２ＣＣ印加さｉ６゜ＰＥ６２は、割り込み肯定
応答サイクルで応答する。（割り込みレベルを含む）予
定の論理ビットが出力ＦＣＯ−２及びアドレス・パス１
６１Ａ（ビットＡ１−３、Ａｌｅ−１９）上に配置され
、それらのビットは、線２８３上に出力を発生するため
に論理２８１によってデコードされる。
この出力及び線２５８Ｃ上の割り込み信号がＡＮＤゲー
ト２９１をして線２８７に信号を印加せしめ、以て論理
２１５をして、ｔｉＡ２７０ｂを介してＢＣＵ論理２５
３にＡＳを印加させる。
ト２９１をして線２８７に信号を印加せしめ、以て論理
２１５をして、ｔｉＡ２７０ｂを介してＢＣＵ論理２５
３にＡＳを印加させる。
ｉ［２８７上のこの信号は、ＡＳを線２７０ａからブロ
ックし、ＯＲ回路２８４を介してｌ１１９０上に、調停
論理２８５に対するＰＥ６２パス要求を配置する。アド
レス・ストローブ（ＡＳ）１１号は、Ｓ／８８ハードウ
エアに至るのをブロックされるので、この割り込みは、
Ｓ／８８オペレーテイング・システムには透過的である
。
ックし、ＯＲ回路２８４を介してｌ１１９０上に、調停
論理２８５に対するＰＥ６２パス要求を配置する。アド
レス・ストローブ（ＡＳ）１１号は、Ｓ／８８ハードウ
エアに至るのをブロックされるので、この割り込みは、
Ｓ／８８オペレーテイング・システムには透過的である
。
特殊なＩ ＡＣＫビットが上述のようにパス１６ＩＡ及
びＦＣＯ−２上で受は取られるとき、１２７０ａ上のア
ドレス・ストローブ信号をブロックし、ＯＲ回路２８４
及びｌ１１９０を介して調停論理２８５上にＰＥ６２要
求を配置するために、デコード論理２８１が１！２８３
上に出力信号を発生する。もし線２６９上にＤＭＡＣ要
求がないなら、ＡＮＤゲート２９４−１に対する線１９
１上でＰＥ８２パス許可信号が立ち上げられる。ＡＮＤ
ゲート２９４はＤＭＡＣ２０９に対する線２５８ｂ上で
ＩＡＣＫ信号を発生する。これにより、ＤＭＡＣ２０９
に、その割り込みベクタを提供するように警告される。
びＦＣＯ−２上で受は取られるとき、１２７０ａ上のア
ドレス・ストローブ信号をブロックし、ＯＲ回路２８４
及びｌ１１９０を介して調停論理２８５上にＰＥ６２要
求を配置するために、デコード論理２８１が１！２８３
上に出力信号を発生する。もし線２６９上にＤＭＡＣ要
求がないなら、ＡＮＤゲート２９４−１に対する線１９
１上でＰＥ８２パス許可信号が立ち上げられる。ＡＮＤ
ゲート２９４はＤＭＡＣ２０９に対する線２５８ｂ上で
ＩＡＣＫ信号を発生する。これにより、ＤＭＡＣ２０９
に、その割り込みベクタを提供するように警告される。
ＤＭＡＣは次に、ローカル・パス上にベクタを配置して
論理２５３に対するｌ１２６６上で’ＤＴＡＣＪを立ち
上げる。論理２５３は、線２７０ｂ上のＡＳ信号に応答
して、ＤＭＡＣ２０９からＰＥ８２に適切なベクタを読
み込むべく回路２１７．２１８を介してローカル・パス
２４８及び２２３にプロセッサ・パス１６１Ａ及びＤを
結合するためにａ２８６ａ、２８６ｂ上のイネーブル信
号を立ち上げる。ＤＭＡＣ２０９は、ドライバ・レシー
バ２３４及びローカル・データ・パス２２３のビット２
３−１８を介して、そのデータ・パス２４８（第１９Ａ
Ｉ！０）の最下位バイトからの割り込みベクタをＳ／８
８プロセツサ・データ・パス１６１Ｄに提供する。
論理２５３に対するｌ１２６６上で’ＤＴＡＣＪを立ち
上げる。論理２５３は、線２７０ｂ上のＡＳ信号に応答
して、ＤＭＡＣ２０９からＰＥ８２に適切なベクタを読
み込むべく回路２１７．２１８を介してローカル・パス
２４８及び２２３にプロセッサ・パス１６１Ａ及びＤを
結合するためにａ２８６ａ、２８６ｂ上のイネーブル信
号を立ち上げる。ＤＭＡＣ２０９は、ドライバ・レシー
バ２３４及びローカル・データ・パス２２３のビット２
３−１８を介して、そのデータ・パス２４８（第１９Ａ
Ｉ！０）の最下位バイトからの割り込みベクタをＳ／８
８プロセツサ・データ・パス１６１Ｄに提供する。
ＤＭＡＣ２０９によって発行されるベクタ番号は、Ｓ／
８８インターフエース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちの１つにジャンプするため
にＳ／８８ブロセ・ソサ６２によって使用される。
８８インターフエース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちの１つにジャンプするため
にＳ／８８ブロセ・ソサ６２によって使用される。
Ａｌ２６Ｓ上のＤＴＡＣＫ、及び論理２５３は、一対の
０Ｒｔｉｌ路２８８を介してＰＥ６２サイクルを終了さ
せるために、ｉｌ！２６６ａ、ｂ上のＤＳＡＣＫを活動
化する。線２６６ａ、ｂは、ＰＥ６２の最終的なり５Ａ
ＣＫ入力２８６ｅ、ｒを形成するために、標準のＳ／８
８ＤＳＡＣＫ線２６６ｃ。
０Ｒｔｉｌ路２８８を介してＰＥ６２サイクルを終了さ
せるために、ｉｌ！２６６ａ、ｂ上のＤＳＡＣＫを活動
化する。線２６６ａ、ｂは、ＰＥ６２の最終的なり５Ａ
ＣＫ入力２８６ｅ、ｒを形成するために、標準のＳ／８
８ＤＳＡＣＫ線２６６ｃ。
ｄとＯＲされる。
統合サービス機能（第４９図）から線５６２を介してＯ
ＲＩ回路２９２ａに印加される割り込み要求は、ＤＭＡ
Ｃ割り込み要求に関連して前記に説明した動作と同様の
動作のシーケンスを引き起こす。また、一対のＡＮＤゲ
ート２９４−２及び２９４−３ （第２０図）が、第４
９図の論理５６４．６６５と、ローカル・データ・パス
２２３を介するＢＣＵ１６６からＳ／８８プロセツサ装
置６２への適切なベクタ番号の転送を開始するために線
２５ＳｄＳｅ上のＩＡＣＫ線を立ち上げる。
ＲＩ回路２９２ａに印加される割り込み要求は、ＤＭＡ
Ｃ割り込み要求に関連して前記に説明した動作と同様の
動作のシーケンスを引き起こす。また、一対のＡＮＤゲ
ート２９４−２及び２９４−３ （第２０図）が、第４
９図の論理５６４．６６５と、ローカル・データ・パス
２２３を介するＢＣＵ１６６からＳ／８８プロセツサ装
置６２への適切なベクタ番号の転送を開始するために線
２５ＳｄＳｅ上のＩＡＣＫ線を立ち上げる。
尚、論理にわずかな変更を加えることによって、（Ｓ／
８８レベル６割り込み要求がＤＭＡＣまたはＢＣＵ割り
込み要求と並行しているとき）Ｓ７８８レベル６割り込
み要求に、ＤＭＡＣまたはＢＣＵ割り込み要求に対する
優先を与えることができることが理解されよう。しかし
、現在、電力障害を２次割り込み孫として認識すること
は、非常に適切である。
８８レベル６割り込み要求がＤＭＡＣまたはＢＣＵ割り
込み要求と並行しているとき）Ｓ７８８レベル６割り込
み要求に、ＤＭＡＣまたはＢＣＵ割り込み要求に対する
優先を与えることができることが理解されよう。しかし
、現在、電力障害を２次割り込み孫として認識すること
は、非常に適切である。
（ｃ） Ｂｃｔ；アドレス・マツピングローカル記憶２
１０（第４１ Ｃ図）は固定サイズであって、Ｓ／８８
ＰＥ６２仮想アドレス空間にマツプされている。ローカ
ル記憶２１０は、３つの目的を差別化するために次の３
つのアドレス範囲に分けられている。
１０（第４１ Ｃ図）は固定サイズであって、Ｓ／８８
ＰＥ６２仮想アドレス空間にマツプされている。ローカ
ル記憶２１０は、３つの目的を差別化するために次の３
つのアドレス範囲に分けられている。
＜１）Ｓ／８８ＰＥ６２”＋”ローカル・−Ｆ−ターバ
ッファに対して直接読み書きを行ない、リンク・リスト
を含む構造を制御し、 ＜２）Ｓ／８８ＰＥ６２がＢＣＵ１６６との間でコマン
ド、読取状況を読み書きし、コマンドは特定アドレスか
らデコードされ、 ＜３）Ｓ／８８ＰＥ８２は＜初期化及び正常動作の両方
のために）ＤＭＡＣレジスタに読み書きし、レジスタ番
号が特定のアドレスからデコードされる。
ッファに対して直接読み書きを行ない、リンク・リスト
を含む構造を制御し、 ＜２）Ｓ／８８ＰＥ６２がＢＣＵ１６６との間でコマン
ド、読取状況を読み書きし、コマンドは特定アドレスか
らデコードされ、 ＜３）Ｓ／８８ＰＥ８２は＜初期化及び正常動作の両方
のために）ＤＭＡＣレジスタに読み書きし、レジスタ番
号が特定のアドレスからデコードされる。
ローカル記憶アドレス空間は次のものを有する。
（１）データ・バッファ及び制御構造（８４Ｋ 、Ｔ＜
イトであって、５１２バイト以下が物理記憶２１０中に
リンク・リストを含む）。
イトであって、５１２バイト以下が物理記憶２１０中に
リンク・リストを含む）。
（２）ＢＣＵコマンド領域（特定アドレスからデコード
された２５６バイト・コマンド）。
された２５６バイト・コマンド）。
（３）ＤＭＡＣアクセス領域（特定アドレスからデコー
ドされた２６８バイト・レジスタ番号）。
ドされた２６８バイト・レジスタ番号）。
ローカル・アドレス・デコード及びパス調停ユニッｌ−
２１Ｂは、このローカル記憶空間内の全てのアドレスを
検出する。ＤＭＡＣ２０９は、それと同時に、上記領３
１（１）内のアドレスを提供していてもよい。ＤＭＡＣ
は上記（２）または（３）の領域をアドレスしてはなら
ず、このことは初期化マイクロコードによって保証され
る。
２１Ｂは、このローカル記憶空間内の全てのアドレスを
検出する。ＤＭＡＣ２０９は、それと同時に、上記領３
１（１）内のアドレスを提供していてもよい。ＤＭＡＣ
は上記（２）または（３）の領域をアドレスしてはなら
ず、このことは初期化マイクロコードによって保証され
る。
ＢＣＵ１５８は、ローカル・パス上の全てのアドレスを
モニタし、制御タグを介して、上記範囲（２）乃至（３
）内のアドレスをもつ動作を、ローカル記憶２１０では
なく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと再指
向させる。このようにして、上記範囲（２）乃至（３）
によって表されるローカル記憶２１０のアドレス９７Ｍ
域は、存在するけれとも、そこに記憶するためには決し
て使用されない。
モニタし、制御タグを介して、上記範囲（２）乃至（３
）内のアドレスをもつ動作を、ローカル記憶２１０では
なく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと再指
向させる。このようにして、上記範囲（２）乃至（３）
によって表されるローカル記憶２１０のアドレス９７Ｍ
域は、存在するけれとも、そこに記憶するためには決し
て使用されない。
好適な実施例では、第４のタイプの動作もまた、ローカ
ル・アドレス・デコード及びパス調停ユニット２１５に
よって処理される。
ル・アドレス・デコード及びパス調停ユニット２１５に
よって処理される。
すなわち、Ｓ／８８プロセツサ６２は、Ｓ／８８プロセ
ツサ６２に対するＤＭＡＣ２０９割り込みを承認し、前
述のＭＣ６８０２０アーキテクチヤに従って各割り込み
を完了させる。
ツサ６２に対するＤＭＡＣ２０９割り込みを承認し、前
述のＭＣ６８０２０アーキテクチヤに従って各割り込み
を完了させる。
この特殊動作は、その（アーキテクチャ的な特殊）デコ
ードがローカル記憶２１０の範囲内のアドレスでない、
という相違点により、Ｓ／８８ＰＥ６２が提供するアド
レス及び機能コードによって検出される。
ードがローカル記憶２１０の範囲内のアドレスでない、
という相違点により、Ｓ／８８ＰＥ６２が提供するアド
レス及び機能コードによって検出される。
それゆえ、ローカル・パス調停ユニット２１６は、この
場合のための特殊デコーダをもち、ＤＭＡＣに、その予
めプログラムされた割り込みベクタを提供するように通
知する。その動作は、さもなければ、ＤＭＡＣレジスタ
を読み取るＳ／８８プロセツサ６２と同様である。
場合のための特殊デコーダをもち、ＤＭＡＣに、その予
めプログラムされた割り込みベクタを提供するように通
知する。その動作は、さもなければ、ＤＭＡＣレジスタ
を読み取るＳ／８８プロセツサ６２と同様である。
アドレス・パス２４７は、高位桁が１６進００７Ｅにデ
コードするときＰＥ８２によって選択される。
コードするときＰＥ８２によって選択される。
残りの４つの１６進桁は、次のように割当てられる６４
ＫＢのローカル記憶アドレス範囲を与える。
ＫＢのローカル記憶アドレス範囲を与える。
Ｉ１０装置 アドレス・デコード（またはコ
マンド） ＤＭＡＣレジスタ選択 ００７ＥＯＯＯＯ−００７ＥＯ
ＯＦＦ （上記領域３） ＢＣＵリセット ００７ＥＯ１００（上記領ｋ
ｌＡ２） ＢＳＭ書込セレクト・ ００７ＥＯ１０４アツプ
（上記領域２）ＢＳＭ読取セレクト・ ００
７ＥＯ１０８アツプ （上記９Ｘ域２）
ＢＣＵ状況読取 ００７ＥＯ１０Ｃ（上記領域２
） ローカル記憶選択 ００７ＥＯ２００−００７ＥＦ
ＦＦＦ 〈上記領域１） 次に示すデータが、選択されたＤＭＡＣメモリ転送カウ
ント・レジスタと、後のＢＳＭＭ取／書込選択コマンド
で使用すべきＢＣＵ１５６のために、Ｓ／８８プロセツ
サ６２によってローカル・データ・パス２２３上に配置
される。
マンド） ＤＭＡＣレジスタ選択 ００７ＥＯＯＯＯ−００７ＥＯ
ＯＦＦ （上記領域３） ＢＣＵリセット ００７ＥＯ１００（上記領ｋ
ｌＡ２） ＢＳＭ書込セレクト・ ００７ＥＯ１０４アツプ
（上記領域２）ＢＳＭ読取セレクト・ ００
７ＥＯ１０８アツプ （上記９Ｘ域２）
ＢＣＵ状況読取 ００７ＥＯ１０Ｃ（上記領域２
） ローカル記憶選択 ００７ＥＯ２００−００７ＥＦ
ＦＦＦ 〈上記領域１） 次に示すデータが、選択されたＤＭＡＣメモリ転送カウ
ント・レジスタと、後のＢＳＭＭ取／書込選択コマンド
で使用すべきＢＣＵ１５６のために、Ｓ／８８プロセツ
サ６２によってローカル・データ・パス２２３上に配置
される。
３１ ２３ １５ ７ ０００
００ ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ ｒｓｐｐ ｋｋ
ｋｋ ＣＬＸＸ ＸＸＸＸビット３１−１６ （ｃ００
０ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ） ： ＤＭＡＣメモ
リ転送カウンタ中にセットされるバイト転送カウント ２６＝高位バイト・カウント・ビット（最大バイト・カ
ウント（４０９６のみ）の場合１）２５−１６＝下位バ
イト・カウント・ビット。
００ ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ ｒｓｐｐ ｋｋ
ｋｋ ＣＬＸＸ ＸＸＸＸビット３１−１６ （ｃ００
０ｏｑｂｂ ｂｂｂｂ ｂｂｂｂ） ： ＤＭＡＣメモ
リ転送カウンタ中にセットされるバイト転送カウント ２６＝高位バイト・カウント・ビット（最大バイト・カ
ウント（４０９６のみ）の場合１）２５−１６＝下位バ
イト・カウント・ビット。
ビット２６−１６は、＊際のバイト・カウントの１／４
をあられす（ダブル・ワード転送）。
をあられす（ダブル・ワード転送）。
ＢＣＵ１５６＆！、後のＢＳＭ読取／書込セレクト・ア
ップ・コマンドのために次のようにしてデータを捉える
。
ップ・コマンドのために次のようにしてデータを捉える
。
３１−２７＝ＢＣＵによって無視される。
２６＝高位バイト・カウント・ビット。このビットは、
最大バイト・カウントが転送されつつあるヒきのみ１に
等しい。
最大バイト・カウントが転送されつつあるヒきのみ１に
等しい。
２８−１４＝４０９６バイトを転送する（バイト・カウ
ント１）を転送するためには、レジスタ２２０または２
２２アダプタに対する転送バイト・カウント（最大４０
９８バイト）は、１１１１ １１１１ １１１１という
カウントを要する。それゆえ、ＢＣＵ１６８は、（６４
バイト・ブロックで）バイト・オフセット・ビット１６
−１４とともにそれを提供する前に一度、ダブルワード
境界ビット２６−１６をデクリメントする。
ント１）を転送するためには、レジスタ２２０または２
２２アダプタに対する転送バイト・カウント（最大４０
９８バイト）は、１１１１ １１１１ １１１１という
カウントを要する。それゆえ、ＢＣＵ１６８は、（６４
バイト・ブロックで）バイト・オフセット・ビット１６
−１４とともにそれを提供する前に一度、ダブルワード
境界ビット２６−１６をデクリメントする。
１５−１４−下位バイト・カウント・ビット。これらの
ビットは、ダブルワード境界からのくパス・アダプタ条
件の場合）バイト・オフセット引く１をあられす。これ
らのビットは、ダブルバイトのみを転送するので、ＤＭ
ＡＣ２０９またはＢＣＵ１５６によっては使用されない
。それらは、Ｓ／３７０ ＢＳＭ１８２に提供スルタ
メニハス・アダプタ１５４によって渡されるまでＢＣＵ
１６６中にラッチされている。
ビットは、ダブルワード境界からのくパス・アダプタ条
件の場合）バイト・オフセット引く１をあられす。これ
らのビットは、ダブルバイトのみを転送するので、ＤＭ
ＡＣ２０９またはＢＣＵ１５６によっては使用されない
。それらは、Ｓ／３７０ ＢＳＭ１８２に提供スルタ
メニハス・アダプタ１５４によって渡されるまでＢＣＵ
１６６中にラッチされている。
１３−１２＝レジスタ２１９または２２７に対するアダ
プタ・パス・チャネル優先順位。
プタ・パス・チャネル優先順位。
１１−０８冨レジスタ２１９または２２７に対する記憶
キー ０７冨レジスタ２１９または２２７に対するカスタマ／
Ｉ ＯＡ空間ビット ０６−３／８Ｂプロセツサは、１つの追加ローカル記憶
アクセスが必要であることを示すために、ＢＳＭ書込み
セレクト・アップのためにこのビットを活動化させるこ
とになる。このことは、出発ローカル記憶アドレスがダ
ブルワード境界上にない場合に生じる。全てのＢＣＵア
クセスはダブルワード境界で開始しなくてはならないの
で、最初のアクセスは指定された開始アドレスのバイト
と、そのバブルワード・アドレスに含まれる先行バイト
とを含むことになる。その先行バイトは捨てられる。
キー ０７冨レジスタ２１９または２２７に対するカスタマ／
Ｉ ＯＡ空間ビット ０６−３／８Ｂプロセツサは、１つの追加ローカル記憶
アクセスが必要であることを示すために、ＢＳＭ書込み
セレクト・アップのためにこのビットを活動化させるこ
とになる。このことは、出発ローカル記憶アドレスがダ
ブルワード境界上にない場合に生じる。全てのＢＣＵア
クセスはダブルワード境界で開始しなくてはならないの
で、最初のアクセスは指定された開始アドレスのバイト
と、そのバブルワード・アドレスに含まれる先行バイト
とを含むことになる。その先行バイトは捨てられる。
０５−００冨予約済み
次に示すのは、ＤＭＡＣメモリ転送カウント・レジスタ
のために５７８８プロセツサｅ２によって、及び後のキ
ュー・セレクト・アップ・コマンドのためにＢＣＵ１５
６によって、ローカル・パス２２３上に配置されるもの
である。
のために５７８８プロセツサｅ２によって、及び後のキ
ュー・セレクト・アップ・コマンドのためにＢＣＵ１５
６によって、ローカル・パス２２３上に配置されるもの
である。
００００００００００００ ｂｂｂｂ ００００ ｋｋ
ｋｋ ｃｘｘｘ ｘｘｘｘバイト転送カウント（ビット
３１−１８）は、ＤＭＡＣチャネル３メモリ転送カウン
ト・レジスタＭＴＣにセットされる。
ｋｋ ｃｘｘｘ ｘｘｘｘバイト転送カウント（ビット
３１−１８）は、ＤＭＡＣチャネル３メモリ転送カウン
ト・レジスタＭＴＣにセットされる。
ＢＣＵ１５８は、後のキュー・セクレト・アップ・コ゛
マントのために次のようにしてデータを捉える。
マントのために次のようにしてデータを捉える。
３ ｌ−２０−ＢＣＵによって無視、される。
１９−１６寞レジスタ２２０または２２２に対するバイ
ト・カウント（最大６４バイト）１６−１２＝ＢＣＵに
よって無視される。
ト・カウント（最大６４バイト）１６−１２＝ＢＣＵに
よって無視される。
１ｌ−０８＝レジスタ２２７に対する記憶キー０７＝レ
ジスタ２２７に対するカスタマ／Ｉ ＯＡ空間ビット ０６−Ｏｏ−ＢＣｌＪによって無視される。
ジスタ２２７に対するカスタマ／Ｉ ＯＡ空間ビット ０６−Ｏｏ−ＢＣｌＪによって無視される。
（Ｄ）ローカル・パス及びデータ・パス動作全てのロー
カル・パス動作は、Ｓ／８８プロセツサ６２のたはＤＭ
ＡＣ２０９からのパス要求を介して開始される。Ｓ／８
８プロセツサ６２０−カル・パス動作には次のものがあ
る。
カル・パス動作は、Ｓ／８８プロセツサ６２のたはＤＭ
ＡＣ２０９からのパス要求を介して開始される。Ｓ／８
８プロセツサ６２０−カル・パス動作には次のものがあ
る。
読取／書込ローカル記憶（３２ビツト）読取／書込ＤＭ
ＡＣレジスタ（８，１Ｇ、３２ビツト） ＤＭＡＣに対する割り込み肯定応答サイクル（８ビット
割り込みベクタ読取） ＢＣＵ状況読取（３２ビツトＢＣＵ読取）プログラムさ
れたＢＣ１Ｊリセット ＤＭＡＣ２０９０−カル・バス動作には次のものがある
。
ＡＣレジスタ（８，１Ｇ、３２ビツト） ＤＭＡＣに対する割り込み肯定応答サイクル（８ビット
割り込みベクタ読取） ＢＣＵ状況読取（３２ビツトＢＣＵ読取）プログラムさ
れたＢＣ１Ｊリセット ＤＭＡＣ２０９０−カル・バス動作には次のものがある
。
リンク・リスト・ロード（１６ビツト）ＤＭＡＣ動作（
３２ビツト） ローカル記憶アドレスのみを与える ローカル・パス要求を与える 割り込み ４チヤネルのためにプロセッサ要素６２に通常割り込み
ベクタを与える（８ビット） 不正ＤＭＡＣ動作及び他のＤＭＡＣ検出エラーのために
エラー割り込みベクタを与える（８ピツト） ＢＣＵ１ｆ５６０−カル・パス動作には次のものがある
。
３２ビツト） ローカル記憶アドレスのみを与える ローカル・パス要求を与える 割り込み ４チヤネルのためにプロセッサ要素６２に通常割り込み
ベクタを与える（８ビット） 不正ＤＭＡＣ動作及び他のＤＭＡＣ検出エラーのために
エラー割り込みベクタを与える（８ピツト） ＢＣＵ１ｆ５６０−カル・パス動作には次のものがある
。
ＤＭＡ動作の間に読取／書込データ（３２ビツト〉を与
える。
える。
ＤＭＡＣ２０９に対するデータ要求を開始する。
ＤＭＡＣ線ＰＣＬＯ２５７ａを介して、読取メイルボッ
クス割り込み要求を開始する。
クス割り込み要求を開始する。
Ｓ／８８プロセツサ６２が、有効ローカル・パス・デコ
ード（ｃ０７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・パスを活動化する
ときはいつでも、ＢＣＵ １５Ｂ論理が次のことを実行
する。
ード（ｃ０７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・パスを活動化する
ときはいつでも、ＢＣＵ １５Ｂ論理が次のことを実行
する。
Ｓ／８８に対するアドレス・ストローブ線をブロックす
る。
る。
競合論理２１６に対するパス要求を活動化する。
もしローカル・パスが使用状態にないなら、５７８８プ
ロセツサ・アドレス・パス１６１Ａ及びデータ・パス１
８１Ｄが、ドライバ・レシーバ２１７．２１８を介して
ローカル・パス２４７．２２３に結合される。そして、
読取、書込または工ＡＣＫ動作が実行される。
ロセツサ・アドレス・パス１６１Ａ及びデータ・パス１
８１Ｄが、ドライバ・レシーバ２１７．２１８を介して
ローカル・パス２４７．２２３に結合される。そして、
読取、書込または工ＡＣＫ動作が実行される。
ＤＳＡＣＫ線２６８ａ１ｂは、そのサイクルを閉じるた
めに、ＢＣＵ論理によって活動化される。
めに、ＢＣＵ論理によって活動化される。
全てのローカル記憶及びＢＣＵ指示コマンドの場合３２
ビツトＤＳＡＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビツト５ＡＣＫ ＩＡＣＫサイクルの場合１６ビツトＤＳＡＣＫＤＭＡＣ
２０９からのＤＭＡＣパス要求（ＢＲ）線２６９は、Ｄ
ＭＡＣまたはリンク・リスト・ロード・シーケンスの場
合に活動化される。
ビツトＤＳＡＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビツト５ＡＣＫ ＩＡＣＫサイクルの場合１６ビツトＤＳＡＣＫＤＭＡＣ
２０９からのＤＭＡＣパス要求（ＢＲ）線２６９は、Ｄ
ＭＡＣまたはリンク・リスト・ロード・シーケンスの場
合に活動化される。
このことが生じると、ＢＣＵ１５６は次のことを実行す
る。
る。
もしローカル・パスが使用されていないなら、（ＤＭＡ
Ｃ読取／書込またはリンク・リスト・ロードの間に’）
ＤＭＡＣアドレスがローカル・アドレス・パス２４７に
ゲートされる。ＢＣＵ１６６論理は、ＤＭＡＣレジスタ
からのデータ（ローカル記憶２１０に対するＤＭＡＣ書
込み）をローカル・データ・パス２２３にロードする。
Ｃ読取／書込またはリンク・リスト・ロードの間に’）
ＤＭＡＣアドレスがローカル・アドレス・パス２４７に
ゲートされる。ＢＣＵ１６６論理は、ＤＭＡＣレジスタ
からのデータ（ローカル記憶２１０に対するＤＭＡＣ書
込み）をローカル・データ・パス２２３にロードする。
ローカル記憶２１０は、そのデータ（ＤＭＡＣ読取また
はリンク・リスト・ロード）をローカル・パス２２３に
ロードする。そして、読取／書込動作が実行される。
はリンク・リスト・ロード）をローカル・パス２２３に
ロードする。そして、読取／書込動作が実行される。
（Ｅ）ローカル記憶２１０との閏の５７８８プロセツサ
６２及びＤＭＡＣ２０９アドレシングＳ／８８プロセツ
サ６２からローカル記憶２１０へのアドレス・ビット割
当ては次のようである。すなわち、下位ビット０１１（
及び、図示しないがＰＥ６２の５ＩＺ０，１）が、転送
すべきバイトの数とパス割当て（１−４）を決定する。
６２及びＤＭＡＣ２０９アドレシングＳ／８８プロセツ
サ６２からローカル記憶２１０へのアドレス・ビット割
当ては次のようである。すなわち、下位ビット０１１（
及び、図示しないがＰＥ６２の５ＩＺ０，１）が、転送
すべきバイトの数とパス割当て（１−４）を決定する。
ビット２−１５は、まとめて、記憶空間２１０のための
アドレス・ビットである。
アドレス・ビットである。
リンク・リスト・モードにおいては、ＤＭＡＣアドレス
・ビットＡ２がローカル記憶２１０に対する下位アドレ
ス・ビット（ダブルワード境界）として使用される。Ｄ
ＭＡＣ２０９は、ワード指向（１６ビツト）装置＜ＡＩ
はその下位アドレス・ビットである）であり、また、ロ
ーカル・アドレス２１０はダブルワード（３２ビツト）
によってアクセスされるので、ＤＭＡＣ２０９が連続的
ローカル記憶位置からその内部リンク・リストへデータ
を読み込むことを可能ならしめるために、ハードウェア
中になんらかの手段が与えられる。このことは、Ａ２を
下位アドレス・ビットとして使用して、記憶２１０中で
２度ダブルワード位置を読み取ることによって達成され
る。ビットＡ１は、ローカル・パスから高／低ワードを
選択するために使用される。ローカル記憶２１０に対す
るアドレス・ビット・シフトは、ハードウェア中で、Ｄ
ＭＡＣ機能コード・ビットによって造成される。ＤＭＡ
Ｃ２０９からの”７”以外の任意の機能コードは、アド
レス・ビットＡ１６−ＡＯ２をローカル記憶２１０に提
供させる。この構成は、ＤＭＡＣ２０９のためのローカ
ル記憶リンク・リスト・データを、記憶２１０中の連続
的位置に記憶することを可能ならしめる。
・ビットＡ２がローカル記憶２１０に対する下位アドレ
ス・ビット（ダブルワード境界）として使用される。Ｄ
ＭＡＣ２０９は、ワード指向（１６ビツト）装置＜ＡＩ
はその下位アドレス・ビットである）であり、また、ロ
ーカル・アドレス２１０はダブルワード（３２ビツト）
によってアクセスされるので、ＤＭＡＣ２０９が連続的
ローカル記憶位置からその内部リンク・リストへデータ
を読み込むことを可能ならしめるために、ハードウェア
中になんらかの手段が与えられる。このことは、Ａ２を
下位アドレス・ビットとして使用して、記憶２１０中で
２度ダブルワード位置を読み取ることによって達成され
る。ビットＡ１は、ローカル・パスから高／低ワードを
選択するために使用される。ローカル記憶２１０に対す
るアドレス・ビット・シフトは、ハードウェア中で、Ｄ
ＭＡＣ機能コード・ビットによって造成される。ＤＭＡ
Ｃ２０９からの”７”以外の任意の機能コードは、アド
レス・ビットＡ１６−ＡＯ２をローカル記憶２１０に提
供させる。この構成は、ＤＭＡＣ２０９のためのローカ
ル記憶リンク・リスト・データを、記憶２１０中の連続
的位置に記憶することを可能ならしめる。
ローカル記憶読取／書込モードにおいては、ＤＭＡＣビ
ットＡ１は、ローカル記憶２１０に対する下位アドレス
めビットとして使用される。ひの読取データは、アダプ
タ・パス・チャネル１書込バツフア２２８から記憶２１
０に供給される。
ットＡ１は、ローカル記憶２１０に対する下位アドレス
めビットとして使用される。ひの読取データは、アダプ
タ・パス・チャネル１書込バツフア２２８から記憶２１
０に供給される。
データは、記憶２１０からアダプタ・パス・チャネル１
書込バツフア２２８に書き込まれる。、ＤＭＡＣは１５
ビット装置であるので、その下位アドレス・ビットは、
ワード境界をあられすように意図されている。しかし、
各ＤＭＡＣ動作は、ダブルワードにアクセスする。ワー
ド・アクセス・アドレシング機構を用いてダブルワード
・アクセスに対処するためには、アドレス・シフトが必
要である。
書込バツフア２２８に書き込まれる。、ＤＭＡＣは１５
ビット装置であるので、その下位アドレス・ビットは、
ワード境界をあられすように意図されている。しかし、
各ＤＭＡＣ動作は、ダブルワードにアクセスする。ワー
ド・アクセス・アドレシング機構を用いてダブルワード
・アクセスに対処するためには、アドレス・シフトが必
要である。
ローカル記憶２１０に対するアドレス・ビット・シフト
は、ＤＭＡＣ機能コード・ビットを介してハードウェア
中でｉｔされる。ＤＭＡＣ２０９からの「７」という機
能コードは、アドレス・ビットＡ１４−ＡＯＩのローカ
ル記憶２１０への提供をもたらす。正確な動作を可能な
らしめるために、ＤＭＡＣに実際のバイト・カウントの
１７４（実際のワード・カウント・の１／２）がロード
される。ＤＭＡＣ書込み動作のために、全てのＤＭＡＣ
動作が通常ダブルワード・アクセスであるけれども、Ｄ
ＭＡＣ２０９からのＵＤＳ及びＬＤＳ線（図示しない）
を制御することによって、ワード書込を許容するための
手段が存在する。ＵＤＳ及びＬＤＳ信号は、高位（ｃ３
１−Ｄ１６）及び下位（Ｄ１６−Ｄｏ）部分ローカル記
憶２１０のアクセスを引き起こす。
は、ＤＭＡＣ機能コード・ビットを介してハードウェア
中でｉｔされる。ＤＭＡＣ２０９からの「７」という機
能コードは、アドレス・ビットＡ１４−ＡＯＩのローカ
ル記憶２１０への提供をもたらす。正確な動作を可能な
らしめるために、ＤＭＡＣに実際のバイト・カウントの
１７４（実際のワード・カウント・の１／２）がロード
される。ＤＭＡＣ書込み動作のために、全てのＤＭＡＣ
動作が通常ダブルワード・アクセスであるけれども、Ｄ
ＭＡＣ２０９からのＵＤＳ及びＬＤＳ線（図示しない）
を制御することによって、ワード書込を許容するための
手段が存在する。ＵＤＳ及びＬＤＳ信号は、高位（ｃ３
１−Ｄ１６）及び下位（Ｄ１６−Ｄｏ）部分ローカル記
憶２１０のアクセスを引き起こす。
ＰＥ２からＤＭＡＣ２０９へのモードでは、５７８８プ
ロセツサＰＥ２は、ＤＭＡＣ１１１作の内部制御をセッ
トアツプするために、４つのＤＭＡＣチャネルＯ−３の
めいめいのＤＭＡＣレジスタに書込を行うことになる。
ロセツサＰＥ２は、ＤＭＡＣ１１１作の内部制御をセッ
トアツプするために、４つのＤＭＡＣチャネルＯ−３の
めいめいのＤＭＡＣレジスタに書込を行うことになる。
ＰＥ６２はまた、全てのＤＭＡＣレジスタを読み取る能
力をもつ。ＤＭＡＣ２０９は、２つのｉｌｉ［ＤｓＡｃ
Ｋｏ、ＤＳＡＣＫｌをもち、８．１６．３２ビツトのポ
ート・サイズを許容するパス２６６上にワード（１６ビ
ツト）ＤＳＡＣＫを戻す。このことはまた、ＤＭＡＣ２
０９が、ＤＭＡＣロードを適切に実行するために必要な
だけの数のサイクルを用いることを可能ならしめる。
力をもつ。ＤＭＡＣ２０９は、２つのｉｌｉ［ＤｓＡｃ
Ｋｏ、ＤＳＡＣＫｌをもち、８．１６．３２ビツトのポ
ート・サイズを許容するパス２６６上にワード（１６ビ
ツト）ＤＳＡＣＫを戻す。このことはまた、ＤＭＡＣ２
０９が、ＤＭＡＣロードを適切に実行するために必要な
だけの数のサイクルを用いることを可能ならしめる。
Ｓ／８８プロセッサ５ＩＺＯ，５ＩＺＩ （図示しない
）及びＡＯ線は、ＤＭＡＣ２０９に対してＵＤＳ （上
方データ・ストローブ）及びＬＤＳ（下方データ・スト
ローブ）Ｉ入力を発生するために使用される。このこと
は、前述のＤＭＡＣに関連する刊行物に詳細に説明され
ているように、ＤＭＡＣ２０９中のバイト幅レジスタを
アクセスするために必要である。ＬＤＳ線は、アドレス
・パス１６１Ｄの、ＮＯＴ ５ＩＺＯと、５ＩＤＯと
、ＡＯの論理ＯＲから発生される。ＵＤＳ線は、ＡＯの
論理ＮＯＴから発生される。５ＩＺＯ線は、ワード幅レ
ジスタがアクセスされつつある時に（ＮＯＴ ＳＩ
２０）下位バイトにアクセスするために使用される。５
ＩＺＩ線は、ワード幅レジスタが「３バイトが残るＪ
Ｓ／８８プロセッサ動作を介してアクセスされている時
に、下位バイトにアクセスするために使用される。この
ことは、Ｓ／８８プロセツサがダブルワード（３２ビツ
ト）読取／書込動作を奇数バイト境界上でＤＭＡＣに対
して実行しているときのみ生じる。
）及びＡＯ線は、ＤＭＡＣ２０９に対してＵＤＳ （上
方データ・ストローブ）及びＬＤＳ（下方データ・スト
ローブ）Ｉ入力を発生するために使用される。このこと
は、前述のＤＭＡＣに関連する刊行物に詳細に説明され
ているように、ＤＭＡＣ２０９中のバイト幅レジスタを
アクセスするために必要である。ＬＤＳ線は、アドレス
・パス１６１Ｄの、ＮＯＴ ５ＩＺＯと、５ＩＤＯと
、ＡＯの論理ＯＲから発生される。ＵＤＳ線は、ＡＯの
論理ＮＯＴから発生される。５ＩＺＯ線は、ワード幅レ
ジスタがアクセスされつつある時に（ＮＯＴ ＳＩ
２０）下位バイトにアクセスするために使用される。５
ＩＺＩ線は、ワード幅レジスタが「３バイトが残るＪ
Ｓ／８８プロセッサ動作を介してアクセスされている時
に、下位バイトにアクセスするために使用される。この
ことは、Ｓ／８８プロセツサがダブルワード（３２ビツ
ト）読取／書込動作を奇数バイト境界上でＤＭＡＣに対
して実行しているときのみ生じる。
ビットＡＯは、２バイト・レジスタ中で、上位または下
位バイトを選択するために使用される。
位バイトを選択するために使用される。
ビットＡＯ１Ａ１は、４バイトＤＭＡＣレジスタ中でバ
イトを選択するために使用される。ＰＥｆ３２アドレス
・パス１６１ＤのピットＡＳ、Ａ７は、４つのＤＭＡＣ
チャネルのうちの１つを選択する。
イトを選択するために使用される。ＰＥｆ３２アドレス
・パス１６１ＤのピットＡＳ、Ａ７は、４つのＤＭＡＣ
チャネルのうちの１つを選択する。
（Ｆ）ＢＣＵ ＢＳＭ読取／書込バイト・カウンタ動
作 ＢＣＵ１５６は、各アダプタ・パス２６０．２５１に亙
って４ＫＢまでのデータを転送するＤＭＡＣ２０９から
の単一コマンドを受は取ることができる。しかし、各パ
スは、１回のデータ転送動作毎に６４バイトのブロック
しか処理することができない。プロトコル必要条件を満
たすためにハードウェアが従わなくてはならない別のア
ダプタ・パスの制約がある。以下に、これを達成するＢ
ＣＵ１５６のハードウェアについて詳細に説明する。
作 ＢＣＵ１５６は、各アダプタ・パス２６０．２５１に亙
って４ＫＢまでのデータを転送するＤＭＡＣ２０９から
の単一コマンドを受は取ることができる。しかし、各パ
スは、１回のデータ転送動作毎に６４バイトのブロック
しか処理することができない。プロトコル必要条件を満
たすためにハードウェアが従わなくてはならない別のア
ダプタ・パスの制約がある。以下に、これを達成するＢ
ＣＵ１５６のハードウェアについて詳細に説明する。
ＢＣＵ１５６は、アダプタ・パスＢＳＭ読取及びＢＳＭ
書込動作のために使用される２つのフルワード（１１ビ
ツト）カウンタ２２０．２２２と、２つの境界（４ビツ
ト）カウンタ２２１．２２４を含む。境界カウンタ２２
１．２２４は、６４バイト境界交差が何らかの単一コマ
ンド／データ転送動作についてＢＣＵ１６６によって検
出されるか、またはバイト・カウントが６４バイトより
も大きいとき、パス・アダプタに対する開始アドレスを
あられす。そのバイト境界の内容は、最後のブロック転
送以外の全ての場合に、パス・アダプタに提供される。
書込動作のために使用される２つのフルワード（１１ビ
ツト）カウンタ２２０．２２２と、２つの境界（４ビツ
ト）カウンタ２２１．２２４を含む。境界カウンタ２２
１．２２４は、６４バイト境界交差が何らかの単一コマ
ンド／データ転送動作についてＢＣＵ１６６によって検
出されるか、またはバイト・カウントが６４バイトより
も大きいとき、パス・アダプタに対する開始アドレスを
あられす。そのバイト境界の内容は、最後のブロック転
送以外の全ての場合に、パス・アダプタに提供される。
フルワード・カウンタの内容は、最後のブロック転送（
最後のコマンド／データ転送動作）の場合にのみ提供さ
れる。
最後のコマンド／データ転送動作）の場合にのみ提供さ
れる。
Ｓ／８８プロセツサｅ２は、レジスタ２２２または２２
０に対する転送のため、ローカル・パス２２３（第４６
Ｆ図）上に、バイト・カウント、キー、及び優先順位ピ
ットを配置する。ｒピット（カウント・ピット１）は、
ワード（２バイト）境界をあられし、Ｓピット（カウン
ト・ピット０）はバイト境界をあられす、フルワード・
カウンタ・ピットは、２ＫＢ−１ダブルワード転送能力
をあられす、すべての転送は、ダブルワードを単位とし
て行うので、ピット２が下位デクリメント・ビットであ
る６ｒ及びＳビットは、ＢＣＵによってラッチされ、最
終の６４Ｂ転送でパス・アダプタ１５４に提供される。
０に対する転送のため、ローカル・パス２２３（第４６
Ｆ図）上に、バイト・カウント、キー、及び優先順位ピ
ットを配置する。ｒピット（カウント・ピット１）は、
ワード（２バイト）境界をあられし、Ｓピット（カウン
ト・ピット０）はバイト境界をあられす、フルワード・
カウンタ・ピットは、２ＫＢ−１ダブルワード転送能力
をあられす、すべての転送は、ダブルワードを単位とし
て行うので、ピット２が下位デクリメント・ビットであ
る６ｒ及びＳビットは、ＢＣＵによってラッチされ、最
終の６４Ｂ転送でパス・アダプタ１５４に提供される。
以下のパス・アダプタ制約条件、及びローカル・パス２
２３上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になってくる。このことは、奇数バイト／ワ
ードをＳ／３７０ ＰＥ８４に転送することを可能な
らしめ、また、ダブルワード境界にない開始アドレスに
も対処するものである。パス・アダプタ１５４に提供さ
れるバイト・カウントは、６４バイト以上であることは
できない。そのカウントは、バイト数−１で与えられな
くてはならない。いかなるブロック転送も６４バイト境
界に交差してはならない。
２３上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になってくる。このことは、奇数バイト／ワ
ードをＳ／３７０ ＰＥ８４に転送することを可能な
らしめ、また、ダブルワード境界にない開始アドレスに
も対処するものである。パス・アダプタ１５４に提供さ
れるバイト・カウントは、６４バイト以上であることは
できない。そのカウントは、バイト数−１で与えられな
くてはならない。いかなるブロック転送も６４バイト境
界に交差してはならない。
バイト・カウントが６４バイトに等しい力１それよりも
小さく、境界交差がなく、開始アドレスがダブルワード
境界上にないとき、ダブルワード・カウントに対する追
加的な調節が必要となることがある。
小さく、境界交差がなく、開始アドレスがダブルワード
境界上にないとき、ダブルワード・カウントに対する追
加的な調節が必要となることがある。
８４バイト境界交差が存在する時、カウント値に拘らず
、少なくとも２つのアダプタ・パス・コマンド／データ
転送動作が必要である。５７８８プロセツサは、前述の
係数の検査に基づき、ダブルワード・カウントと、ｒ、
ｓ及びｉピットを予備計算し、またバイト転送縁カウン
トを予備計算する。ｒ及びＳビットは、最後のコマンド
／データ転送動作までパス・アダプタ１５４に提供され
ない。
、少なくとも２つのアダプタ・パス・コマンド／データ
転送動作が必要である。５７８８プロセツサは、前述の
係数の検査に基づき、ダブルワード・カウントと、ｒ、
ｓ及びｉピットを予備計算し、またバイト転送縁カウン
トを予備計算する。ｒ及びＳビットは、最後のコマンド
／データ転送動作までパス・アダプタ１５４に提供され
ない。
Ｓ／８８ Ｐ Ｅ ８２がローカル・パス２２３（第４
６Ｆ図）上にカウントを配置する時、ＤＭＡＣ２０９は
ビット３１−１６を捉え、ＢＣＵ１５６はビット２６−
６を捉える。ＢＣＵ１６６はレジスタ２２０または２２
２中にビット２６−１４を格納する。ビット２６−１６
は、ダブルワード・カウント・フィールドをあられす。
６Ｆ図）上にカウントを配置する時、ＤＭＡＣ２０９は
ビット３１−１６を捉え、ＢＣＵ１５６はビット２６−
６を捉える。ＢＣＵ１６６はレジスタ２２０または２２
２中にビット２６−１４を格納する。ビット２６−１６
は、ダブルワード・カウント・フィールドをあられす。
カウンタ２２０または２２２は、ダブルワード境界上（
ビット２）でデクリメントされる。５７８８プロセツサ
ＰＥ６２は、ローカル・アドレス・パス２４７上に８８
Ｍ読取／書込セレクト・アップ・コマンドを配置し、ロ
ーカル・データ・パス２２３上に８５Ｍ開始アドレスを
配置する。
ビット２）でデクリメントされる。５７８８プロセツサ
ＰＥ６２は、ローカル・アドレス・パス２４７上に８８
Ｍ読取／書込セレクト・アップ・コマンドを配置し、ロ
ーカル・データ・パス２２３上に８５Ｍ開始アドレスを
配置する。
ＤＭＡＣ２０９は、３２ビツトに接続された１６ビツト
装置である。それは、全てのチャネル中のＤＭＡ動作の
間にワード（２バイト）を転送するようにプログラムさ
れており、各内部メモリ・アドレス・レジスタ２２０は
、各転送毎に１ワード（２バイト）だけインクリメント
する。しかし、各転送は実際には３２ビツトであるため
、ダブルワード（４バイト）インクリメントが必要であ
る。これを３１！處するために、５７８８プロセツサＰ
Ｅ６２は常に、ＭＡＲを（記憶２１０中の）所望の開始
アドレスの半分にセットする。ＢＣＵ１５６は次に、そ
れをローカル・パス２２３に提供する前にＭＡＲからの
アドレスを２倍することによって補償し、以て、記憶２
１０にあられれる正しいアドレス順序付けがもたらされ
る。
装置である。それは、全てのチャネル中のＤＭＡ動作の
間にワード（２バイト）を転送するようにプログラムさ
れており、各内部メモリ・アドレス・レジスタ２２０は
、各転送毎に１ワード（２バイト）だけインクリメント
する。しかし、各転送は実際には３２ビツトであるため
、ダブルワード（４バイト）インクリメントが必要であ
る。これを３１！處するために、５７８８プロセツサＰ
Ｅ６２は常に、ＭＡＲを（記憶２１０中の）所望の開始
アドレスの半分にセットする。ＢＣＵ１５６は次に、そ
れをローカル・パス２２３に提供する前にＭＡＲからの
アドレスを２倍することによって補償し、以て、記憶２
１０にあられれる正しいアドレス順序付けがもたらされ
る。
ＢＣＵ１６８は、次のことを実行する。
（１）境界カウンタ２２１または２２４が、ローカル・
データ・パス２２３の反転ビット２−５からロードされ
、それと同時に、ＢＳＭアドレス・レジスタ２２８また
は２３１がロードされる。
データ・パス２２３の反転ビット２−５からロードされ
、それと同時に、ＢＳＭアドレス・レジスタ２２８また
は２３１がロードされる。
（２）ダブルワード境界（ビット２）上で、フルワード
・カウンタ２２０または２２２をデクリメントする。
・カウンタ２２０または２２２をデクリメントする。
（３）ダブルワード境界（ビット２）上で、ＢＳＭアド
レス・レジスタ２２８または２３１をインクリメントす
る。
レス・レジスタ２２８または２３１をインクリメントす
る。
６４バイト以上が残り、またはデータのブロック転送の
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、ＢＳＭアドレス・レジスタ２
３１または２２８ビツト１．０（反転）からコマンド／
状況パス２４９または２３１に、ＢＳＭ読取／書込コマ
ンド・バイト・カウントをロードする。そして次に、読
取／書込動作が実行される。ＢＣＵ１５６は、ダブルワ
ード境界上で、境界カウント・レジスタ２２１または２
２４とフルワード・カウント・レジスタ２２０または２
２２をデクリメントし、さらに、ＢＳＭアドレス・レジ
スタ２３１または２２８をダブルワード境界上でインク
リメントする。ＢＣＵ１５６は、８３Ｍアドレス・レジ
スタ２３１または２２８のビット６−２−００００とな
ったとき、すなわち、８４バイト境界で停止する。境界
カウンタ・ビットはこのとき１１１１であるべきである
。
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、ＢＳＭアドレス・レジスタ２
３１または２２８ビツト１．０（反転）からコマンド／
状況パス２４９または２３１に、ＢＳＭ読取／書込コマ
ンド・バイト・カウントをロードする。そして次に、読
取／書込動作が実行される。ＢＣＵ１５６は、ダブルワ
ード境界上で、境界カウント・レジスタ２２１または２
２４とフルワード・カウント・レジスタ２２０または２
２２をデクリメントし、さらに、ＢＳＭアドレス・レジ
スタ２３１または２２８をダブルワード境界上でインク
リメントする。ＢＣＵ１５６は、８３Ｍアドレス・レジ
スタ２３１または２２８のビット６−２−００００とな
ったとき、すなわち、８４バイト境界で停止する。境界
カウンタ・ビットはこのとき１１１１であるべきである
。
６４バイトまたはされ以下が残り、データのブロック転
送の間に境界交差がないなら、ＢＣＵ １５６はカウン
タ２２０または２２２のビット５−２及び、ｒ、 ｓビ
ットから、アダプタ・パス・コマンド／状況パス２４９
上に、８８Ｍ読取／書込コマンド・バイト・カウントを
ロードする。ＢＣＵ１５６は次に、読取／書込動作を実
行し、その間に、ＢＣＵ１５６は、ダブルワード境界上
でレジスタ２２０または２２２をデクリメントし、ダブ
ルワード境界上で８３Ｍアドレス・レジスタ２３１また
は２２８をインクリメントし、レジスタ２２０または２
２２のビット１２−２が全て１であるとき停止する。境
界交差は、カウント・レジスタ２２０または２２２のビ
ット２−５をその境界レジスタ２２１または２２４と比
較することによって検出される。もしカウント・レジス
タ２２０．２２２の値が境界レジスタ２２１．２２４の
値よりも大きいなら、境界交差が検出されている。
送の間に境界交差がないなら、ＢＣＵ １５６はカウン
タ２２０または２２２のビット５−２及び、ｒ、 ｓビ
ットから、アダプタ・パス・コマンド／状況パス２４９
上に、８８Ｍ読取／書込コマンド・バイト・カウントを
ロードする。ＢＣＵ１５６は次に、読取／書込動作を実
行し、その間に、ＢＣＵ１５６は、ダブルワード境界上
でレジスタ２２０または２２２をデクリメントし、ダブ
ルワード境界上で８３Ｍアドレス・レジスタ２３１また
は２２８をインクリメントし、レジスタ２２０または２
２２のビット１２−２が全て１であるとき停止する。境
界交差は、カウント・レジスタ２２０または２２２のビ
ット２−５をその境界レジスタ２２１または２２４と比
較することによって検出される。もしカウント・レジス
タ２２０．２２２の値が境界レジスタ２２１．２２４の
値よりも大きいなら、境界交差が検出されている。
（Ｇ）ＢＣＵ１５６／アダプタ１５４ハンドシェーク・
シーケンス 第２５図のタイミング・チャートはローカル記憶２１０
中のワーク・キュー・バッファに対する２回の３２ビツ
ト・ワードの転送を行う読取メイルボックス・コマンド
及び記憶読取コマンドのための、ＢＣＵ１５８とアダプ
タ１５４の間のハンドシェーク・シーケンスを示してい
−Ｓ。
シーケンス 第２５図のタイミング・チャートはローカル記憶２１０
中のワーク・キュー・バッファに対する２回の３２ビツ
ト・ワードの転送を行う読取メイルボックス・コマンド
及び記憶読取コマンドのための、ＢＣＵ１５８とアダプ
タ１５４の間のハンドシェーク・シーケンスを示してい
−Ｓ。
メイルボックス読取または記憶読取コマンドがパス２９
０上で発行されるとき（第１９Ａ図）、Ｓ／３７０記憶
１６２から適切なデータをフェッチするために、左ゲー
ト（ＧＴ ＬＴ）及び右ゲート（ＧＴ ＲＴ）とい
う一対の信号が順次的に、アダプタ１５４に対して、レ
ジスタ２１４及び２１９（第１９Ｂ図）中のコマンド及
びアドレスの右及び左部分をゲートする。タグ・アップ
・コマンドは、線２６２ａ上で立ち上げられ、それに周
期的なレジスタ・データ信号が続く。タグ・ダウンは、
フェッチされたデータがバッファ２５９中に格納される
まで、ＩＫ２８２ｂ上で立ち上げられている。次の周期
的クロック左及びクロック右信号が立ち上がるヒき、フ
ェッチされた最初のワードの左及び右部分がパス２６０
を介してバッファ２２６中にゲートされる。
０上で発行されるとき（第１９Ａ図）、Ｓ／３７０記憶
１６２から適切なデータをフェッチするために、左ゲー
ト（ＧＴ ＬＴ）及び右ゲート（ＧＴ ＲＴ）とい
う一対の信号が順次的に、アダプタ１５４に対して、レ
ジスタ２１４及び２１９（第１９Ｂ図）中のコマンド及
びアドレスの右及び左部分をゲートする。タグ・アップ
・コマンドは、線２６２ａ上で立ち上げられ、それに周
期的なレジスタ・データ信号が続く。タグ・ダウンは、
フェッチされたデータがバッファ２５９中に格納される
まで、ＩＫ２８２ｂ上で立ち上げられている。次の周期
的クロック左及びクロック右信号が立ち上がるヒき、フ
ェッチされた最初のワードの左及び右部分がパス２６０
を介してバッファ２２６中にゲートされる。
パス要求は、ＤＭＡＣチャネルＯまたは１の場合、線２
６３ａまたはｂ上で立ち上げられる。ＤＭＡＣは、線２
６９を介してローカル・パスの制御を巡って調停する。
６３ａまたはｂ上で立ち上げられる。ＤＭＡＣは、線２
６９を介してローカル・パスの制御を巡って調停する。
この要求が論理２１６によって許可されたとき、線２６
８上にパス許可が立ち上げられる。ＤＭＡＣ２０９は、
！２６４ ａまたは２６４ｂ上で肯定応答信号を立ち上
げ、そのことは、ＤＭＡＣ２０９が選択されたローカル
記憶アドレスをローカル・アドレス・パス２４７上に配
置する間にＢＣＵをしてバッファ２２６中のデータをロ
ーカル・パス２２３にゲートさせる。
８上にパス許可が立ち上げられる。ＤＭＡＣ２０９は、
！２６４ ａまたは２６４ｂ上で肯定応答信号を立ち上
げ、そのことは、ＤＭＡＣ２０９が選択されたローカル
記憶アドレスをローカル・アドレス・パス２４７上に配
置する間にＢＣＵをしてバッファ２２６中のデータをロ
ーカル・パス２２３にゲートさせる。
ＤＭＡＣ２０９は次に、４！２６７上にＤＴＣを発行し
て論理２５３に線２１０ａ上の記憶選択信号を立ち上げ
させる。パス２２３上のデータは、ローカル記憶２１０
中の適当なバッファに配置される。
て論理２５３に線２１０ａ上の記憶選択信号を立ち上げ
させる。パス２２３上のデータは、ローカル記憶２１０
中の適当なバッファに配置される。
継起する周期的タグ・アップ、クロック左及び右、ＤＭ
Ａｇ！求が、継起するデータ・ワードをバッファ２２６
にゲートする。そして、これらのワードは、ＤＭＡＣ２
０９が、調停論理２１６を介してローカル・パス２４７
．２２３に対するアクセスを得て肯定応答及びＤＴＣ信
号を発生するとき、記憶２１０中の適当なバッファに転
送される。
Ａｇ！求が、継起するデータ・ワードをバッファ２２６
にゲートする。そして、これらのワードは、ＤＭＡＣ２
０９が、調停論理２１６を介してローカル・パス２４７
．２２３に対するアクセスを得て肯定応答及びＤＴＣ信
号を発生するとき、記憶２１０中の適当なバッファに転
送される。
第２６図は、キュー・セレクト・アップ及び記憶書込み
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちらかのコマンドがパス２９０上で発行され
た時、ゲート左及び右信号が（前取てレジスタ２２５及
び２２７に記憶されていた）コマンド及びアドレスをア
ダプタ」６４に転送する１周期的データ信号に続くタグ
・アッブ・コマンドが１１２８２ ａ上で立ち上げられ
る。
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちらかのコマンドがパス２９０上で発行され
た時、ゲート左及び右信号が（前取てレジスタ２２５及
び２２７に記憶されていた）コマンド及びアドレスをア
ダプタ」６４に転送する１周期的データ信号に続くタグ
・アッブ・コマンドが１１２８２ ａ上で立ち上げられ
る。
そして、ＤＭＡ！ｌ！求が線２６３ｃまたはｄ上で立ち
上げられる。ＤＭＡＣ２０９は、線２６９及び論理２１
６を介して、ローカルパス２４７．２２３を求めて調停
する。その要求が線２６８を介して許可された時、ＤＭ
ＡＣ２０９は線２６４ｏまたはｄ上で肯定応答を立ち上
げ、そのあと最初のデータ・ワードを記憶２１０からレ
ジスタ２２７へ転送するための線２６７上のＤＴＣが続
く。次の周期的ゲート左及び右信号は、その最初のデー
タ・ワードをレジスタ２２７からアダプタ１５４のバッ
ファ２８０に転送する。
上げられる。ＤＭＡＣ２０９は、線２６９及び論理２１
６を介して、ローカルパス２４７．２２３を求めて調停
する。その要求が線２６８を介して許可された時、ＤＭ
ＡＣ２０９は線２６４ｏまたはｄ上で肯定応答を立ち上
げ、そのあと最初のデータ・ワードを記憶２１０からレ
ジスタ２２７へ転送するための線２６７上のＤＴＣが続
く。次の周期的ゲート左及び右信号は、その最初のデー
タ・ワードをレジスタ２２７からアダプタ１５４のバッ
ファ２８０に転送する。
線２６３ｃまたはｄ上の継起するＤＭＡＣ要求信号と、
ＤＭＡＣ肯定応答及びＤＴＣ信号は、ＤＭＡＣ２０９が
ローカル・パス２４７．２２３の制御を求めて調停する
とき、継起するデータ・ワードをレジスタ２２７に転送
する。そして、継起する周期的ゲート左及び右信号がレ
ジスタ２２７からバッファ２６０に各データ・ワードを
転送する。
ＤＭＡＣ肯定応答及びＤＴＣ信号は、ＤＭＡＣ２０９が
ローカル・パス２４７．２２３の制御を求めて調停する
とき、継起するデータ・ワードをレジスタ２２７に転送
する。そして、継起する周期的ゲート左及び右信号がレ
ジスタ２２７からバッファ２６０に各データ・ワードを
転送する。
Ｅ１３．Ｓ／３７０プロセツサ要素ＰＥ８５好適な実施
例におけるＰＥ８５などの各プロセッサ要素は、Ｓ／３
７０命令の処理のための基本的ＷＡ能を含み、また次の
ような機構を有する。
例におけるＰＥ８５などの各プロセッサ要素は、Ｓ／３
７０命令の処理のための基本的ＷＡ能を含み、また次の
ような機構を有する。
基本的３２ビツト・データ・フロー
３２ビツト算術／論理ユニツト（ＡＬＵ）３０３２ビツ
ト・シフト・ユニット３０７ ４８レジスタ（めいめい３２ビツト）データ・ローカル
記憶 ３ポート・アドレス可能性を有する３０３８バイトＳ／
３７０命令バッファ３０９時間機構＜ｃｐｕタイマ、コ
ンパレークなビ）３１５ ＰＥ８６の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くの５７３７０プロセツサ構成が存在す
ることを理解されたい。好適な実施例の各プロセッサ要
素８５の好適な態様は、Ｓ／３７０アーキテクチヤの命
令を実行することができるプロセッサである。そのプロ
セッサは、命令及びデータをプロセッサ・パス１７α上
で記憶１Ｂの実記憶Ｉｊｌ域１６からフェッチする。こ
の双方向パスＩ／Ｏは、ＰＥ８５とＳ／３７０チツプ・
セット１５０の別のユニットとの間の汎用的な接続であ
る。ＰＥ８６はマスターとして動作するが、システムで
は最も低い優先順位をもつ。その命令は、ハードウェア
によって、及びマイクロ・モードにある時ひのプロセッ
サが実行するマイクロ命令によって実行される。
ト・シフト・ユニット３０７ ４８レジスタ（めいめい３２ビツト）データ・ローカル
記憶 ３ポート・アドレス可能性を有する３０３８バイトＳ／
３７０命令バッファ３０９時間機構＜ｃｐｕタイマ、コ
ンパレークなビ）３１５ ＰＥ８６の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くの５７３７０プロセツサ構成が存在す
ることを理解されたい。好適な実施例の各プロセッサ要
素８５の好適な態様は、Ｓ／３７０アーキテクチヤの命
令を実行することができるプロセッサである。そのプロ
セッサは、命令及びデータをプロセッサ・パス１７α上
で記憶１Ｂの実記憶Ｉｊｌ域１６からフェッチする。こ
の双方向パスＩ／Ｏは、ＰＥ８５とＳ／３７０チツプ・
セット１５０の別のユニットとの間の汎用的な接続であ
る。ＰＥ８６はマスターとして動作するが、システムで
は最も低い優先順位をもつ。その命令は、ハードウェア
によって、及びマイクロ・モードにある時ひのプロセッ
サが実行するマイクロ命令によって実行される。
ＰＥ８５は、４つの主要な機能グループを有する。
一送信及び受信レジスタ３００．３０１と、オペランド
及び命令記憶のためのアドレス・レジスタ３０２からな
る「パス・グループ」 −データ・ローカル記憶（ＤＬＳ）３０３、Ａ及びＢオ
ペランド・レジスタ３０４．３０５、ＡＬＵ３０８．シ
フト・ユニット３０７からなる「算術／論理グループ」 一制御記憶アドレス・レジスタ（ｃＳＡＲ）３０８、Ｓ
／３７０命令バツフア（■−バッファ）３０９、ＯＰレ
ジスタ３１０、とトラップ及び例外制御を有するサイク
ル・カウンタ３１１からなる「動作デコーダ・グループ
」 一期間タイマ３１５、日付クロック、クロック・コンパ
レータ、及びＣＰｔＪタイマからなる、小さい、比較的
独立のユニット３１５である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。
及び命令記憶のためのアドレス・レジスタ３０２からな
る「パス・グループ」 −データ・ローカル記憶（ＤＬＳ）３０３、Ａ及びＢオ
ペランド・レジスタ３０４．３０５、ＡＬＵ３０８．シ
フト・ユニット３０７からなる「算術／論理グループ」 一制御記憶アドレス・レジスタ（ｃＳＡＲ）３０８、Ｓ
／３７０命令バツフア（■−バッファ）３０９、ＯＰレ
ジスタ３１０、とトラップ及び例外制御を有するサイク
ル・カウンタ３１１からなる「動作デコーダ・グループ
」 一期間タイマ３１５、日付クロック、クロック・コンパ
レータ、及びＣＰｔＪタイマからなる、小さい、比較的
独立のユニット３１５である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。
■−バッファ３０９は、Ｓ／３７０命令を、デコーダに
対して可能な限り高速で可用にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０Ｉ−フェーズを開始する
ために動作レジスタ３１０を介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら）は、
アドレス計算のためにＡＬＵに供給される。■−バッフ
ァ３０９は、Ｓ／３７０シーケンスの開始前に、レジス
タ３１３中の強制された動作（ＦＯＰ）を介してＩＰＬ
、ＬＯＡＤ ＰＳＷ、またはＰＳＷスワップによって
ロードされるダブルワード・レジスタである。
対して可能な限り高速で可用にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０Ｉ−フェーズを開始する
ために動作レジスタ３１０を介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら）は、
アドレス計算のためにＡＬＵに供給される。■−バッフ
ァ３０９は、Ｓ／３７０シーケンスの開始前に、レジス
タ３１３中の強制された動作（ＦＯＰ）を介してＩＰＬ
、ＬＯＡＤ ＰＳＷ、またはＰＳＷスワップによって
ロードされるダブルワード・レジスタである。
Ｉ−バッファ３０９は、命令が動作レジスタ３１０（及
びアドレス計算のためにＡＬＵ３０８）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に゛
完全に再充填される。動作デコーダ３１２はどの動作を
実行すべきかを選択する。そのデコーダには動作及びマ
イクロコード動作レジスタ３１０から供給される。モー
ド・ピットは、とのデコーダ（強制動作の場合とれでも
ない）がデコードするための制御を得るかを決定する。
びアドレス計算のためにＡＬＵ３０８）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に゛
完全に再充填される。動作デコーダ３１２はどの動作を
実行すべきかを選択する。そのデコーダには動作及びマ
イクロコード動作レジスタ３１０から供給される。モー
ド・ピットは、とのデコーダ（強制動作の場合とれでも
ない）がデコードするための制御を得るかを決定する。
■−バッファ３０９は、動作レジスタ３１０に供給され
、それと並行して制御記憶１７１中のＯＰコードをアド
レスするためにＣ３ＡＲ３０８にも供給される。このテ
ーブル中の各エントリは、２つの目的を果たす。すなわ
ち、まず、マイクロコード・ルーチンが存在するかどう
かを示し、そのルーチンの最初の命令をアドレスする。
、それと並行して制御記憶１７１中のＯＰコードをアド
レスするためにＣ３ＡＲ３０８にも供給される。このテ
ーブル中の各エントリは、２つの目的を果たす。すなわ
ち、まず、マイクロコード・ルーチンが存在するかどう
かを示し、そのルーチンの最初の命令をアドレスする。
マイクロコード・ルーチンは、可変フィールド長命令、
及びハードウェアによって直接実行されない他の命令な
どのより複雑な命令の実行のために存在している。マイ
クロ命令中の特殊機能コードは、はとんどが１６ピツト
のマイクロ命令を使用して３２ビツト・データを制御す
ることが可能となるように、サポートするハードウェア
を活動化させる。
及びハードウェアによって直接実行されない他の命令な
どのより複雑な命令の実行のために存在している。マイ
クロ命令中の特殊機能コードは、はとんどが１６ピツト
のマイクロ命令を使用して３２ビツト・データを制御す
ることが可能となるように、サポートするハードウェア
を活動化させる。
全ての処理は、次のようにして３段パイプラインで行な
われる。
われる。
一第１の段は、ＯＰレジスタ３１０に命令を読み込む。
一第２の役は、データまたはアドレスを、Ａ／Ｂレジス
タ３０４．３０５と、バス送信レジスタ３００に読み込
む、ＯＰレジスタ３１０は、その内容を、第３の段を制
御するＯＰデコーダ３１２に渡すことによって、別の第
１の段のために解放される。
タ３０４．３０５と、バス送信レジスタ３００に読み込
む、ＯＰレジスタ３１０は、その内容を、第３の段を制
御するＯＰデコーダ３１２に渡すことによって、別の第
１の段のために解放される。
一第３の段は、必要に応じて、ＡＬＵ、シフト、または
バス動作を実行する。ＤＬＳ書込み動作もまた第３の段
で実行される。
バス動作を実行する。ＤＬＳ書込み動作もまた第３の段
で実行される。
デコーダを複数のグループ（図示しない）で、すなわち
１つは特にＡＬＵ専用、別のものはバス・グループ専用
、というように実現することによって効率的な処理がさ
らに増強される。Ａ／Ｂレジスタ人力及びＡＬＩＪ出力
におけるバイト選択可能マルチプレクサ（図示しない）
がさらに動作を増強する。このように、１サイクルにの
みめいめいのパイプライン段を占有するＳ／３７０ＲＲ
命令が存在する。
１つは特にＡＬＵ専用、別のものはバス・グループ専用
、というように実現することによって効率的な処理がさ
らに増強される。Ａ／Ｂレジスタ人力及びＡＬＩＪ出力
におけるバイト選択可能マルチプレクサ（図示しない）
がさらに動作を増強する。このように、１サイクルにの
みめいめいのパイプライン段を占有するＳ／３７０ＲＲ
命令が存在する。
内部制御のために、強制動作レジスタ（ＦＯＰ）３１３
が使用される。それらのレジスタは、トラップ及び例外
条件から入力を取得して、デコーダ３１２を別のモード
へと強制する。典型的な動作は、■−バッファ・ロード
、トラップ・レベルへの転移、及び例外ルーチンの開始
である。
が使用される。それらのレジスタは、トラップ及び例外
条件から入力を取得して、デコーダ３１２を別のモード
へと強制する。典型的な動作は、■−バッファ・ロード
、トラップ・レベルへの転移、及び例外ルーチンの開始
である。
各動作レジスタ３１０は、自己のサイクル・カウンタ３
１１をもつ。マイクロコード・カウンタは、いくつかの
強制動作（ＦＯＰ）によって共有される。算術動作及び
大抵のマイクロ命令は１サイクルしか必要としない。プ
ロセッサ・バス動作を実行するマイクロ命令は、２サイ
クルを要する。
１１をもつ。マイクロコード・カウンタは、いくつかの
強制動作（ＦＯＰ）によって共有される。算術動作及び
大抵のマイクロ命令は１サイクルしか必要としない。プ
ロセッサ・バス動作を実行するマイクロ命令は、２サイ
クルを要する。
データ・ローカル記憶３０３は、２つが出力ポートであ
り、１つが入力ポートである３つのボートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも入力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタまたは
２つの興なるレジスタを、出力のために同時にアドレス
することができる。この３とおりのアドレシングは、オ
ペランド・フエ、ツチが処理と重なることを可能ならし
める。コンパレータ論理及びデータ・ゲート（ｌ１ｇ示
しない）により、書込み動作のためにアドレスしたばか
りのレジスタを同一のサイクル・中で入力のためにも同
様に使用するこヒができる。これにより、バイブライン
動作が容易ならしめられる。
り、１つが入力ポートである３つのボートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも入力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタまたは
２つの興なるレジスタを、出力のために同時にアドレス
することができる。この３とおりのアドレシングは、オ
ペランド・フエ、ツチが処理と重なることを可能ならし
める。コンパレータ論理及びデータ・ゲート（ｌ１ｇ示
しない）により、書込み動作のためにアドレスしたばか
りのレジスタを同一のサイクル・中で入力のためにも同
様に使用するこヒができる。これにより、バイブライン
動作が容易ならしめられる。
ＡＬＵ３０Ｂは、好適には、２つのフルワード・オペラ
ンド上で真または反転形式でＡＮＤ。
ンド上で真または反転形式でＡＮＤ。
ＯＲ，ＸＯＲ及びＡＤＤを実行することができるフルワ
ード論理ユニットである。１０進加算もまたサポートさ
れている。パリティ予測及び発生と、高速キャリー伝搬
機能も含まれている。セーブ・レジスタ３２０は、割り
算をサポートする。
ード論理ユニットである。１０進加算もまたサポートさ
れている。パリティ予測及び発生と、高速キャリー伝搬
機能も含まれている。セーブ・レジスタ３２０は、割り
算をサポートする。
状況論理３２１は、分岐判断及び符号評価のためのさま
ざまな条件を発生及び記憶する。
ざまな条件を発生及び記憶する。
制御記憶アドレス・レジスタ（ｃ８ＡＲ）３０８は、制
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。Ｃ３ＡＲ３０Ｂに対する入力は、関連修飾子から
の更新されたアドレスであるか、成功裡の分岐からの分
岐ターゲット・アドレスであるか、テーブル・ルック・
アップのための強制されたアドレスである。テーブル・
ルック・アップは、各Ｓ／３７０命令の開始時点、及び
いくつかの強制された動作では絶対必要である。Ｃ５Ａ
Ｒ３０８は、ＯＰコード・テーブル（第２９図）にアク
セスするためのアドレスとしてＯＰコード・パターンを
取得する。このＯＰコード・テーブルの出力が、動作レ
ジスタ３１０からの直接デコーディングであり得る実行
の形式を決定する。もし間接的実行が必要なら、適当な
マイクロ・ルーチンをアドレスするために、ＯＰコード
・テーブル出力がＣ８ＡＲにフィード・パックされる。
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。Ｃ３ＡＲ３０Ｂに対する入力は、関連修飾子から
の更新されたアドレスであるか、成功裡の分岐からの分
岐ターゲット・アドレスであるか、テーブル・ルック・
アップのための強制されたアドレスである。テーブル・
ルック・アップは、各Ｓ／３７０命令の開始時点、及び
いくつかの強制された動作では絶対必要である。Ｃ５Ａ
Ｒ３０８は、ＯＰコード・テーブル（第２９図）にアク
セスするためのアドレスとしてＯＰコード・パターンを
取得する。このＯＰコード・テーブルの出力が、動作レ
ジスタ３１０からの直接デコーディングであり得る実行
の形式を決定する。もし間接的実行が必要なら、適当な
マイクロ・ルーチンをアドレスするために、ＯＰコード
・テーブル出力がＣ８ＡＲにフィード・パックされる。
記憶アドレス・レジスタ３０２は、２４ビツト・アドレ
スとして設計されている。関連修飾子３２３が、フェッ
チされるデータ・ブロックのサイズに従いアドレスを更
新する。命令は、Ｉ−バッファ３０９が空にされている
ときに１ワード（４バイト）のインクリメントで□以て
フェッチされる。記憶アドレス・レジスタ３０２に対す
る入力は、命令オペランド・アトしス・レジスタ３２４
かも到来する。それはまた、高速化のため、命令アドレ
ス・レジスタ３２４と並列的にセットされる。
スとして設計されている。関連修飾子３２３が、フェッ
チされるデータ・ブロックのサイズに従いアドレスを更
新する。命令は、Ｉ−バッファ３０９が空にされている
ときに１ワード（４バイト）のインクリメントで□以て
フェッチされる。記憶アドレス・レジスタ３０２に対す
る入力は、命令オペランド・アトしス・レジスタ３２４
かも到来する。それはまた、高速化のため、命令アドレ
ス・レジスタ３２４と並列的にセットされる。
ＣＰＵデータ・フローは、−度に３つまでのＳ／３７０
命令の重なった処理を許容する。Ｓ／３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回または複数回の８０ｎｓス
テツプで実行される。高速乗算機構ＰＥ １６１は、２
進及び浮動小数点乗算を高速化する。制御記憶１７１か
らのマイクロ命令は、ハードウェア中で完全に実現する
には複雑過ぎまた費用がかかり過ぎるＳ／３゛７０命令
の実行にのみ採用される。そのマイクロ命令は、もし必
要なら、命令毎に６０ｎｓのレートで供給される。マイ
クロ命令セットは、Ｓ／３７０命令の解釈につき最適化
されている。マイクロ命令は、半ワード・フォーマット
をもち、２つのオペランドにアクセスすることができる
。制御記憶１７１に含まれていないマイクロコードは、
Ｓ／３７０メモリ１８２の予約領域（第２８図及び第２
９図参照）であるＩＯＡ領域１８７に保持されている。
命令の重なった処理を許容する。Ｓ／３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回または複数回の８０ｎｓス
テツプで実行される。高速乗算機構ＰＥ １６１は、２
進及び浮動小数点乗算を高速化する。制御記憶１７１か
らのマイクロ命令は、ハードウェア中で完全に実現する
には複雑過ぎまた費用がかかり過ぎるＳ／３゛７０命令
の実行にのみ採用される。そのマイクロ命令は、もし必
要なら、命令毎に６０ｎｓのレートで供給される。マイ
クロ命令セットは、Ｓ／３７０命令の解釈につき最適化
されている。マイクロ命令は、半ワード・フォーマット
をもち、２つのオペランドにアクセスすることができる
。制御記憶１７１に含まれていないマイクロコードは、
Ｓ／３７０メモリ１８２の予約領域（第２８図及び第２
９図参照）であるＩＯＡ領域１８７に保持されている。
このマイクロコードは、例外のための性能をあまり要求
されないコードや、あまり頻繁に実行されないＳ／３７
０命令などを含む。これらのマイクロルーチンは、要求
に応じて、制御記憶１７１のＲＡＭ部分中の６４Ｂバツ
フアにフェッチされる。ＰＥ８６が制御記憶１７１に実
現されているよりも大きいアドレスに遭遇するときは何
時でも、ＰＥ８６は、キャッシュ・コントローラ１５３
及び記憶コントローラ・インターフェース１６６に対す
る６４Ｂブロツク。フェッチ動作を開始する。ユニット
１６３．１５５は、１０Ａ１８７から６４Ｂブロツクを
フェッチし、それをＰＥ８５に送り、ＰＥ８５は、それ
をバッファ１８６に記憶する。マイクロ命令は、実行の
ためにＰＥ８５によってバッファ１８６からフェッチさ
れる。全てのマイクロコードは、初期マイクロコード・
ロード（ＩＭＬ）時にメモリにロードされる。システム
は、Ｓ／８８からメモリへのマイクロコード・ロードを
容易ならしめるためのＩＭＬサポートを与える。
されないコードや、あまり頻繁に実行されないＳ／３７
０命令などを含む。これらのマイクロルーチンは、要求
に応じて、制御記憶１７１のＲＡＭ部分中の６４Ｂバツ
フアにフェッチされる。ＰＥ８６が制御記憶１７１に実
現されているよりも大きいアドレスに遭遇するときは何
時でも、ＰＥ８６は、キャッシュ・コントローラ１５３
及び記憶コントローラ・インターフェース１６６に対す
る６４Ｂブロツク。フェッチ動作を開始する。ユニット
１６３．１５５は、１０Ａ１８７から６４Ｂブロツクを
フェッチし、それをＰＥ８５に送り、ＰＥ８５は、それ
をバッファ１８６に記憶する。マイクロ命令は、実行の
ためにＰＥ８５によってバッファ１８６からフェッチさ
れる。全てのマイクロコードは、初期マイクロコード・
ロード（ＩＭＬ）時にメモリにロードされる。システム
は、Ｓ／８８からメモリへのマイクロコード・ロードを
容易ならしめるためのＩＭＬサポートを与える。
Ｓ／３７０命令及びユーザー・データは、８ＫＢ高速キ
ヤツシユ３４０（第３１図）からフェッチされる。デー
タは、フルワード単位でキャッシュ３４０に読取〆書込
される。キャッシュとのフルワード読取／書込に必要な
時間は、１２０ｎＳである。キャッシュ３４０には、必
要性が生じた時に、メモリ１６２から自動的に６４バイ
ト・ブロックが補給される。ＰＥ８６は、プロセッサ・
パス・コマンドを介してキャッシュ３４０と通信する。
ヤツシユ３４０（第３１図）からフェッチされる。デー
タは、フルワード単位でキャッシュ３４０に読取〆書込
される。キャッシュとのフルワード読取／書込に必要な
時間は、１２０ｎＳである。キャッシュ３４０には、必
要性が生じた時に、メモリ１６２から自動的に６４バイ
ト・ブロックが補給される。ＰＥ８６は、プロセッサ・
パス・コマンドを介してキャッシュ３４０と通信する。
ＰＥ８５によって与えられる仮想アドレスは、ディレク
トリ・ルック・アサイド・テーブル（ＤＬＡＴ）３４１
中の対応予備変換ページ・アドレスをルック・アップす
るために使用される。ＰＥ８６中のデータ・ローカル記
憶３０３は、１６個の汎用レジスタと、４個の浮動小数
点レジスタと、２４個のワーク・レジスタをもつ。
トリ・ルック・アサイド・テーブル（ＤＬＡＴ）３４１
中の対応予備変換ページ・アドレスをルック・アップす
るために使用される。ＰＥ８６中のデータ・ローカル記
憶３０３は、１６個の汎用レジスタと、４個の浮動小数
点レジスタと、２４個のワーク・レジスタをもつ。
全てのレジスタは、３つの個別アドレス可能ボートを介
して個々にアドレスすることができる。こうして、記憶
３０３は、ＡＬＵ中に２つのオペラ。
して個々にアドレスすることができる。こうして、記憶
３０３は、ＡＬＵ中に２つのオペラ。
ンドを並列的に供給することができ、同時に、その８０
ｎｓサイクル内にＡＬＵ３０６またはキャッシュ３４０
からフルワードを受は入れることができる。このとき、
慣用的なデータ・ローカル記憶のように直列化はないの
で、算術及び論理動作は、次の命令のための準備によっ
て重なった様式で実行することができる。
ｎｓサイクル内にＡＬＵ３０６またはキャッシュ３４０
からフルワードを受は入れることができる。このとき、
慣用的なデータ・ローカル記憶のように直列化はないの
で、算術及び論理動作は、次の命令のための準備によっ
て重なった様式で実行することができる。
ＣＰＵは、Ｓ／３７０命令のための８バイト命令バツフ
ア（ニーバッファ）３０９を維持する。
ア（ニーバッファ）３０９を維持する。
このバッファは、成功裡のＳ／３７０分岐命令によって
初期化される。ＰＥ８６は、キャッシュ３４０からのＳ
／３７０命令ストリームからダブルワードのデータをフ
ェッチし、それをＩ−バッフ７３０９にロードする。そ
の最初のフルワードがＩ−バッファ３０９にロードされ
た時、ＰＥ８５は、＊令実行を再び開始する。Ｉ−バッ
ファ・データは、Ｓ／３７０命令の実行と同時にキャッ
シュ３４０からフェッチされる。各Ｓ／３７０命令実行
の最初のサイクルは非キャッシュ・サイクルであるので
、ｃｐｕは、キャッシュ３４０からＩ−バッファ３０９
にフルワードを予めフェッチするためにこのサイクルを
利用する。
初期化される。ＰＥ８６は、キャッシュ３４０からのＳ
／３７０命令ストリームからダブルワードのデータをフ
ェッチし、それをＩ−バッフ７３０９にロードする。そ
の最初のフルワードがＩ−バッファ３０９にロードされ
た時、ＰＥ８５は、＊令実行を再び開始する。Ｉ−バッ
ファ・データは、Ｓ／３７０命令の実行と同時にキャッ
シュ３４０からフェッチされる。各Ｓ／３７０命令実行
の最初のサイクルは非キャッシュ・サイクルであるので
、ｃｐｕは、キャッシュ３４０からＩ−バッファ３０９
にフルワードを予めフェッチするためにこのサイクルを
利用する。
第２の非キャッシュ・サイクルは、効率的アドレス計算
の間にインデクシングを必要とし、またはマイクロ命令
によって実行されるＳ／３７０命令により利用可能であ
る。これらの場合、Ｓ／３７０命令フエツチは、Ｓ／３
７０命令の実行と完全に重なることができる。
の間にインデクシングを必要とし、またはマイクロ命令
によって実行されるＳ／３７０命令により利用可能であ
る。これらの場合、Ｓ／３７０命令フエツチは、Ｓ／３
７０命令の実行と完全に重なることができる。
好適な実施例においては、Ｓ／３７０チツプ・セット１
５０は、送信チップの割り込みラッチをリセットするこ
とによって肯定応答を行うために、割り込みを受は取る
チップを必要とする割り込み機構を介して通信する。
５０は、送信チップの割り込みラッチをリセットするこ
とによって肯定応答を行うために、割り込みを受は取る
チップを必要とする割り込み機構を介して通信する。
システムが（例えばＢＣＵを介して）アダプタ１５４の
状況レジスタ＜５ＴＲ）（後述）中の１つのまたはそれ
以上のビットをセット（活動化）するときはいつでも、
システムはＮ ＡＴＴＮＲＥＱ制御線をも活動化しな
くてはならない。このことは、現在のＳ／３７０命令が
実行されたときプロセッサ要素８６中に例外を引き起こ
し、以てプロセッサ要素８Ｓに状況レジスタに注目する
ように強制する。次に例外ハンドラがＳＴＲ内書電々ン
スし、「割り込みタイプ」を問い合わせ、適当なシステ
ム・マイクロルーチンをタスク指名する。プロセッサ要
素８５がＳＴＲ中のビットを活動化した時、システムは
それに従って反応しなくてはならない。基本的には２つ
のタイプの割り込み要求がある。
状況レジスタ＜５ＴＲ）（後述）中の１つのまたはそれ
以上のビットをセット（活動化）するときはいつでも、
システムはＮ ＡＴＴＮＲＥＱ制御線をも活動化しな
くてはならない。このことは、現在のＳ／３７０命令が
実行されたときプロセッサ要素８６中に例外を引き起こ
し、以てプロセッサ要素８Ｓに状況レジスタに注目する
ように強制する。次に例外ハンドラがＳＴＲ内書電々ン
スし、「割り込みタイプ」を問い合わせ、適当なシステ
ム・マイクロルーチンをタスク指名する。プロセッサ要
素８５がＳＴＲ中のビットを活動化した時、システムは
それに従って反応しなくてはならない。基本的には２つ
のタイプの割り込み要求がある。
（１）システム要求（ＳＹＳＲＥＱ）は（ＢＣｔＪ１５
６を介しての）Ｓ／３７０プロセツサ要素８５に対する
要求である。システムはその要求を指定するためにＳＴ
Ｒ中に割り込みタイプをセットする。このことは、プロ
セッサ要素８５中に例外を引き起こし、プロセッサ要素
８５は、例外ハンドラに制御を渡す。例外ハンドラは、
適当なマイクロルーチンをタスク指名し、そのマイクロ
ルーチンは、ＳＴＲ中の適当な割り込みタイプをリセッ
トし、その割り込みタイプによって決定される機能を実
行し、次のＳ／３７０傘令を開始するためにアダプタ１
６４に対してＰＲＯＣＢｕｓコマンドを発行することに
なる。
６を介しての）Ｓ／３７０プロセツサ要素８５に対する
要求である。システムはその要求を指定するためにＳＴ
Ｒ中に割り込みタイプをセットする。このことは、プロ
セッサ要素８５中に例外を引き起こし、プロセッサ要素
８５は、例外ハンドラに制御を渡す。例外ハンドラは、
適当なマイクロルーチンをタスク指名し、そのマイクロ
ルーチンは、ＳＴＲ中の適当な割り込みタイプをリセッ
トし、その割り込みタイプによって決定される機能を実
行し、次のＳ／３７０傘令を開始するためにアダプタ１
６４に対してＰＲＯＣＢｕｓコマンドを発行することに
なる。
（２）転送要求は、システムまたはＰＥ８５によって呼
び出され、システム・インターフェース上の追加的なデ
ータ転送に関与することがある。このため、ＳＴＲ中に
は２つの割り込みラッチが設けられ、１つはプロセッサ
通信要求（ＰＣＲ）であり、もう１つは、システム通１
を要求（ＳＣＲ）である。ＰＣＲはＰＥ８５によってセ
ットされシステムによってリセットされ、ＳＣＲはシス
テムによってセットされ、ＰＥ８５によってリセットさ
れる。
び出され、システム・インターフェース上の追加的なデ
ータ転送に関与することがある。このため、ＳＴＲ中に
は２つの割り込みラッチが設けられ、１つはプロセッサ
通信要求（ＰＣＲ）であり、もう１つは、システム通１
を要求（ＳＣＲ）である。ＰＣＲはＰＥ８５によってセ
ットされシステムによってリセットされ、ＳＣＲはシス
テムによってセットされ、ＰＥ８５によってリセットさ
れる。
高速データ転送動作のために、２つの追加的レジスタの
存在が想定され、それは、ＰＥ８６によってセットされ
、システムによって読取られるＢＲレジスタ１１５（第
１３図）と、システムによってリセットされＰＥ８５に
よって読取られるＢＳレジスタ１１６である。
存在が想定され、それは、ＰＥ８６によってセットされ
、システムによって読取られるＢＲレジスタ１１５（第
１３図）と、システムによってリセットされＰＥ８５に
よって読取られるＢＳレジスタ１１６である。
次に示すのは、ＰＥ８６からシステムへの転送要求の一
例である。すなわち、ＰＥ８５はシステムに対して転送
すべきデータをレジスタ１１５にセットし、ＰＣＲＩラ
ッチをオンにセットする。
例である。すなわち、ＰＥ８５はシステムに対して転送
すべきデータをレジスタ１１５にセットし、ＰＣＲＩラ
ッチをオンにセットする。
システムはそのデータをレジスタ１１５から読取り、Ｐ
ＣＲラッチをリセットする。
ＣＲラッチをリセットする。
プロセッサ８Ｓは、ＰＣＲラッチがリセットされている
かどうかを見出すためにＰＣＲラッチをセンスすること
ができる。ＰＥ８５は、上記シーケンスを反復すること
によって更なるデータを転送することができる。
かどうかを見出すためにＰＣＲラッチをセンスすること
ができる。ＰＥ８５は、上記シーケンスを反復すること
によって更なるデータを転送することができる。
システムは、次のように同様の様式でＰＥ８６にデータ
を転送することができる。システムはＰＥ８５に送信す
べきデータをレジスタ１１６にセットし、ＳＣＲラッチ
をオンにセットする。ＰＥ８５は割り込まれ、ＳＴＲを
感知し、ＳＣＲラッチ・オンを見出し、Ｉノジスタ１１
６からデータを読取り、ＳＣＲラッチをリセットする。
を転送することができる。システムはＰＥ８５に送信す
べきデータをレジスタ１１６にセットし、ＳＣＲラッチ
をオンにセットする。ＰＥ８５は割り込まれ、ＳＴＲを
感知し、ＳＣＲラッチ・オンを見出し、Ｉノジスタ１１
６からデータを読取り、ＳＣＲラッチをリセットする。
システムは、リセットされているかどうかを調べるため
ＳＣＲラッチを照会することができる。
ＳＣＲラッチを照会することができる。
（３〉システムは、上記シーケンスを反復するこヒによ
ってＰＥ８５に更なるデータを転送することができる。
ってＰＥ８５に更なるデータを転送することができる。
データはまた、ＩＯＡ記憶領域１８７を介して交換する
ことができる。ＰＥ８５及びアダプタ１Ｓ４のために、
ｌ０Ａ１８７に記憶／フェッチを行うためのＰＲＯＣＢ
ｔ１５コマンドが存在する。
ことができる。ＰＥ８５及びアダプタ１Ｓ４のために、
ｌ０Ａ１８７に記憶／フェッチを行うためのＰＲＯＣＢ
ｔ１５コマンドが存在する。
ＰＥ８５は、ｌ０Ａ１８７に割当てられた１組のバッフ
ァをもち、その中へとＰＥ８５が、システムによってフ
ェッチされるべきデータをセットする。それに対応して
、システムは、ｌ０Ａ１８７に割当てられた別の１組の
バッファをもち、その中へ、ＰＥ８６によってフェッチ
されるべきデータをシステムがセットする。割り込みタ
イプＩ ０ＡＳＹＳ／Ｉ ０ＡＰＵは、５ＹＳＲＥＱ中
で、互いにデータがＩＯＡバッファ中にセットされたこ
とを示すために使用される。
ァをもち、その中へとＰＥ８５が、システムによってフ
ェッチされるべきデータをセットする。それに対応して
、システムは、ｌ０Ａ１８７に割当てられた別の１組の
バッファをもち、その中へ、ＰＥ８６によってフェッチ
されるべきデータをシステムがセットする。割り込みタ
イプＩ ０ＡＳＹＳ／Ｉ ０ＡＰＵは、５ＹＳＲＥＱ中
で、互いにデータがＩＯＡバッファ中にセットされたこ
とを示すために使用される。
使用するシステムによって、ある主のマシン・チエツク
及び内部割り込み条件が立ち上げられる。システムは、
５ＹＳＲＥＱまたはＸＦＥＲＲＥＱ通！！要求を発行す
ることによってＰＨに割り込み条件を通信する。ＰＥ８
５は、次の機能を実行する。
及び内部割り込み条件が立ち上げられる。システムは、
５ＹＳＲＥＱまたはＸＦＥＲＲＥＱ通！！要求を発行す
ることによってＰＨに割り込み条件を通信する。ＰＥ８
５は、次の機能を実行する。
（Ａ）レジスタＳＴＲをセンスしてその内容を問い合わ
せる。
せる。
（Ｂ）システム提供マイクロルーチンを呼び出す。シス
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。適当な時点で、マイクロルーチンが、対応する
５ＹＳＲＥＱまたはＸＦＥＲＲＥＱをリセットするため
にアダプタ１５４にＰＲＯＣＢＩＪＳコマンドを発行す
る。最後に、ＰＥ８６はＳ／３７０マイクロコードに制
御を返す。
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。適当な時点で、マイクロルーチンが、対応する
５ＹＳＲＥＱまたはＸＦＥＲＲＥＱをリセットするため
にアダプタ１５４にＰＲＯＣＢＩＪＳコマンドを発行す
る。最後に、ＰＥ８６はＳ／３７０マイクロコードに制
御を返す。
（ｃ）ＰＥ８４は適当なＳ／３７０割り込みクラスのた
めにＰＳＷスワップを実行し、Ｎ８１機能を実行する。
めにＰＳＷスワップを実行し、Ｎ８１機能を実行する。
Ｉ／Ｏ割り込み要求は、ＳＴＲ中のＩ１０ビットをセッ
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８ＥＳがＩ／Ｏ割
り込み要求を認識するためにＳＴＲを呼び出す。ＰＥ８
６はＳＴＲビットをリセットし、ＰＥ８６に対して内部
の割り込み要求ラッチをセットする。このラッチは、現
在のＰＳＷのＩ１０マスクでマスクされる。もしこのマ
スクが１で、より高い優先順位割り込み要求が保留状態
でないなら、例外ハンドラが、Ｉ／Ｏ割り込み要求を保
有する、システム提供Ｉ１０割り込み要求ハンドラに制
御を渡す。
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８ＥＳがＩ／Ｏ割
り込み要求を認識するためにＳＴＲを呼び出す。ＰＥ８
６はＳＴＲビットをリセットし、ＰＥ８６に対して内部
の割り込み要求ラッチをセットする。このラッチは、現
在のＰＳＷのＩ１０マスクでマスクされる。もしこのマ
スクが１で、より高い優先順位割り込み要求が保留状態
でないなら、例外ハンドラが、Ｉ／Ｏ割り込み要求を保
有する、システム提供Ｉ１０割り込み要求ハンドラに制
御を渡す。
Ｅ１４．プロセッサ・パスＩ／Ｏ（第１１及び３０図）
とプロセッサ・バス・コマンド プロセッサ・バスＩ／Ｏは、全てのＳ／３７０チツプ・
セット要素の間の共通接続である。論理的には、以下に
リストする全ての線はこのバスに属する。
とプロセッサ・バス・コマンド プロセッサ・バスＩ／Ｏは、全てのＳ／３７０チツプ・
セット要素の間の共通接続である。論理的には、以下に
リストする全ての線はこのバスに属する。
（１）プロセッサ・バス１ｌ（ｃ−３１−１−４パリテ
イ）は、−設電には、１サイクル中のアドレスとともに
コマンドを転送し、次に次のサイクルで関連データを転
送するために使用される。バス使用の許可は、好適には
バス・アダプタ１５４中にあるアービタによって与えら
れる。ＰＥ８６は最も低い優先順位をもつ。バス許可Ｐ
Ｅ８５を介して許可が与えられた時、ＰＥ８６は次のサ
イクルで、適当なバス線上に４つの項目を配置する。記
憶アクセス動作のために、コマンドがプロセッサ・パス
線０−７上に配置され、アドレスがプロセッサ・バス、
１ｉ８−３１上に配置され、アクセス・キーがキー状況
バス上に配置され、それと同時に「Ｎコマンド有効」バ
スが立ち上げられる。
イ）は、−設電には、１サイクル中のアドレスとともに
コマンドを転送し、次に次のサイクルで関連データを転
送するために使用される。バス使用の許可は、好適には
バス・アダプタ１５４中にあるアービタによって与えら
れる。ＰＥ８６は最も低い優先順位をもつ。バス許可Ｐ
Ｅ８５を介して許可が与えられた時、ＰＥ８６は次のサ
イクルで、適当なバス線上に４つの項目を配置する。記
憶アクセス動作のために、コマンドがプロセッサ・パス
線０−７上に配置され、アドレスがプロセッサ・バス、
１ｉ８−３１上に配置され、アクセス・キーがキー状況
バス上に配置され、それと同時に「Ｎコマンド有効」バ
スが立ち上げられる。
（２）キー／状況バス（ｃ−４＋パリティ）は、記憶に
アクセス・キーを送ることと、状況レポートを取り戻す
、という２つの目的のために使用される。このとき、Ｓ
／３７０ＰＳＷアクセス・キーの４ビツトと、ＰＳＷ制
御モデル・ビット（ＢＣまたはＥＣ）と動的アドレス変
換ビットのＡＮＤの結果を表す第５のビットが転送され
る。
アクセス・キーを送ることと、状況レポートを取り戻す
、という２つの目的のために使用される。このとき、Ｓ
／３７０ＰＳＷアクセス・キーの４ビツトと、ＰＳＷ制
御モデル・ビット（ＢＣまたはＥＣ）と動的アドレス変
換ビットのＡＮＤの結果を表す第５のビットが転送され
る。
返された状況は、良好な動作の場合、ゼロであるべきで
ある。その非ゼロ状況は、大抵の場合ＰＥ８６中のトラ
ップを引き起こす。アドレスされたバス・ユニット中の
制御ラッチをセットする「メツセージ」タイプコマンド
の場合、状況は期待されない。
ある。その非ゼロ状況は、大抵の場合ＰＥ８６中のトラ
ップを引き起こす。アドレスされたバス・ユニット中の
制御ラッチをセットする「メツセージ」タイプコマンド
の場合、状況は期待されない。
（３）Ｎバス・ビジー線は、動作を、開始したそのサイ
クル中に完了することができない時にとジー表示を与え
る。Ｎバス・ビジーは、完了するのに２サイクル以上を
要する全てのコマンドの場合、Ｎコマンド有効信号と同
時に有効化される。
クル中に完了することができない時にとジー表示を与え
る。Ｎバス・ビジーは、完了するのに２サイクル以上を
要する全てのコマンドの場合、Ｎコマンド有効信号と同
時に有効化される。
コマンドの実行に２サイクル以上かかる場合にＮバス・
ビジーを活動しベルに引き上げるのは、アドレスされた
バス・ユニットの役目である。Ｎパス・ビジーはまた、
アドレスされたバス・ユニットが対のサイクルの次のコ
マンドを受は入れることができないときにも、活動レベ
ルに引き上げられる。この規則には例外があって、もし
ＰＥ８５が８８Ｍアレイ主記憶１６２に記憶動作コマン
ドを発行するなら、ＰＥ８６はＮパス・ビジーを３サイ
クルの間活動化する。−設電には、Ｎバス・ビジーは、
コマンドの実行が続くよりも少なくとも１サイクル分活
動レベルにあることはなる。
ビジーを活動しベルに引き上げるのは、アドレスされた
バス・ユニットの役目である。Ｎパス・ビジーはまた、
アドレスされたバス・ユニットが対のサイクルの次のコ
マンドを受は入れることができないときにも、活動レベ
ルに引き上げられる。この規則には例外があって、もし
ＰＥ８５が８８Ｍアレイ主記憶１６２に記憶動作コマン
ドを発行するなら、ＰＥ８６はＮパス・ビジーを３サイ
クルの間活動化する。−設電には、Ｎバス・ビジーは、
コマンドの実行が続くよりも少なくとも１サイクル分活
動レベルにあることはなる。
（４）メモリ管理ユニット（ＭＭＵ）ビジー信号は、キ
ャッシュ・コントローラ１５３から発生される。それは
、ＰＥ８６に、実行に２サイクル以上かかる、全ての記
憶動作の場合の状況及びデータの到来を示すために使用
される。
ャッシュ・コントローラ１５３から発生される。それは
、ＰＥ８６に、実行に２サイクル以上かかる、全ての記
憶動作の場合の状況及びデータの到来を示すために使用
される。
フェッチ動作は、主として、次のサイクルまたはされ以
降にデータを渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、ＭＭｔＪビジー儒号は、ダウン・レ
ベル（ｃ）で不活性のままととまる。ＭＭＵビジーは、
１に立上り、データ及び状況が実際にバス上に配置され
るサイクルで０に戻る。
降にデータを渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、ＭＭｔＪビジー儒号は、ダウン・レ
ベル（ｃ）で不活性のままととまる。ＭＭＵビジーは、
１に立上り、データ及び状況が実際にバス上に配置され
るサイクルで０に戻る。
記憶動作の間、ＰＥ８６は（記憶動作の開始後〉、次の
サイクルでキー状況パス上の状況を期待する。もしその
状況を次のサイクルで渡すこヒができるのなら、ＭＭυ
ビジーは不活性（ｃ）のままとどまり、そうでないなら
、ＭＭＵビジーは、１に立ち上がって、状況が渡される
サイクルでＯに戻る。
サイクルでキー状況パス上の状況を期待する。もしその
状況を次のサイクルで渡すこヒができるのなら、ＭＭυ
ビジーは不活性（ｃ）のままとどまり、そうでないなら
、ＭＭＵビジーは、１に立ち上がって、状況が渡される
サイクルでＯに戻る。
（５）線Ｍ１５Ｓ ＩＮＤ上のキャッシュ・ミス表示
子は、キャッシュ・コントローラ１５３によって、ＤＬ
ＡＴミス、キー・ミス、またはアドレシング違反をＰＥ
８５に示すために使用される。
子は、キャッシュ・コントローラ１５３によって、ＤＬ
ＡＴミス、キー・ミス、またはアドレシング違反をＰＥ
８５に示すために使用される。
その表示は、その状況上でも可用である情報の複写であ
る。その線は、状況がキー状況パス上に与えられている
サイクルでは有効であるが、ミス表示線は、数ナノ秒前
に活動化される。ミス表示は、次のサイクルで、ＰＥ８
５を介してトラップを強制する。
る。その線は、状況がキー状況パス上に与えられている
サイクルでは有効であるが、ミス表示線は、数ナノ秒前
に活動化される。ミス表示は、次のサイクルで、ＰＥ８
５を介してトラップを強制する。
＜６）線パス許可ＰＥ８６上の信号は、ＰＥ８６に対し
てパスを使用する許可を与える。その信号は、アービタ
で発生する。ＰＥ８５はその後、所望の動作のためのコ
マンドとアドレスを、許可信号が活動的になりＮパス・
ビジーが活動的でないサイクルに続くサイクル中でパス
上に配置する。
てパスを使用する許可を与える。その信号は、アービタ
で発生する。ＰＥ８５はその後、所望の動作のためのコ
マンドとアドレスを、許可信号が活動的になりＮパス・
ビジーが活動的でないサイクルに続くサイクル中でパス
上に配置する。
（７）用途：線Ｎ ＡＴＴ ＲＥＱ上の注意要求信
号は、「センス」動作を実行するようにＰＥ８Ｓに要求
するために、（パス・アダプタ１５４なとの）別のパス
・ユニットから発生する。ＰＥ８５は、現在進行中の動
作（例えば命令実行）が完了すると直ぐにその要求に応
じる。
号は、「センス」動作を実行するようにＰＥ８Ｓに要求
するために、（パス・アダプタ１５４なとの）別のパス
・ユニットから発生する。ＰＥ８５は、現在進行中の動
作（例えば命令実行）が完了すると直ぐにその要求に応
じる。
（８）線Ｎコマンド有効上のコマンド有効信号は、ＰＥ
８５によって、プロセッサ・パス０−３１上のビット・
パターン及び（全てのパリティ線を含む）キー状況パス
ｌ１Ｏ−４が有効であることを示すために使用される。
８５によって、プロセッサ・パス０−３１上のビット・
パターン及び（全てのパリティ線を含む）キー状況パス
ｌ１Ｏ−４が有効であることを示すために使用される。
その線は、パス許可ＰＥ８６が活動的になりＮパス・ビ
ジーが非活動性になるサイクルに続くサイクルで活動性
（ダウン・レベル）になる。
ジーが非活動性になるサイクルに続くサイクルで活動性
（ダウン・レベル）になる。
（９）Ｉアドレス・デクリメントは、ＰＥ８６によって
、開始アドレスから下降位ｉｔ（例えば、データ転送を
処理する１０進データに必要とされる）まで進む記憶ア
クセス動作のために使用される。この信号は、Ｎコマン
ド有効が活動化されるのと同一のサイクルで活動化する
ことができる。
、開始アドレスから下降位ｉｔ（例えば、データ転送を
処理する１０進データに必要とされる）まで進む記憶ア
クセス動作のために使用される。この信号は、Ｎコマン
ド有効が活動化されるのと同一のサイクルで活動化する
ことができる。
（１０）線コマンド・キャンセル上のコマンド・キャン
セル信号は、ＰＥ８５によって、記憶に対する既に開始
されているフェッチをキャンセルするために使用される
。このことは、ＰＥ８５が、要求されたデータの即時的
な使用を禁止する条件を検出する時にＮコマンド有効が
活動的になったあとのサイクルで生じ得る。
セル信号は、ＰＥ８５によって、記憶に対する既に開始
されているフェッチをキャンセルするために使用される
。このことは、ＰＥ８５が、要求されたデータの即時的
な使用を禁止する条件を検出する時にＮコマンド有効が
活動的になったあとのサイクルで生じ得る。
好適な実施例では、よく知られたタイプの５つのグルー
プのコマンドがある。
プのコマンドがある。
すなわち、■１０記憶、ＭＭＵ動作、メツセージ交換、
及び浮動小数点である。
及び浮動小数点である。
パス１７１の制御を要求するパス・ユニット（ＰＥ８５
、アダプタ１５４またはキャッシュ・コントローラ１５
３）は、パス上にそのコマンドをセットする。ＣＰＵ記
憶及びＩ１０記憶コマンドの場合、パス・ユニットはま
た、キー状況パス上のアクセス・キー及び動的アドレス
変換ビットをもセットする。そのコマンドの完了後、状
況がその同一パス上で、要求側パス・ユニットに戻され
る。
、アダプタ１５４またはキャッシュ・コントローラ１５
３）は、パス上にそのコマンドをセットする。ＣＰＵ記
憶及びＩ１０記憶コマンドの場合、パス・ユニットはま
た、キー状況パス上のアクセス・キー及び動的アドレス
変換ビットをもセットする。そのコマンドの完了後、状
況がその同一パス上で、要求側パス・ユニットに戻され
る。
アダプタ１５４は、ＣＰｔＪ記憶コマンド及びＩ１０記
憶コマンドを発行するが、ＰＥ８５は、ＣＰｔＪ記憶コ
マンドしか発行することができない。
憶コマンドを発行するが、ＰＥ８５は、ＣＰｔＪ記憶コ
マンドしか発行することができない。
これらのコマンド・グループは、次のとおりである。
動作 ＣＰＵメモリ・
コマンド
＜１）Ｓ／３７０主記憶参照
（ａ）フェッチ
キャッシュ キャッシュから
ヒツト のフェッチ
キャッシュ メモリからの
ミス キャッシュ・
Ｉ１０メモリ・
コマンド
キャッシュから
のフェッチ
ラインの再
ロード（キャス
ト・アウトを
含む）及び
キャッシュから
のフェッチ
（ｂ）記憶 キャッシュへの キャッシュへのキャッ
シュ 記憶 記憶 ヒツト キャッシュ メモリからの メモリへの記憶ミス
キャッシュ６ ラインの再 ロード（キャス ト・アウトを 含む）及び キャッシュから のフェッチ （２）内部オブジェクト領域（ＩＯＡ）参照あるＣＰＵ
メモリ・コマンドは、ＩＯＡ記憶アドレス・チエツクへ
のアクセスを許容する。
シュ 記憶 記憶 ヒツト キャッシュ メモリからの メモリへの記憶ミス
キャッシュ６ ラインの再 ロード（キャス ト・アウトを 含む）及び キャッシュから のフェッチ （２）内部オブジェクト領域（ＩＯＡ）参照あるＣＰＵ
メモリ・コマンドは、ＩＯＡ記憶アドレス・チエツクへ
のアクセスを許容する。
Ｉ１０記憶コマンドは、Ｓ／３７０主記憶アドレスをチ
エツクすることなく、キャッシュ・コントローラ１５３
中で実行される。このチエツクは、５ＴＣＩ １５５
中で実行される。ＣＰｔＪ記憶コマンドは、実行のため
コントローラ１５３へと指向され、１バイト・コマンド
・フィールドと、３バイト実または仮想アドレス・フィ
ールドをもつ。これらのコマンド・フィールド・ビット
は、次のとおりである。
エツクすることなく、キャッシュ・コントローラ１５３
中で実行される。このチエツクは、５ＴＣＩ １５５
中で実行される。ＣＰｔＪ記憶コマンドは、実行のため
コントローラ１５３へと指向され、１バイト・コマンド
・フィールドと、３バイト実または仮想アドレス・フィ
ールドをもつ。これらのコマンド・フィールド・ビット
は、次のとおりである。
コマンド・ビット 意味
０−１−１０ ＣＰＵメモリ・コマンド２冨１
フェッチ動作 ２冨Ｏ記憶動作 ３−１ キャッシュ・バイパス、アドレス
・チエツクなし ３＝０ アドレス・チエツクつき−Ｓ／３７
０アドレス比較 −ＡＣＢチエツク ４雷ＩＤＬＡＴアクセスなし −キー制御保護チエツクなし 一参照及びチエツク・ビット 処理なし ４寞ＯＤＬＡＴアクセス −キー制御保護チエツク 一参照及びチエツク・ビット 処理 ５−マ冨ｎｎｎ バイト長カウントｏｏｏ＝ｉ
バイト ００１雪２ バイト ０１０雪３ バイト ０１１冨４ バイト ｉ ｏｏ＝ｓ バイト １０１＝６４バイト Ｉ／Ｏ＝８４バイト フェッチＩ （ＢＳＭ から低速） １１１＝６４バイト・ フェッチ！ （アダプタ から低量） ＣＰＵ記憶コマンドの例は、次のとおりである。
フェッチ動作 ２冨Ｏ記憶動作 ３−１ キャッシュ・バイパス、アドレス
・チエツクなし ３＝０ アドレス・チエツクつき−Ｓ／３７
０アドレス比較 −ＡＣＢチエツク ４雷ＩＤＬＡＴアクセスなし −キー制御保護チエツクなし 一参照及びチエツク・ビット 処理なし ４寞ＯＤＬＡＴアクセス −キー制御保護チエツク 一参照及びチエツク・ビット 処理 ５−マ冨ｎｎｎ バイト長カウントｏｏｏ＝ｉ
バイト ００１雪２ バイト ０１０雪３ バイト ０１１冨４ バイト ｉ ｏｏ＝ｓ バイト １０１＝６４バイト Ｉ／Ｏ＝８４バイト フェッチＩ （ＢＳＭ から低速） １１１＝６４バイト・ フェッチ！ （アダプタ から低量） ＣＰＵ記憶コマンドの例は、次のとおりである。
（１）実アドレスをもつ記憶１６２に対する６４バイト
までのフェッチまたは記憶を行うための、実Ｎバイト・
フェッチ（１０１１１ｎｎｎ）／記憶（１００１１ｎｎ
ｎ） （２）実アドレスをもつキャッシュに対する４バイトま
での読取／書込を行うための、キャッシュ実Ｎバイト・
フェッチ（１０１０１０ｎｎ）／記憶（１０００１０ｎ
ｎ） （３）実アドレス＜１０００００ｎｎ）をもツＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ＜１０１０１１ｎｎ）／記憶
（１０００１１ｎｎ）（４）仮想アドレスをもつキャッ
シュに対する４バイトまでの読取／書込を行うための、
キャッシュ仮想Ｎバイト・フェッチ（１０１０００ｎｎ
）／記憶（１０００００ｎｎ） Ｉ１０記憶コマンドは、アダプタ１６４によって初期化
され、キャッシュ・コントローラ１５３へと向けられる
。それらは、長さ１乃至６４バイトのデータ・ストリン
グをアドレス降順に転送する。その３２ビツト・コマン
ド・フォーマットは、３つの下位バイトに実アドレスを
含み、その高位バイトは、最高位ビット”Ｏ”をもち、
次の高位ビットがフェッチまたは記憶動作を決定し、残
りの６ビツトがデータ転送の長さ（１乃至８４バイト）
を決定する。データ・ストリングは、バス上で位置整列
を要することがある最初及び最後の転送を除いてはワー
ド境界上に転送される。
までのフェッチまたは記憶を行うための、実Ｎバイト・
フェッチ（１０１１１ｎｎｎ）／記憶（１００１１ｎｎ
ｎ） （２）実アドレスをもつキャッシュに対する４バイトま
での読取／書込を行うための、キャッシュ実Ｎバイト・
フェッチ（１０１０１０ｎｎ）／記憶（１０００１０ｎ
ｎ） （３）実アドレス＜１０００００ｎｎ）をもツＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ＜１０１０１１ｎｎ）／記憶
（１０００１１ｎｎ）（４）仮想アドレスをもつキャッ
シュに対する４バイトまでの読取／書込を行うための、
キャッシュ仮想Ｎバイト・フェッチ（１０１０００ｎｎ
）／記憶（１０００００ｎｎ） Ｉ１０記憶コマンドは、アダプタ１６４によって初期化
され、キャッシュ・コントローラ１５３へと向けられる
。それらは、長さ１乃至６４バイトのデータ・ストリン
グをアドレス降順に転送する。その３２ビツト・コマン
ド・フォーマットは、３つの下位バイトに実アドレスを
含み、その高位バイトは、最高位ビット”Ｏ”をもち、
次の高位ビットがフェッチまたは記憶動作を決定し、残
りの６ビツトがデータ転送の長さ（１乃至８４バイト）
を決定する。データ・ストリングは、バス上で位置整列
を要することがある最初及び最後の転送を除いてはワー
ド境界上に転送される。
ＭＭＵコマンドは、キャッシュ・コントローラ１５３と
、ＤＬＡＴ、ＡＣＢ、デルクトリを含むそのレジスタを
制御するために使用される。
、ＤＬＡＴ、ＡＣＢ、デルクトリを含むそのレジスタを
制御するために使用される。
メツセージ・コマンドは、パス１５１に接続されたバス
・ユニットの間でメツセージを転送するために使用され
る。
・ユニットの間でメツセージを転送するために使用され
る。
ＥＬＳ、Ｓ／３７０記憶管理ユニツト８１（１）キャッ
シュ・コントローラ１５３キヤツシユ・コントローラ１
５３（第３１図）は、キャッシュ記憶３４０と、アドレ
シング及び比較論理３４７．３４８と、フェッチ整列器
３４３と、高速アドレス変換のためのディレクトリ・ル
ックアサイド・テーブル（ＤＬＡＴ）３４１を有する。
シュ・コントローラ１５３キヤツシユ・コントローラ１
５３（第３１図）は、キャッシュ記憶３４０と、アドレ
シング及び比較論理３４７．３４８と、フェッチ整列器
３４３と、高速アドレス変換のためのディレクトリ・ル
ックアサイド・テーブル（ＤＬＡＴ）３４１を有する。
キャッシュ・コントローラ１５３は、プロセッサ・パス
Ｉ／Ｏから仮想アドレス及び記憶コマンドを受は入れ、
それがキャッシュ記憶３４０を介する要求を満足するこ
とができないとき、マルチプレクサ３４９及びＳＴＣバ
ス１５７を介してフェッチ及び記憶コマンドを記憶制御
インターフェース１５Ｓ（第１１図）に転送する。
Ｉ／Ｏから仮想アドレス及び記憶コマンドを受は入れ、
それがキャッシュ記憶３４０を介する要求を満足するこ
とができないとき、マルチプレクサ３４９及びＳＴＣバ
ス１５７を介してフェッチ及び記憶コマンドを記憶制御
インターフェース１５Ｓ（第１１図）に転送する。
ＤＬＡＴ３１４は、仮想ページ・アドレスの実ページ・
アドレスへの高速変換を行う。それの２×３２エントリ
は、８４個の予め変換されたページ・アドレスを保持す
る。ＤＬＡＴ３４１は、２路セツト連想的アドレシング
・スキームを使用してアクセスされる。その仮想ページ
・サイズは、好適には４ＫＢである。ＤＬＡＴミスの場
合、ＰＥ８５が割り込まれ、Ｓ／３７０主記憶１６２中
のセグメント及びページ・テーブル（図示しない）を使
用してよく知られた方法でマイクロプログラムによって
仮想アドレス変換が行なわれる。
アドレスへの高速変換を行う。それの２×３２エントリ
は、８４個の予め変換されたページ・アドレスを保持す
る。ＤＬＡＴ３４１は、２路セツト連想的アドレシング
・スキームを使用してアクセスされる。その仮想ページ
・サイズは、好適には４ＫＢである。ＤＬＡＴミスの場
合、ＰＥ８５が割り込まれ、Ｓ／３７０主記憶１６２中
のセグメント及びページ・テーブル（図示しない）を使
用してよく知られた方法でマイクロプログラムによって
仮想アドレス変換が行なわれる。
ＤＬＡＴ３４１は、次に、記憶からツーエッチされキャ
ッシュ中に配置された情報の新しい仮想及び実ページ・
アドレスを反映するように更新される。記憶キーのコピ
ーがＳ／３７０キー記憶からフェッチされてＤＬＡＴエ
ントリ中に入れられる。
ッシュ中に配置された情報の新しい仮想及び実ページ・
アドレスを反映するように更新される。記憶キーのコピ
ーがＳ／３７０キー記憶からフェッチされてＤＬＡＴエ
ントリ中に入れられる。
キャッシュ・ディレクトリ３４２をもつ８ Ｋ Ｂキャ
ッシュ３４０は、プロセッサ性能を著しく改善する高速
バッファを与える。データ及びディレクトリ・アレイは
、４つの区画に区分される。
ッシュ３４０は、プロセッサ性能を著しく改善する高速
バッファを与える。データ及びディレクトリ・アレイは
、４つの区画に区分される。
キャッシュ中の各区画は、２６６ｘ８Ｂで構成されてい
る。キャッシュ３４０からデータをフェッチする場合、
ＤＬＡＴ３４１と、キャッシュ・ディレクトリ３４２と
、キャッシュ３４０を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チエツクは、選択されたＤＬＡＴエントリ中の記
憶キーを使用して比較回路３４５によって実行される。
る。キャッシュ３４０からデータをフェッチする場合、
ＤＬＡＴ３４１と、キャッシュ・ディレクトリ３４２と
、キャッシュ３４０を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チエツクは、選択されたＤＬＡＴエントリ中の記
憶キーを使用して比較回路３４５によって実行される。
４×８Ｂのデータがキャッシュ３４０の出力３４０ａに
ラッチ・アップされる。そして、もし要求されたデータ
がキャッシュ３４０中にあるなら、適当なデータをフェ
ッチ整列器３４３中にゲートするために、晩期選択信号
が使用される。
ラッチ・アップされる。そして、もし要求されたデータ
がキャッシュ３４０中にあるなら、適当なデータをフェ
ッチ整列器３４３中にゲートするために、晩期選択信号
が使用される。
記憶動作の場合、バイト単位の部分記憶が実行される。
キャッシュ・ミスの場合、キャッシュ・コントローラ１
５３は要求された８４Ｂキヤツシユ・ラインをバースト
・モードでフェッチするために８３Ｍコマンドを自動的
にセット・アップする。もし新しいキャッシュ・ライン
によって置換すべきキャッシュ・ラインが、ロードされ
て以来変更されていたなら、新しいキャッシュ・ライン
がロードされる前に、記憶１８２に対するキャッシュ・
ライン・キャストアウト動作が開始される。Ｉ１０デー
タは、キャッシュ・ライン・キャストアウト及びロード
動作を決して引き起こさない。記憶１６２からフェッチ
すべきＩ１０データは、主記憶１６２とキャッシュ記憶
３４０の両方の機構にアクセスすることによって検索さ
れる。そして、キャッシュ・ヒツトが生じると、メモリ
動作がキャンセルされて、キャッシュ記憶がデータを供
給する。もしＩ１０データがキャッシュ中にないなら、
それはメモリから直接フェッチされるけれども、キャッ
シュ・ラインは置き換えられない。
５３は要求された８４Ｂキヤツシユ・ラインをバースト
・モードでフェッチするために８３Ｍコマンドを自動的
にセット・アップする。もし新しいキャッシュ・ライン
によって置換すべきキャッシュ・ラインが、ロードされ
て以来変更されていたなら、新しいキャッシュ・ライン
がロードされる前に、記憶１８２に対するキャッシュ・
ライン・キャストアウト動作が開始される。Ｉ１０デー
タは、キャッシュ・ライン・キャストアウト及びロード
動作を決して引き起こさない。記憶１６２からフェッチ
すべきＩ１０データは、主記憶１６２とキャッシュ記憶
３４０の両方の機構にアクセスすることによって検索さ
れる。そして、キャッシュ・ヒツトが生じると、メモリ
動作がキャンセルされて、キャッシュ記憶がデータを供
給する。もしＩ１０データがキャッシュ中にないなら、
それはメモリから直接フェッチされるけれども、キャッ
シュ・ラインは置き換えられない。
記憶中に格納すべきＩ１０データは、もしアドレスされ
たラインが既にキャッシュ中にあるならキャッシュ３４
０中に入れられ、そうでないなら′Ｗｉ接記憶１６２中
に入れられる。
たラインが既にキャッシュ中にあるならキャッシュ３４
０中に入れられ、そうでないなら′Ｗｉ接記憶１６２中
に入れられる。
４ＫＢキー記憶３４４は、１６ＭＢメモリのための記憶
キーを保持する。そのキー記憶し、４に×８に構成され
たアレイである。各バイトは、１つの記憶キーを保持す
る。各ＤＬＡＴエントリは、その４ＫＢブロツク・アド
レスに関連付けられた記憶キーのコピーを保持する。そ
のことは、反復的にページにアクセスする間のキー記憶
に対するアクセスの回数を著しく低減させる。記憶キー
割当てにおける変更は、キー記憶と、キャッシュ記憶に
おけるコピーの両方に影響を与える。
キーを保持する。そのキー記憶し、４に×８に構成され
たアレイである。各バイトは、１つの記憶キーを保持す
る。各ＤＬＡＴエントリは、その４ＫＢブロツク・アド
レスに関連付けられた記憶キーのコピーを保持する。そ
のことは、反復的にページにアクセスする間のキー記憶
に対するアクセスの回数を著しく低減させる。記憶キー
割当てにおける変更は、キー記憶と、キャッシュ記憶に
おけるコピーの両方に影響を与える。
レシーバ回路３５５を介してプロセッサ・パスＩ／Ｏか
らキャッシュ・コントローラ１５３が受け取ったコマン
ド、データ及びアドレスは、コマンド、データ及びアド
レス・レジスタ３５０１．３５１及び３５２にそれぞれ
格納される。アドレス・レジスタ３４７は、関連するＳ
／３７０プロセツサ要素ＰＥ８５のための有効アドレス
の範囲を記憶する。比較論理３４８は、受信したアドレ
スの有効性を検証する。Ｓ／３７０アドレス比較論理３
４８は、ＰＥ８６及びＩ１０パス・アダプタ１５４の両
方からのアドレスを処理する。
らキャッシュ・コントローラ１５３が受け取ったコマン
ド、データ及びアドレスは、コマンド、データ及びアド
レス・レジスタ３５０１．３５１及び３５２にそれぞれ
格納される。アドレス・レジスタ３４７は、関連するＳ
／３７０プロセツサ要素ＰＥ８５のための有効アドレス
の範囲を記憶する。比較論理３４８は、受信したアドレ
スの有効性を検証する。Ｓ／３７０アドレス比較論理３
４８は、ＰＥ８６及びＩ１０パス・アダプタ１５４の両
方からのアドレスを処理する。
アドレス比較境界（ＡＣＢ）レジスタ３５３比較機能は
、カスタマ領域を意図している５７３７０主記憶参照が
ＩＯＡをアドレスしないことを保証する。ＡＣＢレジス
タ３５３は、Ｓ／３７０記憶１６２中の予約ＩＯＡ領域
と、非予約領域の間の分割（境界）線を記憶する。Ｓ／
３７０記憶に対するめいめいのアクセスは、比較論理３
６４が受信アト１ノスをＡＣＢ値と比較する動作をもた
らす。
、カスタマ領域を意図している５７３７０主記憶参照が
ＩＯＡをアドレスしないことを保証する。ＡＣＢレジス
タ３５３は、Ｓ／３７０記憶１６２中の予約ＩＯＡ領域
と、非予約領域の間の分割（境界）線を記憶する。Ｓ／
３７０記憶に対するめいめいのアクセスは、比較論理３
６４が受信アト１ノスをＡＣＢ値と比較する動作をもた
らす。
＜２）ＳＴＣＩ １５５ （第３２Ａ及び３２Ｂ図）（
Ａ）序論 記憶制御インターフェース（ＳＴＣＩ）１６６は、Ｓ／
３７０チツプ・セット１５０を、バス論理１７８及びシ
ステム・バス３０（第１図）を介して、Ｓ／８８２重化
フォールト・トレラント記憶１Ｇ、１８に接続する。記
憶制御インターフェース（ＳＴＣＩ）ＩＥｉ５は、コマ
ンド毎の１乃至６４バイトからのデータ転送を決定する
全てのプロセッサ及びＩ１０記憶／フェッチ・コマンド
をサポートする。全てのＦＣＣ，リフレッシュ、メモリ
初期化及び構成、再試行などは、Ｓ／８８プロセツサ６
２及び記憶１６．１８によって処理される。５ＴＣ１１
５５の詳細なデータ・フローが第３２Ａ及び３２Ｂ図に
示されている。
Ａ）序論 記憶制御インターフェース（ＳＴＣＩ）１６６は、Ｓ／
３７０チツプ・セット１５０を、バス論理１７８及びシ
ステム・バス３０（第１図）を介して、Ｓ／８８２重化
フォールト・トレラント記憶１Ｇ、１８に接続する。記
憶制御インターフェース（ＳＴＣＩ）ＩＥｉ５は、コマ
ンド毎の１乃至６４バイトからのデータ転送を決定する
全てのプロセッサ及びＩ１０記憶／フェッチ・コマンド
をサポートする。全てのＦＣＣ，リフレッシュ、メモリ
初期化及び構成、再試行などは、Ｓ／８８プロセツサ６
２及び記憶１６．１８によって処理される。５ＴＣ１１
５５の詳細なデータ・フローが第３２Ａ及び３２Ｂ図に
示されている。
５ＴＣ１１５５は、記憶管理ユニット８３中の相手５Ｔ
Ｃ１１５Ｓａ（図示しない）と、相手ユニット２３（第
８図中の〉対応ＳＴＣＩ対とともに、各５ＴＣＩ中の論
理４０８（第２３Ｂ図）などの調停によって、システム
・バス構造３０の制御を求めて調停する。５ＴＣ１１６
５は第７図から”見て取れるようにモジュール９のＩ１
０コントローラ及び他のＣＰｔＪ２６．２７及び２９．
３１に対抗して調停するのみならず、Ｉ１０！ｌｆｍま
たは慣用的Ｓ／８８機能のためにバスの制御を要求し得
る関連５７８８プロセツサ６２（及びそのプロセッサの
対及び第８図のＣＰＵ２１．２３中の相手プロセッサ）
に対抗して調停しなくてはならない。
Ｃ１１５Ｓａ（図示しない）と、相手ユニット２３（第
８図中の〉対応ＳＴＣＩ対とともに、各５ＴＣＩ中の論
理４０８（第２３Ｂ図）などの調停によって、システム
・バス構造３０の制御を求めて調停する。５ＴＣ１１６
５は第７図から”見て取れるようにモジュール９のＩ１
０コントローラ及び他のＣＰｔＪ２６．２７及び２９．
３１に対抗して調停するのみならず、Ｉ１０！ｌｆｍま
たは慣用的Ｓ／８８機能のためにバスの制御を要求し得
る関連５７８８プロセツサ６２（及びそのプロセッサの
対及び第８図のＣＰＵ２１．２３中の相手プロセッサ）
に対抗して調停しなくてはならない。
しかし、゛調停論理は、それ以外の点では、今から説明
するプロセッサ及びＩ１０ボードのモジュール・パック
パネル・スロット位置に主として基づき、前述の米国特
許第４４６３２１６号に記載されているものとほぼ類似
している。調停フェーズの間に、バス・マスクとなる能
力をもちバス・サイクルを開始する準備ができているプ
ロセッサ・モジュール９のとのユニットも、バス構造の
使用を求めて調停する。そのユニットは、バス・サイク
ル要求信号を立ち上げ、それと同時に調停ネットワーク
によって、やはりバス・サイクル要求を主張しているよ
り高い優先順位のユニットがないかどうかをチエツクす
る。調停フェーズの間にパス構造に対するアクセスを得
ることに成功したユニットまたは対ユニットがバス・マ
スクと称され、次のクロック・フェーズで転送サイクル
を開始させる。各メモリ・ユニット１６．１８は、決し
てマスクとはならず、調停はしない。サイクルの決定フ
ェーズの間に、そのサイクルのバス・マスクであると判
断されたユニットが、サイクル決定または機能信号のセ
ットを発生することによりサイクルのタイプを決定する
。バス・マスクはまた、アドレス信号を出して、アドレ
ス・パリティ線上にそのアドレス及び機能信号のための
偶パリティを配置する。プロセッサ・モジュールの全て
のユニットは、その内部動作状態に拘らず、機能及びア
ドレス信号を運ぶバス導体上の信号を常に受は取るけれ
ども、周辺制御ユニットは、パリティ信号を受は取るこ
となく動作することができる。決定されているサイクル
は、もしバス待機信号がその時点で出されたなら取り消
される。
するプロセッサ及びＩ１０ボードのモジュール・パック
パネル・スロット位置に主として基づき、前述の米国特
許第４４６３２１６号に記載されているものとほぼ類似
している。調停フェーズの間に、バス・マスクとなる能
力をもちバス・サイクルを開始する準備ができているプ
ロセッサ・モジュール９のとのユニットも、バス構造の
使用を求めて調停する。そのユニットは、バス・サイク
ル要求信号を立ち上げ、それと同時に調停ネットワーク
によって、やはりバス・サイクル要求を主張しているよ
り高い優先順位のユニットがないかどうかをチエツクす
る。調停フェーズの間にパス構造に対するアクセスを得
ることに成功したユニットまたは対ユニットがバス・マ
スクと称され、次のクロック・フェーズで転送サイクル
を開始させる。各メモリ・ユニット１６．１８は、決し
てマスクとはならず、調停はしない。サイクルの決定フ
ェーズの間に、そのサイクルのバス・マスクであると判
断されたユニットが、サイクル決定または機能信号のセ
ットを発生することによりサイクルのタイプを決定する
。バス・マスクはまた、アドレス信号を出して、アドレ
ス・パリティ線上にそのアドレス及び機能信号のための
偶パリティを配置する。プロセッサ・モジュールの全て
のユニットは、その内部動作状態に拘らず、機能及びア
ドレス信号を運ぶバス導体上の信号を常に受は取るけれ
ども、周辺制御ユニットは、パリティ信号を受は取るこ
となく動作することができる。決定されているサイクル
は、もしバス待機信号がその時点で出されたなら取り消
される。
応答フェーズの間に、ビジーであるシステムのアドレス
されたユニットは、そのサイクルを取り消すためにパス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならパス・ビジー信号を発生
することができる。応答フェーズの間に発生されたパス
・エラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったかもしれないのでそのサ
イクルを取り消すことになる。データは、読取と書込の
百方のサイクルについて、データ転送サイクルの間にパ
スＡ及びＢ上で転送される。このことにより、システム
が、データ線の使用を求める再調停を依頼したり、ソー
ス・ユニットまたは宛先ユニットに関連するタグ・デー
タをもつ必要なくバス構造上で読取サイクルと書込サイ
クルの混合をパイプラインすることができる。
されたユニットは、そのサイクルを取り消すためにパス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならパス・ビジー信号を発生
することができる。応答フェーズの間に発生されたパス
・エラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったかもしれないのでそのサ
イクルを取り消すことになる。データは、読取と書込の
百方のサイクルについて、データ転送サイクルの間にパ
スＡ及びＢ上で転送される。このことにより、システム
が、データ線の使用を求める再調停を依頼したり、ソー
ス・ユニットまたは宛先ユニットに関連するタグ・デー
タをもつ必要なくバス構造上で読取サイクルと書込サイ
クルの混合をパイプラインすることができる。
フルワード転送は、ＩＪＤＳ及びＬＤＳ （上下のデー
タ・ストローブ）信号の両方を出すことによって造成さ
れる。半ワードまたはバイト転送は、これらのストロー
ブ信号のうちの１つだけを出すことによって遠戚される
転送として定義される。
タ・ストローブ）信号の両方を出すことによって造成さ
れる。半ワードまたはバイト転送は、これらのストロー
ブ信号のうちの１つだけを出すことによって遠戚される
転送として定義される。
書込転送は、単にどのストローブ信号も出さないように
することによって、パス・マスクによってそのサイクル
の初期に取り消すことができる。読取られるスレーブ・
ユニットは、データとともにストローブ信号を出さなく
てはならない。ストローブ信号は、パス・データ・パリ
ティの計算に含まれる。
することによって、パス・マスクによってそのサイクル
の初期に取り消すことができる。読取られるスレーブ・
ユニットは、データとともにストローブ信号を出さなく
てはならない。ストローブ信号は、パス・データ・パリ
ティの計算に含まれる。
データ転送フェーズの間に検出されたエラーは、そのエ
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでパス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しかし
、システムの中央処理ユニット２１及び主要メモリ・ユ
ニット１６は、受は取るや否やそのデータを使用し、エ
ラーの場合、事実上バックアップして、正しいデータを
待つ。データ後サイクルの間のパス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを繰り返させる。このことは、この第２のデータ
後、すなわち第６のフェーズの間にパス構造上にデータ
を伝送したであろうところのサイクルを取り消すことに
なる。
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでパス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しかし
、システムの中央処理ユニット２１及び主要メモリ・ユ
ニット１６は、受は取るや否やそのデータを使用し、エ
ラーの場合、事実上バックアップして、正しいデータを
待つ。データ後サイクルの間のパス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを繰り返させる。このことは、この第２のデータ
後、すなわち第６のフェーズの間にパス構造上にデータ
を伝送したであろうところのサイクルを取り消すことに
なる。
示されているシステムの動作の正常パックブレーン・モ
ードは、全てのユニットが服従ｆｉｌ（Ｏｂｅｙ Ｂ
ｏｔｈ）モードにある時であり、そのときＡパスとＢパ
スの百方にエラーがないように見える０例えば、Ａバス
上のエラーに応答して、全てのユニットが同期的に服従
Ｂ （ＯｂｅｙＢ）モードに切り替わる。モジュール９
は、５７８８中央処理ユニツト上で走る監視ソフトウェ
アによって動作の服従前モードに戻る。
ードは、全てのユニットが服従ｆｉｌ（Ｏｂｅｙ Ｂ
ｏｔｈ）モードにある時であり、そのときＡパスとＢパ
スの百方にエラーがないように見える０例えば、Ａバス
上のエラーに応答して、全てのユニットが同期的に服従
Ｂ （ＯｂｅｙＢ）モードに切り替わる。モジュール９
は、５７８８中央処理ユニツト上で走る監視ソフトウェ
アによって動作の服従前モードに戻る。
動作の服従Ｂ及び服従Ａ（ＯｂｅｙＡ）モードの両方に
おいて、ＡパスとＢパスの周方がシステム・ユニットに
よって駆動され、全てのユニットは依然として完全エラ
ー・チエツクを実行する１服従前モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのバス
上の更なるエラーを単にログするということだけである
。しかし、服従パス上のパス・エラー信号は、上述のよ
うにして処理され、全てのユニットをしてもう一方のパ
スに服従するようにスイッチさせる。
おいて、ＡパスとＢパスの周方がシステム・ユニットに
よって駆動され、全てのユニットは依然として完全エラ
ー・チエツクを実行する１服従前モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのバス
上の更なるエラーを単にログするということだけである
。しかし、服従パス上のパス・エラー信号は、上述のよ
うにして処理され、全てのユニットをしてもう一方のパ
スに服従するようにスイッチさせる。
（Ｂ）システム・パス・フェーズ
第３３ｒｓＡは、モジュール９のための、パス構造３０
上の４つのパイプラインされた多重フェーズ転送サイク
ルをもつ上述の動作を示す図である。
上の４つのパイプラインされた多重フェーズ転送サイク
ルをもつ上述の動作を示す図である。
波形Ｓｅａ及び６８ｂは、第３３図の一番上にラベルさ
れている１乃至２１と番号付けされた２１個の連続的タ
イミング・フェーズのために、Ｘバス４６にクロック３
８が印加するＳ／８８マスター・クロック及びマスター
同期信号を示す。波形５８ｂで表される、パス構造上の
調停信号は、図示されている２１のサイクルのおのおの
において、＃１、＃２、＃３．．．＃２１のサイクル番
号で記されている新しいサイクルを求める調停を開始す
るために、各タイミング・フェーズの開始時点で変化す
る。第３３図は、波形５８ｂでサイクル決定信号を表す
。各サイクル毎のサイクル決定信号は、そのサイクルの
ための調停信号よりも１クロツク・サイクル後に発生す
る。第３３図はさらに、ビジー 待機、データ、Ａパス
・エラー、及びＢパス・エラー信号を示している。第３
３図の最下行は、システムが動作するバックプレーン・
モードをあられし、異なるモードの間の転移を示す。
れている１乃至２１と番号付けされた２１個の連続的タ
イミング・フェーズのために、Ｘバス４６にクロック３
８が印加するＳ／８８マスター・クロック及びマスター
同期信号を示す。波形５８ｂで表される、パス構造上の
調停信号は、図示されている２１のサイクルのおのおの
において、＃１、＃２、＃３．．．＃２１のサイクル番
号で記されている新しいサイクルを求める調停を開始す
るために、各タイミング・フェーズの開始時点で変化す
る。第３３図は、波形５８ｂでサイクル決定信号を表す
。各サイクル毎のサイクル決定信号は、そのサイクルの
ための調停信号よりも１クロツク・サイクル後に発生す
る。第３３図はさらに、ビジー 待機、データ、Ａパス
・エラー、及びＢパス・エラー信号を示している。第３
３図の最下行は、システムが動作するバックプレーン・
モードをあられし、異なるモードの間の転移を示す。
第３３図をさらに参照すると、タイミング・フェーズ番
号１の間に、モジュール９は、サイクル＃１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたパス・マスク・ユニット
が、サイクル決定信号波形５８ｂ上の指標＃１で指定さ
れるように、タイミング・フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイクル＃２を求める調
停が実行される。
号１の間に、モジュール９は、サイクル＃１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたパス・マスク・ユニット
が、サイクル決定信号波形５８ｂ上の指標＃１で指定さ
れるように、タイミング・フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイクル＃２を求める調
停が実行される。
タイミング・フェーズ３の間にはサイクル＃１に対して
はパス構造上に応答信号がなく、このことは、このサイ
クルが、タイミング・フェーズ４の間に生じ、データ波
形６８ｂ上で記号＃ｌで指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイクル＃２のサイクル決定が実行さ
れ、更なるサイクル＃３の調停が実行される。
はパス構造上に応答信号がなく、このことは、このサイ
クルが、タイミング・フェーズ４の間に生じ、データ波
形６８ｂ上で記号＃ｌで指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイクル＃２のサイクル決定が実行さ
れ、更なるサイクル＃３の調停が実行される。
タイミング・フェーズ４では、サイクル＃１のデータ転
送が行なわれ、サイクル＃３の決定が実行される。また
、波形６８ｆで示されるように、パスＡエラーがこのタ
イミング・フェーズの間に出される。このエラー信号は
、サイクル＃２を取り消し、そのモジュール中の全ての
ユニットを服従Ｂモードにスイッチする。タイミング・
フェーズ４のパスＡエラー信号は、前のタイミング・フ
ェーズ３において、システムの少なくとも１つのユニッ
トがＡパス４２からの信号に関連してエラーを検出した
ことを示す。そのエラーは、タイミング・フェーズ３の
間の波形５８のデータの欠如によって示されるように、
パス構造上にデータかないときに生じたものであり、そ
れゆえ、データ転送を繰り返す必要はない。
送が行なわれ、サイクル＃３の決定が実行される。また
、波形６８ｆで示されるように、パスＡエラーがこのタ
イミング・フェーズの間に出される。このエラー信号は
、サイクル＃２を取り消し、そのモジュール中の全ての
ユニットを服従Ｂモードにスイッチする。タイミング・
フェーズ４のパスＡエラー信号は、前のタイミング・フ
ェーズ３において、システムの少なくとも１つのユニッ
トがＡパス４２からの信号に関連してエラーを検出した
ことを示す。そのエラーは、タイミング・フェーズ３の
間の波形５８のデータの欠如によって示されるように、
パス構造上にデータかないときに生じたものであり、そ
れゆえ、データ転送を繰り返す必要はない。
タイミング・フェーズ５の間に、服従Ｂモードで動作す
るシステムによって第５のサイクルが調停され、サイク
ル性４の機能が調停され、パス構造上には、サイクル＃
３のための応答が存在しない。従って、そのサイクルは
、タイミング・フェーズｅの間にデータ転送へと進む。
るシステムによって第５のサイクルが調停され、サイク
ル性４の機能が調停され、パス構造上には、サイクル＃
３のための応答が存在しない。従って、そのサイクルは
、タイミング・フェーズｅの間にデータ転送へと進む。
またタイミング・フェーズ６で、波形６８ｄで示すよう
にパス待機が出され、これはサイクル性４と関連する。
にパス待機が出され、これはサイクル性４と関連する。
その効果は、そのサイクルを別のタイミング・フェーズ
の間延長し、サイクル決定を取り消すことである。
の間延長し、サイクル決定を取り消すことである。
新しいサイクル決定は、タイミング・フェーズ１０で調
停され、その決定動作がサイクル決定のために進行する
。タイミング・フェーズ８では、サイクル性４のための
データが転送のためにデータ・パスに印加される。また
、タイミング・フェーズ８で、ビジー・パス信号が出さ
れ、この信号は、サイクル＃８の応答の一部であって、
そのサイクルを取り消す。
停され、その決定動作がサイクル決定のために進行する
。タイミング・フェーズ８では、サイクル性４のための
データが転送のためにデータ・パスに印加される。また
、タイミング・フェーズ８で、ビジー・パス信号が出さ
れ、この信号は、サイクル＃８の応答の一部であって、
そのサイクルを取り消す。
別のパス・エラーが出されるまでに、タイミング・フェ
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。
タイミング・フェーズ１０中で出されタイミング・フェ
ーズ１１へと続くパス待機信号は、サイクル＃８をさら
に２期間フェーズ延長し、従って、そのサイクルのため
のデータが、指定されているように、タイミング・フェ
ーズ１３で転送される。これらのフェーズの間に出され
たパス待機信号はまた、示されているように、サイクル
決定及び＃１０を取り消しする。待機信号によるサイク
ル＃８の延長におけるフェーズ１０．１１、または１２
の間に出されたビジー信号は、サイクル＃８を取り消す
ことになる。尚、サイクル決定のたるのデータ転送は、
タイミング・フェーズ１０において、このタイミング・
フェーズの間の待機及びビジー導体上の信号とは独立に
行なわれる。
ーズ１１へと続くパス待機信号は、サイクル＃８をさら
に２期間フェーズ延長し、従って、そのサイクルのため
のデータが、指定されているように、タイミング・フェ
ーズ１３で転送される。これらのフェーズの間に出され
たパス待機信号はまた、示されているように、サイクル
決定及び＃１０を取り消しする。待機信号によるサイク
ル＃８の延長におけるフェーズ１０．１１、または１２
の間に出されたビジー信号は、サイクル＃８を取り消す
ことになる。尚、サイクル決定のたるのデータ転送は、
タイミング・フェーズ１０において、このタイミング・
フェーズの間の待機及びビジー導体上の信号とは独立に
行なわれる。
タイミング・フェーズｌＬ１２及び１４の間に生じる更
なるバスＡエラー信号もまた、システムに対して、ログ
する以外の影響を及ぼさない。
なるバスＡエラー信号もまた、システムに対して、ログ
する以外の影響を及ぼさない。
というのは、システムは既に服従Ｂモードで動作してい
るからである。タイミング・フェーズ１４の間に出され
た待機信号は、サイクル井１３を打ち消す。また、それ
は、サイクル井１２を延長し、しかし、サイクル井１２
は、タイミング・フェーズ１４の間に出されるビジー信
号によって打８Ｗ４される。サイクル井１１のためのデ
ータは、タイミング・フェーズ１４の間に通常シーケン
スで転送される。更に、サイクル井１４のデータ転送は
、タイミング・フェーズ１７で行なわれる。
るからである。タイミング・フェーズ１４の間に出され
た待機信号は、サイクル井１３を打ち消す。また、それ
は、サイクル井１２を延長し、しかし、サイクル井１２
は、タイミング・フェーズ１４の間に出されるビジー信
号によって打８Ｗ４される。サイクル井１１のためのデ
ータは、タイミング・フェーズ１４の間に通常シーケン
スで転送される。更に、サイクル井１４のデータ転送は
、タイミング・フェーズ１７で行なわれる。
タイミング・フェーズ１９では、タイミング・フェーズ
１８のサイクル＃１５データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル＃１７
を取り消し、これは応答フェーズにあり、サイクル井１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル井２０の間に行なわれる。さらに、このエ
ラー信号は、モジュールを服従Ａモードに切り換える。
１８のサイクル＃１５データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル＃１７
を取り消し、これは応答フェーズにあり、サイクル井１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル井２０の間に行なわれる。さらに、このエ
ラー信号は、モジュールを服従Ａモードに切り換える。
パス待機信号は、パス・マスクによってアドレスされた
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。５ＴＣ１１５５は決してスレーブ・ユニットに
はならず、メモリのみにアドレスし、Ｉ１０デバイスに
はアドレスしないから、この線は、５ＴＣＩＩＥ５５に
よっては利用されない。
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。５ＴＣ１１５５は決してスレーブ・ユニットに
はならず、メモリのみにアドレスし、Ｉ１０デバイスに
はアドレスしないから、この線は、５ＴＣＩＩＥ５５に
よっては利用されない。
システム・パス論理１７８（第１９Ｃ図）は、５ＴＣ１
１５６からＳ／８８メモリ・ボード１６．１８へのリン
クを与え、調停論理４０８（第３２Ｂ図）を含む。パス
３０のために前記に定義したのと同一の基本的パス転送
サイクルが論理１７８によって使用される。すなわち： （１）ｗＩ４停フェーズ−このフェーズは、どのサイク
ルでもパス・コントローラがパスの支配権を巡って争う
につれて進行する。典型的には、調停の優先順位は、調
停装置のパックパネル・スロットＩＤに基づく。ＳＴＣ
Ｉデザインの好適な形式の場合、調停優先順位は、単一
ＣＰＵのスロットＩＤに基づき、一方、優先順位を割当
てるための各ＣＰＵ （ＰＥ８Ｓ及びその対のユニット
）上のＦＩＦＯ殆ビ満杯／殆ど空（ＡＦＥ）フラグ及び
半満杯（ＨＦ）フラグ＄１４０９は、多重ＣＰＵ実装構
虞における実タスク要求に基づく。
１５６からＳ／８８メモリ・ボード１６．１８へのリン
クを与え、調停論理４０８（第３２Ｂ図）を含む。パス
３０のために前記に定義したのと同一の基本的パス転送
サイクルが論理１７８によって使用される。すなわち： （１）ｗＩ４停フェーズ−このフェーズは、どのサイク
ルでもパス・コントローラがパスの支配権を巡って争う
につれて進行する。典型的には、調停の優先順位は、調
停装置のパックパネル・スロットＩＤに基づく。ＳＴＣ
Ｉデザインの好適な形式の場合、調停優先順位は、単一
ＣＰＵのスロットＩＤに基づき、一方、優先順位を割当
てるための各ＣＰＵ （ＰＥ８Ｓ及びその対のユニット
）上のＦＩＦＯ殆ビ満杯／殆ど空（ＡＦＥ）フラグ及び
半満杯（ＨＦ）フラグ＄１４０９は、多重ＣＰＵ実装構
虞における実タスク要求に基づく。
（２）サイクル決定フェーズ−このフェーズは、以前の
サイクル中のパス許可に続く。それは、１Ｇ、３２また
は８４ピツト読取／書込転送を、記憶１６に対する２７
ビツト開始物理アドレスとヒもに指定するための、パス
３０のパスＦＮコードＡ及びＢ上の４ビツト４！１ｔＩ
Ａコードを含む。
サイクル中のパス許可に続く。それは、１Ｇ、３２また
は８４ピツト読取／書込転送を、記憶１６に対する２７
ビツト開始物理アドレスとヒもに指定するための、パス
３０のパスＦＮコードＡ及びＢ上の４ビツト４！１ｔＩ
Ａコードを含む。
記憶１６は、好適な実施例では２６６ＭＢである。全て
の記憶アクセスは、アドレス・ビットＯが使用されない
ように１８．３２または６４ピツト境界上にある。より
正確には、バイト及びワード・アクセスは、バスＦＮコ
ード定義と連結して第１４図にＵＤＳおよびＬＤＳＩｒ
号によって示されている。
の記憶アクセスは、アドレス・ビットＯが使用されない
ように１８．３２または６４ピツト境界上にある。より
正確には、バイト及びワード・アクセスは、バスＦＮコ
ード定義と連結して第１４図にＵＤＳおよびＬＤＳＩｒ
号によって示されている。
（３）サイクル応答フェーズ−このフェーズは、５ＴＣ
Ｉ １５５を、再調停し前のサイクル決定フェーズを再
発行するように強制することになるメモリからの、パス
３０上のパス・エラーまたはパス・ビジー条件を含み得
る。
Ｉ １５５を、再調停し前のサイクル決定フェーズを再
発行するように強制することになるメモリからの、パス
３０上のパス・エラーまたはパス・ビジー条件を含み得
る。
（４）データ・フェーズ−（サイクル応答フェーズを過
ぎて）記憶要求が一旦受は入れられると、サイクル応答
フェーズに続く （サイクル決定フェーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内ｃ、＝１６，３２または６４ビツト
のデータを転送することができる。
ぎて）記憶要求が一旦受は入れられると、サイクル応答
フェーズに続く （サイクル決定フェーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内ｃ、＝１６，３２または６４ビツト
のデータを転送することができる。
（５）後データ・フェーズ−データが最初に転送された
２サイクル後システム・パス３０上で（ＳＴＣ１１５５
またはメモリ１６から）データの反復を強制するパス・
エラーがないかどうかをチエツクするために必要である
。Ａ及びＢバスは同一のデータを運ぶので、後デーラダ
フェーズの間はＡまたはＢパス・エラーが生じてもよい
。
２サイクル後システム・パス３０上で（ＳＴＣ１１５５
またはメモリ１６から）データの反復を強制するパス・
エラーがないかどうかをチエツクするために必要である
。Ａ及びＢバスは同一のデータを運ぶので、後デーラダ
フェーズの間はＡまたはＢパス・エラーが生じてもよい
。
パス３０を求めて調停するＳ／８８プロセツサ６２と、
パス３０を求めて調停する５ＴＣ１１５Ｓの間の！！要
な相違点を次に説明する。典型的には、５７８８プロセ
ツサ６２は、任意の時点で５つのフェーズのうちの１つ
で動作する。しかし、５ＴＣＩ １６５のフェッチ及び
記憶パイプライン能力のため、５ＴＣＩは同時にＳつま
でのフェーズ全てで動作することができる。例えば、８
４バイト読取動作の間に、５ＴＣ１１５５は、もしエラ
ーがないならＳつの全てのフェーズで動作することがで
き、ＳＴＣＩは、連続する５つのサイクルの各々でパス
３０の調停制御を許可される。このことは、特にモジュ
ール９の単一プロセッサ・バージョンで、システム性能
を向上させる。
パス３０を求めて調停する５ＴＣ１１５Ｓの間の！！要
な相違点を次に説明する。典型的には、５７８８プロセ
ツサ６２は、任意の時点で５つのフェーズのうちの１つ
で動作する。しかし、５ＴＣＩ １６５のフェッチ及び
記憶パイプライン能力のため、５ＴＣＩは同時にＳつま
でのフェーズ全てで動作することができる。例えば、８
４バイト読取動作の間に、５ＴＣ１１５５は、もしエラ
ーがないならＳつの全てのフェーズで動作することがで
き、ＳＴＣＩは、連続する５つのサイクルの各々でパス
３０の調停制御を許可される。このことは、特にモジュ
ール９の単一プロセッサ・バージョンで、システム性能
を向上させる。
（ｃ）ＳＴＣＩ機能
５ＴＣＩｊ！Ａ能のいくつかを以下説明する。
（１）ＦＩＦＯ４００−４＠ （８４Ｘ９ビツト）先入
れ先出し高速ＲＡＭが、４回までの６４バイト記憶コマ
ンドをユニット１５６がビジーになる前に保持すること
を可能ならしめるバッファを形成する。それはまた、全
てのデータのための入来パリティを出力まで保持する。
れ先出し高速ＲＡＭが、４回までの６４バイト記憶コマ
ンドをユニット１５６がビジーになる前に保持すること
を可能ならしめるバッファを形成する。それはまた、全
てのデータのための入来パリティを出力まで保持する。
Ｓ／３７０クロツク１５２は、コマンド及びデータをＦ
ｌ、ＦＯ４００中にクロックする。そして、Ｓ／８８ク
ロツク３８がＦＩＦＯ４００からコマンド及びデータを
クロックする。Ｆ Ｉ ＦＯ４００の好適な実施例は、
ＣｙｐｒｅｓｓＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ
、によつに１９８８年１月１５日に発行された製品情報
マニュアルの５乃至３４ページに詳細に記載されている
ＣＹ７Ｃ４０９である。
ｌ、ＦＯ４００中にクロックする。そして、Ｓ／８８ク
ロツク３８がＦＩＦＯ４００からコマンド及びデータを
クロックする。Ｆ Ｉ ＦＯ４００の好適な実施例は、
ＣｙｐｒｅｓｓＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ
、によつに１９８８年１月１５日に発行された製品情報
マニュアルの５乃至３４ページに詳細に記載されている
ＣＹ７Ｃ４０９である。
業界標準のハンドシェーク信号以外に、殆ど満杯／殆ど
空（ＡＦＥ）及び半分満杯（ＨＦ）フラグが与えられる
。ＡＦＥは、ＦＩＦＯが殆ど満杯または殆ど空のときＡ
ＦＥが高レベルとなる。そうでなければＡＦＥは低レベ
ルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高レベ
ルとなり、さもなければ低レベルである。
空（ＡＦＥ）及び半分満杯（ＨＦ）フラグが与えられる
。ＡＦＥは、ＦＩＦＯが殆ど満杯または殆ど空のときＡ
ＦＥが高レベルとなる。そうでなければＡＦＥは低レベ
ルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高レベ
ルとなり、さもなければ低レベルである。
メモリは、人力準備完了（ＩＲ）制御信号が高レベルの
時シフトイン（Ｓｌ）信号の制御の下でその入力に９ビ
ツトの並列ワードを受領する。そのデータは、出力準備
完了＜ＯＲ）制Ｗ偉号が高レベルの時、シフトアウト（
Ｓｏ）信号の制御の下で記憶されたのと同じ順序で出力
される。もしＦＩＦＯが満杯（ＩＲ低レベル）であるな
ら、Ｓ工人力のパルスが無視され、もしＦＩＦＯが空（
ＯＲが低レベル）なら８０人力のパルスが無視される。
時シフトイン（Ｓｌ）信号の制御の下でその入力に９ビ
ツトの並列ワードを受領する。そのデータは、出力準備
完了＜ＯＲ）制Ｗ偉号が高レベルの時、シフトアウト（
Ｓｏ）信号の制御の下で記憶されたのと同じ順序で出力
される。もしＦＩＦＯが満杯（ＩＲ低レベル）であるな
ら、Ｓ工人力のパルスが無視され、もしＦＩＦＯが空（
ＯＲが低レベル）なら８０人力のパルスが無視される。
より広いワードのための並列拡張は、個々のＦＩＦＯの
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡＮＤすること
によって実現される。そのＡＮＤ演算は、全てのＦＩＦ
Ｏがそれ以上のデータを受は入れる用意がある＜ＩＲ高
レベル）か、またはデータを出力する用意がある（ＯＲ
高レベル）ことを保証し、以て装置の間の伝搬遅延時間
の偏差を保証する。
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡＮＤすること
によって実現される。そのＡＮＤ演算は、全てのＦＩＦ
Ｏがそれ以上のデータを受は入れる用意がある＜ＩＲ高
レベル）か、またはデータを出力する用意がある（ＯＲ
高レベル）ことを保証し、以て装置の間の伝搬遅延時間
の偏差を保証する。
読取及び書込動作は、完全に非同期的であって、以てＦ
ＩＦＯを、動作クロック周波数またはクロック位相が相
当に興なる２つのディジタル装置の間のバッファとして
使用することを可能ならしめる。ＰＩＦＯ４００は、読
取ポインタと、書込ポインタと、既知のハンドシェーキ
ング（ＳＩ／ＩＲ，５ｏ１０Ｒ）信号と、ＡＦＥ及びＨ
Ｆフラグを発生するもめに必要な′Ｍ制御論理を含む。
ＩＦＯを、動作クロック周波数またはクロック位相が相
当に興なる２つのディジタル装置の間のバッファとして
使用することを可能ならしめる。ＰＩＦＯ４００は、読
取ポインタと、書込ポインタと、既知のハンドシェーキ
ング（ＳＩ／ＩＲ，５ｏ１０Ｒ）信号と、ＡＦＥ及びＨ
Ｆフラグを発生するもめに必要な′Ｍ制御論理を含む。
ＦＩＦＯが空の場合、５ＴＣＩ＃理はＳｏを高レベルに
保持し、以て、ワードが書かれた時、それが出力へ′Ｖ
ｉＬ核伝えられる（ｒｉｐｐｌｅ）。そのＯＲ信号は、
１内部サイクルの間高レベルで、次に再び低レベルに下
がる。もし更なるワードがＦＩＦＯに書かれるなら、そ
れらは最初のワードに足並を揃え、Ｓｏが低れべるに引
き下げられるまで出力上には現れないことになる。
保持し、以て、ワードが書かれた時、それが出力へ′Ｖ
ｉＬ核伝えられる（ｒｉｐｐｌｅ）。そのＯＲ信号は、
１内部サイクルの間高レベルで、次に再び低レベルに下
がる。もし更なるワードがＦＩＦＯに書かれるなら、そ
れらは最初のワードに足並を揃え、Ｓｏが低れべるに引
き下げられるまで出力上には現れないことになる。
データは物理的にはメモリを伝搬しない。データを移動
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしＳ１人力から空
のＦＩＦＯのＯＲ出力へ信号を伝搬するために必要な時
間（フォールスルー時間）または、読取ポインタをイン
クリメントし８０人力から満杯のＦＩＦＯのＩＲ出力へ
信号を伝搬するために必要な時間（バブルスルー時間）
がデータをＦ Ｉ ＦＯ４００を通じて渡すことができ
る速度を決定する。
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしＳ１人力から空
のＦＩＦＯのＯＲ出力へ信号を伝搬するために必要な時
間（フォールスルー時間）または、読取ポインタをイン
クリメントし８０人力から満杯のＦＩＦＯのＩＲ出力へ
信号を伝搬するために必要な時間（バブルスルー時間）
がデータをＦ Ｉ ＦＯ４００を通じて渡すことができ
る速度を決定する。
１［投入時に、ＦＩＦＯは、マスター・リセット信号に
よってリセットされる。このことは、装置を空条件に入
らしめ、それはＯＲ信号が低レベルであると同時にＩＲ
信号が高レベルであることによって通知される。この条
件では、データ出力＜Ｄｏｏ−ＤＯ８）は低レベルであ
る。ＡＦＥフラグは高レベルであって、ＨＦフラグは低
レベルである。
よってリセットされる。このことは、装置を空条件に入
らしめ、それはＯＲ信号が低レベルであると同時にＩＲ
信号が高レベルであることによって通知される。この条
件では、データ出力＜Ｄｏｏ−ＤＯ８）は低レベルであ
る。ＡＦＥフラグは高レベルであって、ＨＦフラグは低
レベルである。
空位置の可用性は、入力レディ（ＩＲ）信号の高レベル
状態によって示される。ＩＲが高レベルであるとき、シ
フトイン（ＳＩ）ピン上の低レベルから高レベルへの遷
移は、入力上のデータのＦＩＦＯ４００へのロードを引
き起こす。ＩＲ信号は次に低レベルになり、そのデータ
がサンプルされたことを示す。ＳＩ信号の高レベルから
低レベルへの遷移は、もしＦＩＦＯ４００が殆ど満杯で
あるか殆ど空であるなら、ＩＲ信号の低レベルからへの
遷移と、ＡＦＥフラグの低レベルから高レベルへの遷移
を示す。
状態によって示される。ＩＲが高レベルであるとき、シ
フトイン（ＳＩ）ピン上の低レベルから高レベルへの遷
移は、入力上のデータのＦＩＦＯ４００へのロードを引
き起こす。ＩＲ信号は次に低レベルになり、そのデータ
がサンプルされたことを示す。ＳＩ信号の高レベルから
低レベルへの遷移は、もしＦＩＦＯ４００が殆ど満杯で
あるか殆ど空であるなら、ＩＲ信号の低レベルからへの
遷移と、ＡＦＥフラグの低レベルから高レベルへの遷移
を示す。
ＦＩＦＯ４００の出力におけるデータの可用性は、出力
レディ（ＯＲ）信号の高レベル状態によって示される。
レディ（ＯＲ）信号の高レベル状態によって示される。
ＦＩＦＯがリセットされた後、全てのデータ出力（Ｄｏ
ｏ−Ｄ０８）は低レベルになる。ＦＩＦＯが空である限
り、ＯＲ信号は低レベルにとどまり、それに印加された
全てのシフトアウト＜Ｓｏ）パルスは無視されることに
なる。
ｏ−Ｄ０８）は低レベルになる。ＦＩＦＯが空である限
り、ＯＲ信号は低レベルにとどまり、それに印加された
全てのシフトアウト＜Ｓｏ）パルスは無視されることに
なる。
データがＦＩＦＯにシフトして入れられた後、ＯＲ信号
は高レベルになる。
は高レベルになる。
２つのフラグ、ＡＦＥ及びＨＦは、どれだけのワードが
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８個またはそれ以下、あるいは５６個またはそれ以上の
ワードがＦＩＦＯに存在するとき高レベルとなる。さも
なければ、ＡＦＥは低レベルである。ＨＦは、３２個ま
たはそれ以上のワードがＦＩＦＯに格納されているとき
高レベルとなり、さもなければＨＦフラグは低Ｉノベル
である。フラグ遷移は、ＳＩ及びＳＯの下降端に関連し
て生じる。
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８個またはそれ以下、あるいは５６個またはそれ以上の
ワードがＦＩＦＯに存在するとき高レベルとなる。さも
なければ、ＡＦＥは低レベルである。ＨＦは、３２個ま
たはそれ以上のワードがＦＩＦＯに格納されているとき
高レベルとなり、さもなければＨＦフラグは低Ｉノベル
である。フラグ遷移は、ＳＩ及びＳＯの下降端に関連し
て生じる。
（２）ＳＢＩ論理−８／３７０プロセツサ８５をしてＳ
／８８記憶１６に対する読取／書込を開始することを可
能ならしめるシステム７８８バス・インターフェース（
ＳＢＩ）論理１７８゜これは、１６．３２または６４ビ
ツト転送を開始するべくパス３０にアクセスするために
、毎サイクル調停するための論理４０８！もつ、論理１
７８インターフエース線及び調停論理４０８は好適には
、ここで変更している個所を除いては米国特許第４４５
３２１５号に記述されているタイプのものと同様である
。
／８８記憶１６に対する読取／書込を開始することを可
能ならしめるシステム７８８バス・インターフェース（
ＳＢＩ）論理１７８゜これは、１６．３２または６４ビ
ツト転送を開始するべくパス３０にアクセスするために
、毎サイクル調停するための論理４０８！もつ、論理１
７８インターフエース線及び調停論理４０８は好適には
、ここで変更している個所を除いては米国特許第４４５
３２１５号に記述されているタイプのものと同様である
。
（３）フォールト・トレランス−ＦＩＦＯバッファ４０
０を含む全ての５ＴＣＩ論理は、Ｓ／３７０プロセツサ
・ボード上で自己チエツクを行うために、２重化されて
いる。単一の論理は、比較論理４０２ａ乃至ｇと、破断
論理４０３と、クロック発生論理（図示しない）のみで
ある。このように、５ＴＣ１１５６は、第８図の記憶管
理ユニット８３の一部である実質的に同一の対の５ＴＣ
１１５５ａ（図示しない）をもつ。
０を含む全ての５ＴＣＩ論理は、Ｓ／３７０プロセツサ
・ボード上で自己チエツクを行うために、２重化されて
いる。単一の論理は、比較論理４０２ａ乃至ｇと、破断
論理４０３と、クロック発生論理（図示しない）のみで
ある。このように、５ＴＣ１１５６は、第８図の記憶管
理ユニット８３の一部である実質的に同一の対の５ＴＣ
１１５５ａ（図示しない）をもつ。
比較論理４０２ａ乃至ｇは、第８図の比較論理１５を形
成し、破断論理４０３は、第８図の共通制御論理７５を
形成する。好適な実施例では、Ｓ／３７０比較チエツク
は、パス構造３０を介してのエラー・データの分散から
保護するために対の５ＴＣ１１５５，１５５ａでのみ実
行される。しかし、Ｓ／３７０マシン・チエツク及びパ
リティ・エラーは、パス４６０を介して論理４０３に供
給される。ＢＣｔｌパス２４７．２２３上のいくつかの
エラーは、Ｓ／８８比較回路１２ｆ（第８１！Ｉ）によ
って取り上げられる。
成し、破断論理４０３は、第８図の共通制御論理７５を
形成する。好適な実施例では、Ｓ／３７０比較チエツク
は、パス構造３０を介してのエラー・データの分散から
保護するために対の５ＴＣ１１５５，１５５ａでのみ実
行される。しかし、Ｓ／３７０マシン・チエツク及びパ
リティ・エラーは、パス４６０を介して論理４０３に供
給される。ＢＣｔｌパス２４７．２２３上のいくつかの
エラーは、Ｓ／８８比較回路１２ｆ（第８１！Ｉ）によ
って取り上げられる。
（４）アドレス・チエツク−８７８８記憶ｌｅ中に有効
物理Ｓ／３７０ユーザー・アドレスを生成するためにベ
ース・オフセット（第１０図）を使用する間に、各Ｓ／
３７０プロセッサ記憶空間１６２などのサイズが違反さ
れないことを保証するために、メモリ・マツプされた２
つのレジスタ４０４．４０６ （ＭＥＭベース及びＭＥ
Ｍサイズ）が与えられる。
物理Ｓ／３７０ユーザー・アドレスを生成するためにベ
ース・オフセット（第１０図）を使用する間に、各Ｓ／
３７０プロセッサ記憶空間１６２などのサイズが違反さ
れないことを保証するために、メモリ・マツプされた２
つのレジスタ４０４．４０６ （ＭＥＭベース及びＭＥ
Ｍサイズ）が与えられる。
（６）同期的動作−Ｓ／３７０クロツク１５２は、パス
３０及び同期化ユニット１５８（第１９０図）を介して
、Ｓ／８８クロツク３８（第７５ｉＩ）から導出され、
Ｓ／８８クロツク３８の開始からのＳ／３７０発振器入
力周期内のクロック間の同期をもたらす。このことは、
連続読取（例えば６４バイト読取コマンド）をメモリ１
６２からＳ／３７０チツプ・セットへと待機状態をはさ
むことなくパイプラインさせる（システム・バス３０上
で５ＴＣ１１６５に許可された連続的サイクルを想定し
て）ことを可能ならしめる。
３０及び同期化ユニット１５８（第１９０図）を介して
、Ｓ／８８クロツク３８（第７５ｉＩ）から導出され、
Ｓ／８８クロツク３８の開始からのＳ／３７０発振器入
力周期内のクロック間の同期をもたらす。このことは、
連続読取（例えば６４バイト読取コマンド）をメモリ１
６２からＳ／３７０チツプ・セットへと待機状態をはさ
むことなくパイプラインさせる（システム・バス３０上
で５ＴＣ１１６５に許可された連続的サイクルを想定し
て）ことを可能ならしめる。
（６）ＳＴＣパス・インターフェース−全ての標準的Ｓ
／３７０フエツチ／記憶コマンドは、そのコマンド・キ
ャンセリングとともに実行される。
／３７０フエツチ／記憶コマンドは、そのコマンド・キ
ャンセリングとともに実行される。
パリティ・エラーまたはＥＣＣエラーは、Ｓ／３７０オ
ペレーテイング・システムに報告されずに、再試行（Ｅ
ＣＣまたはバス・パリティ・エラー）として処理される
か、破壊される（内部ボード・パリティ・エラー）。６
４バイト線境界交差は、アドレスの巻き込みをもたらす
。
ペレーテイング・システムに報告されずに、再試行（Ｅ
ＣＣまたはバス・パリティ・エラー）として処理される
か、破壊される（内部ボード・パリティ・エラー）。６
４バイト線境界交差は、アドレスの巻き込みをもたらす
。
第Ｉ／Ｏｉｌに示すように、５ＴＣ１１５５は、Ｓ／３
７０動的（仮想）アドレス変換を処理し、８ＫＢ命令／
データ・キャッシュと６４エントリＤＬＡＴ３４１
（ディレクトリ・ルックアサイド・テーブル）を利用す
るキャッシュ・コントローラ・ユニット１５３を介して
Ｓ／３７０プロセツサ８Ｓにインターフェースする。こ
うして、全ての実／仮想Ｉ１０またはプロセッサ転送は
、ユニット１５３によってＳＴＣパス１５７上に発行さ
れる「実」アドレスをもたらす。典型的には、バス・ア
ダプタ１５４またはＳ／３７０プロセツサ８５が「実」
記憶動作を行う時、ユニット１Ｓ３は、５ＴＣ１５７上
で発行された後でコマンドのキャンセルをもたらし得る
キャッシュ・ヒツトの場合を除いては、単にプロセッサ
・バスＩ／ＯからＳＴＣパス１５７への移行段として働
くだけである。
７０動的（仮想）アドレス変換を処理し、８ＫＢ命令／
データ・キャッシュと６４エントリＤＬＡＴ３４１
（ディレクトリ・ルックアサイド・テーブル）を利用す
るキャッシュ・コントローラ・ユニット１５３を介して
Ｓ／３７０プロセツサ８Ｓにインターフェースする。こ
うして、全ての実／仮想Ｉ１０またはプロセッサ転送は
、ユニット１５３によってＳＴＣパス１５７上に発行さ
れる「実」アドレスをもたらす。典型的には、バス・ア
ダプタ１５４またはＳ／３７０プロセツサ８５が「実」
記憶動作を行う時、ユニット１Ｓ３は、５ＴＣ１５７上
で発行された後でコマンドのキャンセルをもたらし得る
キャッシュ・ヒツトの場合を除いては、単にプロセッサ
・バスＩ／ＯからＳＴＣパス１５７への移行段として働
くだけである。
次に、４１本のＳＴＣバスバス第３２Ａ図及び第３０図
）について簡単に説明する。ＳＴＣデータ／アドレス／
コマンド・バス４０６は、３２本の双方向データ・バス
線に加えてバイト毎の奇数パリティをもつ。このバスは
、１サイクルでコマンド及びアドレスを、記憶動作の後
の各サイクル上で３２ビツトまでのデータを運ぶために
使用される。ＳＴＣ有効線は、５ＴＣ１１５５に対して
、コマンド／アドレスが同一サイクル中のＳＴＣバスバ
ス有効であることを知らせるために、ユニット１５３に
よって使用される。ＳＴＣキャンセル線は、５ＴＣ１１
５６に対して前に発行したコマンドをキャンセルするた
めにユニット１５３によって駆動される。ＳＴＣビジー
線４４０は、ｒｓＴｃ有効」が発行された１サイクル後
、５ＴＣＩがビジーであって新しいコマンドを受は入れ
ることができないことをユニット１５３知らせるために
、５ＴＣ１１６５によって駆動される。ＳＴＣビジー［
４４０は、ユニット１５５が新しいコマンドを受は取る
ことができる１サイクル前に解放される。
）について簡単に説明する。ＳＴＣデータ／アドレス／
コマンド・バス４０６は、３２本の双方向データ・バス
線に加えてバイト毎の奇数パリティをもつ。このバスは
、１サイクルでコマンド及びアドレスを、記憶動作の後
の各サイクル上で３２ビツトまでのデータを運ぶために
使用される。ＳＴＣ有効線は、５ＴＣ１１５５に対して
、コマンド／アドレスが同一サイクル中のＳＴＣバスバ
ス有効であることを知らせるために、ユニット１５３に
よって使用される。ＳＴＣキャンセル線は、５ＴＣ１１
５６に対して前に発行したコマンドをキャンセルするた
めにユニット１５３によって駆動される。ＳＴＣビジー
線４４０は、ｒｓＴｃ有効」が発行された１サイクル後
、５ＴＣＩがビジーであって新しいコマンドを受は入れ
ることができないことをユニット１５３知らせるために
、５ＴＣ１１６５によって駆動される。ＳＴＣビジー［
４４０は、ユニット１５５が新しいコマンドを受は取る
ことができる１サイクル前に解放される。
線４３３上のＳＴＣデータ無効は、データがフェッチで
戻されるのと同じサイクル中でユニット１５３に対して
データ転送を無効化するために５ＴＣＩ１５５によって
発行される。ユニット１Ｓ３は、もしその線が活動化さ
れているならそのデータ・サイクルを無視する。この線
は、高速ＥＣＣエラーがバス３０上で発生し、５ＴＣ１
１５５、Ｘ５５ａの対論理の間でデータの不一致が生じ
、あるいはバス３０１１取サイクルの間に不正なパリテ
ィが検出されたとき、データと一致して送られる。
戻されるのと同じサイクル中でユニット１５３に対して
データ転送を無効化するために５ＴＣＩ１５５によって
発行される。ユニット１Ｓ３は、もしその線が活動化さ
れているならそのデータ・サイクルを無視する。この線
は、高速ＥＣＣエラーがバス３０上で発生し、５ＴＣ１
１５５、Ｘ５５ａの対論理の間でデータの不一致が生じ
、あるいはバス３０１１取サイクルの間に不正なパリテ
ィが検出されたとき、データと一致して送られる。
ＳＴＣデータ転送線４４１は、後のサイクル中のＳＴＣ
パス１５７上のデータ転送を通知するためにユニット１
５３に対して５ＴＣＩ １５５によって駆動される。記
憶の場合、線４４１は、ユニット１５３が次のサイクル
で次の３２ビット・ワードを供給すべきことを指示する
。フェッチの場合、線４４１は、ユニット１１５３に、
もし次のサイクルでＳＴＣデータ無効によって拒否され
ないなら次のサイクルが有効なデータを含むであろうこ
とを知らせる。５ＴＣ１１５５デザインは、上述の全て
の状態が１つのＳ／３７０ＣＰＵ内で同時にアクティブ
であるこヒを可能ならしめるように完全にパイプライン
されている。このようにして、連続的にパスが許可され
エラーがないと想定すると、５ＴＣ１１６５は、３２ビ
ツト、６２、５ｎｓＳＴＣバス１５７上へ（１２５ｎｓ
システム・パス３０サイクル毎の）６４ビツト読取を利
用して待機状態なく、フェッチ上のバイブラインされた
データを維持することができる。
パス１５７上のデータ転送を通知するためにユニット１
５３に対して５ＴＣＩ １５５によって駆動される。記
憶の場合、線４４１は、ユニット１５３が次のサイクル
で次の３２ビット・ワードを供給すべきことを指示する
。フェッチの場合、線４４１は、ユニット１１５３に、
もし次のサイクルでＳＴＣデータ無効によって拒否され
ないなら次のサイクルが有効なデータを含むであろうこ
とを知らせる。５ＴＣ１１５５デザインは、上述の全て
の状態が１つのＳ／３７０ＣＰＵ内で同時にアクティブ
であるこヒを可能ならしめるように完全にパイプライン
されている。このようにして、連続的にパスが許可され
エラーがないと想定すると、５ＴＣ１１６５は、３２ビ
ツト、６２、５ｎｓＳＴＣバス１５７上へ（１２５ｎｓ
システム・パス３０サイクル毎の）６４ビツト読取を利
用して待機状態なく、フェッチ上のバイブラインされた
データを維持することができる。
システム７８８インターフエース４１０は、５ＴＣ１１
５６中で、ＥＣＵローカル仮想アドレス空間内のＭＥＭ
サイズ・レジスタ４０５及びＭＥＭベース・レジスタ４
０４に対するアクセスをサポートするために使用される
。また、「破断」４０３及び「パス割り込み要求（ＩＲ
Ｑ）Ｊエラーは、パス３０上の低優先順位保守割り込み
を単一ＣＰＵとして駆動するために、５７８８プロセツ
サ・ボード上のエラーと結合される。
５６中で、ＥＣＵローカル仮想アドレス空間内のＭＥＭ
サイズ・レジスタ４０５及びＭＥＭベース・レジスタ４
０４に対するアクセスをサポートするために使用される
。また、「破断」４０３及び「パス割り込み要求（ＩＲ
Ｑ）Ｊエラーは、パス３０上の低優先順位保守割り込み
を単一ＣＰＵとして駆動するために、５７８８プロセツ
サ・ボード上のエラーと結合される。
パスＩＲＱエラーは、それらのエラーが、通常、同一ま
たは相手ボードによって異なることが検出されたパス３
０からの非保護信号のため、「破断」エラーが切断する
ようにはパス３０をボードから切断しない、という点で
破断エラーとは興なる。これらのエラーは、ボードが服
従両モードにあるときのみアクティブとなる。
たは相手ボードによって異なることが検出されたパス３
０からの非保護信号のため、「破断」エラーが切断する
ようにはパス３０をボードから切断しない、という点で
破断エラーとは興なる。これらのエラーは、ボードが服
従両モードにあるときのみアクティブとなる。
さらに、線４１１．４１２．４１３上の「服従Ａ」、「
服従Ｂ」及びｒｌｌ化」信号は、Ｓ／３７０プロセツサ
内で再び実現されるのではなくてＳ／８８プロセツサ・
ボード論理から駆動される。服従Ａ／服従Ｂ信号は、チ
エツク及び駆動側データ入力マルチプレクサのための人
力マルチプレクサ７１．７３を制御し、パス・エラー条
件中でゲートするために使用される。線４１３上の２重
化信号は、ボードが対になっていることを知らせるため
に使用される（すなわち、対のボードが連続的スロット
にあるときそれらが一緒に調停することを保証するため
にパス調停論理４０８中で使用される）。
服従Ｂ」及びｒｌｌ化」信号は、Ｓ／３７０プロセツサ
内で再び実現されるのではなくてＳ／８８プロセツサ・
ボード論理から駆動される。服従Ａ／服従Ｂ信号は、チ
エツク及び駆動側データ入力マルチプレクサのための人
力マルチプレクサ７１．７３を制御し、パス・エラー条
件中でゲートするために使用される。線４１３上の２重
化信号は、ボードが対になっていることを知らせるため
に使用される（すなわち、対のボードが連続的スロット
にあるときそれらが一緒に調停することを保証するため
にパス調停論理４０８中で使用される）。
服従Ａ及びＢ信号は、十服従Ａ、−服従Ａ、十服従Ｂ、
−服従Ｂを提供するために反転される。
−服従Ｂを提供するために反転される。
十服従Ａ、−服従Ａｇ１号は、レジスタ４２８及び４２
９にそれぞれ印加される。レジスタ４２８及び４２９は
、パス構造３０のＡ及びＢバスにそれぞれ結合される。
９にそれぞれ印加される。レジスタ４２８及び４２９は
、パス構造３０のＡ及びＢバスにそれぞれ結合される。
Ｓ／８８クロック信号（図示しない）は、３つのモード
Ａ、Ｂ及び両について、Ａ及びＢパスからのデータをレ
ジスタ４２８及び４２９にクロックする。レジスタ４２
８中のデータは、パスが服従Ａまたは服従Ｂモードで動
作しているときパス４３５，４３６にゲート・アウトさ
れ、レジスタ４２９は、服従Ｂモードの間のみパス４３
６，４２８上にゲートアウトされる。同様に、第３４図
で見て取れるように、５ＴＣＩＩ５５ａのレジスタ４２
８ａの内容は、服従Ｂまたは服従両モードの間に同様に
ゲートアウトされる。レジスタ４２９ａの内容は、服従
Ａモードの間にゲートアウトされる。レジスタ４２８．
４２９及び４２８ａ、４２９ａの出力をＯＲすることに
よりめいめいのデータ入力マルチプレクサ機能７１．７
３ （第３図）が実行される。
Ａ、Ｂ及び両について、Ａ及びＢパスからのデータをレ
ジスタ４２８及び４２９にクロックする。レジスタ４２
８中のデータは、パスが服従Ａまたは服従Ｂモードで動
作しているときパス４３５，４３６にゲート・アウトさ
れ、レジスタ４２９は、服従Ｂモードの間のみパス４３
６，４２８上にゲートアウトされる。同様に、第３４図
で見て取れるように、５ＴＣＩＩ５５ａのレジスタ４２
８ａの内容は、服従Ｂまたは服従両モードの間に同様に
ゲートアウトされる。レジスタ４２９ａの内容は、服従
Ａモードの間にゲートアウトされる。レジスタ４２８．
４２９及び４２８ａ、４２９ａの出力をＯＲすることに
よりめいめいのデータ入力マルチプレクサ機能７１．７
３ （第３図）が実行される。
レジスタ４０５．４０４中のＭＥＭサイズ／ＭＥＭベー
ス値は、ＢＣＵローカル・アドレス空間によって、Ｓ／
８８プロセツ−サ６２仮想アドレス空間中にメモリ・マ
ツプされる。それらは、所与のＳ／３７０ＣＰＵ空間が
一旦与えられると、Ｓ／８８ブート処理の間にセラｌ−
Ｌなくてはならない。それらは、ＳＴＣＩ記憶／フェッ
チ動作が進行中でない限りＳ／８８によって変更するこ
とができる。
ス値は、ＢＣＵローカル・アドレス空間によって、Ｓ／
８８プロセツ−サ６２仮想アドレス空間中にメモリ・マ
ツプされる。それらは、所与のＳ／３７０ＣＰＵ空間が
一旦与えられると、Ｓ／８８ブート処理の間にセラｌ−
Ｌなくてはならない。それらは、ＳＴＣＩ記憶／フェッ
チ動作が進行中でない限りＳ／８８によって変更するこ
とができる。
レジスタ４０４，４０５は、ローカル・アドレス＜００
７ＥＯＩ ＦＣ）を介して第１９Ａ図のアドレス・デコ
ード論理２１６によってアクセスされ、次のデータを含
む。すなわち、ＰＡビビッ２０−２３及びＰＡビビッ２
０−２７であって、それらはそれぞれ、Ｓ／３７０記憶
１６２サイズ（ＭＥＭサイズ）と記憶ベース・アドレス
＜Ｍ、ＥＭベース）に等しく、 ＭＥＭサイズ＝ Ｓ／３７０から記憶領域１６２に割当
てられた主記憶のメガバイト（１乃至１６°） ＭＥＭベース＝記憶領域１６２に割当てられた記憶１６
の物理的アドレス空間のアドレス・ゼロからのオフセッ
トのメガバイト ＰＡ＝Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス〉 論理２１Ｂがアドレス００７ＥＯＩＦＣをデコードする
時、そのサイズ及びアドレス・ビットは、そのパス１６
１Ｄを介してプロセッサ６２によってレジスタ４０５．
４０４中にセットされる。この動作の間、論理２１６は
、プロセッサ６２をその関連ハードウェアから切り放し
、以てレジスタ４０４．４０５のローディングが５７８
８オペレーテイング・システムに対して透過的となる。
７ＥＯＩ ＦＣ）を介して第１９Ａ図のアドレス・デコ
ード論理２１６によってアクセスされ、次のデータを含
む。すなわち、ＰＡビビッ２０−２３及びＰＡビビッ２
０−２７であって、それらはそれぞれ、Ｓ／３７０記憶
１６２サイズ（ＭＥＭサイズ）と記憶ベース・アドレス
＜Ｍ、ＥＭベース）に等しく、 ＭＥＭサイズ＝ Ｓ／３７０から記憶領域１６２に割当
てられた主記憶のメガバイト（１乃至１６°） ＭＥＭベース＝記憶領域１６２に割当てられた記憶１６
の物理的アドレス空間のアドレス・ゼロからのオフセッ
トのメガバイト ＰＡ＝Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス〉 論理２１Ｂがアドレス００７ＥＯＩＦＣをデコードする
時、そのサイズ及びアドレス・ビットは、そのパス１６
１Ｄを介してプロセッサ６２によってレジスタ４０５．
４０４中にセットされる。この動作の間、論理２１６は
、プロセッサ６２をその関連ハードウェアから切り放し
、以てレジスタ４０４．４０５のローディングが５７８
８オペレーテイング・システムに対して透過的となる。
さらに、Ｓ／３７０オペレーテイング・システムは、Ｓ
／３７０記憶１８２にアクセスする際に、それらの存在
または用途に気づかない。
／３７０記憶１８２にアクセスする際に、それらの存在
または用途に気づかない。
第３２Ａ、Ｂ及び３０図はまた、記憶制御インターフェ
ース１５５によって使用される信号ｌ１０Ｓをもあられ
している。更にこれは、ＳＴＣパス１６７に加えて、Ｓ
／８８システム・パス３０と、Ｓ／８８プロセツサ６２
と、Ｓ／８８ＣＰｔＪボード１０２上の論理４１６にイ
ンターフェースするために必要な全ての線を含む。説明
の便宜上、第８図のトランシーバ１３は第３２Ａ、Ｂ図
には示されていない。
ース１５５によって使用される信号ｌ１０Ｓをもあられ
している。更にこれは、ＳＴＣパス１６７に加えて、Ｓ
／８８システム・パス３０と、Ｓ／８８プロセツサ６２
と、Ｓ／８８ＣＰｔＪボード１０２上の論理４１６にイ
ンターフェースするために必要な全ての線を含む。説明
の便宜上、第８図のトランシーバ１３は第３２Ａ、Ｂ図
には示されていない。
（Ｄ）データ記憶動作
キャッシュ・コントローラ１５３からの記憶コマンド上
で、５ＴＣ１１５６はそのコマンドをアドレス／データ
・パス４０６（これはＳＴＣバス１５７の一部である）
のビット０−７上にクロックにより乗せ、それを、ＳＴ
Ｃ有効ビットとともにコマンド・バッファ４１６に格納
し、またバッファ４１７に格納する。ＳＴＣビジーは、
そのユニット１５５がビジーであることを示すために論
理４０１によって次のサイクルの間に線４４０上で立ち
上げられることになる。ところで、パス４０６上の２４
ビツト実アドレスもまた、アドレス・レジスタ４１７中
ヘクロツクされる。
で、５ＴＣ１１５６はそのコマンドをアドレス／データ
・パス４０６（これはＳＴＣバス１５７の一部である）
のビット０−７上にクロックにより乗せ、それを、ＳＴ
Ｃ有効ビットとともにコマンド・バッファ４１６に格納
し、またバッファ４１７に格納する。ＳＴＣビジーは、
そのユニット１５５がビジーであることを示すために論
理４０１によって次のサイクルの間に線４４０上で立ち
上げられることになる。ところで、パス４０６上の２４
ビツト実アドレスもまた、アドレス・レジスタ４１７中
ヘクロツクされる。
Ｆ Ｉ ＦＯ４００が満杯でなく、コマンド中に指定さ
れている全データ転送長（６４バイトまで）を受は入れ
ることができる（ＦＩＦ○オーバーフローなし）限り、
ＳＴＣデータ転送が論理４０１によって立ち上げられ、
このコマンドのための全てのデータ転送が完了するまで
各サイクルでアクティブにとどまることになる。Ｗ！、
憶時、ＳＴＣデータ転送は、キャンセルが発行されてい
ないことが確認されるまで（ＳＴＣ有効後の２サイクル
まで）発行されない（そしてこれにより、そのコマンド
はＦＩＦＯにシストされない）。
れている全データ転送長（６４バイトまで）を受は入れ
ることができる（ＦＩＦ○オーバーフローなし）限り、
ＳＴＣデータ転送が論理４０１によって立ち上げられ、
このコマンドのための全てのデータ転送が完了するまで
各サイクルでアクティブにとどまることになる。Ｗ！、
憶時、ＳＴＣデータ転送は、キャンセルが発行されてい
ないことが確認されるまで（ＳＴＣ有効後の２サイクル
まで）発行されない（そしてこれにより、そのコマンド
はＦＩＦＯにシストされない）。
しかし、この期間、論理４０１はレジスタ４１７からレ
ジスタ４４２に２４ビツト・アドレスをシフトし、その
データの最初の４ビツトがユニット１５３からレジスタ
４１７にシフトされる。さらに、ＦＩＦＯＨＦ及びＡＦ
Ｅフラグ４０９が、コマンド・バッファ４１Ｇからデコ
ードされたバイト転送長に比較される。ＦＩＦＯフラグ
は、バッファ・フラグの４つの範囲のうちの使用されて
いる１つを示す。もし、最悪の場合のバッファ深さに追
加された時、バイト転送長にコマンド・ワード・データ
の４バイトを加えた値がＰＩＦＯｅ４ワード容量を超え
るならくそれはＦＩＦＯフラグによって示される）、全
てのＳＴＣデータ転送活動は、このオーバーフロー条件
が消滅するまで保留される。このことは、フラグ状況の
変化を引き起こすようにＦＩＦＯから十分なワードがシ
フトアウトされるや否や起こる。
ジスタ４４２に２４ビツト・アドレスをシフトし、その
データの最初の４ビツトがユニット１５３からレジスタ
４１７にシフトされる。さらに、ＦＩＦＯＨＦ及びＡＦ
Ｅフラグ４０９が、コマンド・バッファ４１Ｇからデコ
ードされたバイト転送長に比較される。ＦＩＦＯフラグ
は、バッファ・フラグの４つの範囲のうちの使用されて
いる１つを示す。もし、最悪の場合のバッファ深さに追
加された時、バイト転送長にコマンド・ワード・データ
の４バイトを加えた値がＰＩＦＯｅ４ワード容量を超え
るならくそれはＦＩＦＯフラグによって示される）、全
てのＳＴＣデータ転送活動は、このオーバーフロー条件
が消滅するまで保留される。このことは、フラグ状況の
変化を引き起こすようにＦＩＦＯから十分なワードがシ
フトアウトされるや否や起こる。
もしキャンセルが生じず、ＦＩＦＯオーバーフローも存
在しないなら、ブロック４０１からデコードされ、マル
チプレクサ４４７を介してレジスタ４４２からの２４ビ
ツト・アト！ノスと組み合わされたコマンドが、Ｆ Ｉ
ＦＯ４００に格納される。アドレス・レジスタ４１７
からのその後の３２ピツト・データ・ブロックは、−旦
最初の記憶コマンドがＦＩＦＯにシフトされると、連続
サイクルでレジスタ４４２を介してＦＩＦＯ４００に格
納される。ゲート４２３は、パス３０上への１５ビット
転送のため、下位１６ビツトを上位１６ピツト上へマル
チプレクスするために使用される。
在しないなら、ブロック４０１からデコードされ、マル
チプレクサ４４７を介してレジスタ４４２からの２４ビ
ツト・アト！ノスと組み合わされたコマンドが、Ｆ Ｉ
ＦＯ４００に格納される。アドレス・レジスタ４１７
からのその後の３２ピツト・データ・ブロックは、−旦
最初の記憶コマンドがＦＩＦＯにシフトされると、連続
サイクルでレジスタ４４２を介してＦＩＦＯ４００に格
納される。ゲート４２３は、パス３０上への１５ビット
転送のため、下位１６ビツトを上位１６ピツト上へマル
チプレクスするために使用される。
Ｓビットは、記憶をフェッチとは区別するために使用さ
れ、Ｃ／Ａビットは、第３５図から見て取れるように、
ＦＩＦＯ中でコマンド・ワードとデータ・ワードを区別
するために使用される。パリティは、ＦＩＦＯを通じて
維持される。
れ、Ｃ／Ａビットは、第３５図から見て取れるように、
ＦＩＦＯ中でコマンド・ワードとデータ・ワードを区別
するために使用される。パリティは、ＦＩＦＯを通じて
維持される。
ＦＩＦＯ入力及び出力は、興なるようにクロックされる
。データは、Ｓ／３７０クロツクによってＦＩＦ○４０
０ヘシフトされ、その間Ｓ／８８クロックによってシフ
トアウトされる。そのタイミングは、ＦＩＦＯが空のと
きのＦＩＦＯの最悪の場合のフォールスルー時間（Ｓｏ
ｎｓ）に対処するようにセットされる。ＦＩＦＯコマン
ドは、第３５図に示されており、ここで、 ５＝（１暑記憶、２＝フエツチ） Ｃ／Ａ＝（１−コマンド／アドレス、○＝データ） ｐｏｉ＝バイト０．１偶パリテイ Ｐ２３冨バイト２．３偶パリテイ ＬＤＷ＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、ＰＯ
１＝Ｐ２３＞ ８４Ｂ ０ＶＦＬ＝奇数アドレス配置のための１５ワ
ード転送超過追加的な３２ピツト・データ転送サイクル
を要する ３２Ｂ、１６Ｂ、８Ｂ、４Ｂ＝重み付けされたバイト転
送カウント ＴＲＬＩ、０雪「後端ｊワード中の有効バイトのエンコ
ード（最後の３２ビツト転送〉ＦＩＦＯ４００の入出力
の両側上のブロック４０１における個々のシーケンサが
、ＦＩＦＯから出入する転送を追跡する。出力シーケン
サは、実際に、現在のフェッチまたは記憶コマンドのた
めに保留であるパス３０データ転送の数を追跡する。コ
マンド・ワードが一旦ＦＩＦＯ出力に到達すると、Ｃ／
Ａビッビッ１が論理４０１でデコードされ、以前のコマ
ンドが未了で保留状態にない限り、ＦＩＦＯ４００から
のＳ／３７０実アトＩノスが論理４２２及び４２３を介
してベース・レジスタ４０４と組み合わされ、それは次
に、転送カウントが出力シーケンサにロードされている
間に、アドレス・バッファ４２０中に開始「物理」アド
レスとしてロードされる。また、調停論理４０８が調停
を開始するようにセットされる。
。データは、Ｓ／３７０クロツクによってＦＩＦ○４０
０ヘシフトされ、その間Ｓ／８８クロックによってシフ
トアウトされる。そのタイミングは、ＦＩＦＯが空のと
きのＦＩＦＯの最悪の場合のフォールスルー時間（Ｓｏ
ｎｓ）に対処するようにセットされる。ＦＩＦＯコマン
ドは、第３５図に示されており、ここで、 ５＝（１暑記憶、２＝フエツチ） Ｃ／Ａ＝（１−コマンド／アドレス、○＝データ） ｐｏｉ＝バイト０．１偶パリテイ Ｐ２３冨バイト２．３偶パリテイ ＬＤＷ＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、ＰＯ
１＝Ｐ２３＞ ８４Ｂ ０ＶＦＬ＝奇数アドレス配置のための１５ワ
ード転送超過追加的な３２ピツト・データ転送サイクル
を要する ３２Ｂ、１６Ｂ、８Ｂ、４Ｂ＝重み付けされたバイト転
送カウント ＴＲＬＩ、０雪「後端ｊワード中の有効バイトのエンコ
ード（最後の３２ビツト転送〉ＦＩＦＯ４００の入出力
の両側上のブロック４０１における個々のシーケンサが
、ＦＩＦＯから出入する転送を追跡する。出力シーケン
サは、実際に、現在のフェッチまたは記憶コマンドのた
めに保留であるパス３０データ転送の数を追跡する。コ
マンド・ワードが一旦ＦＩＦＯ出力に到達すると、Ｃ／
Ａビッビッ１が論理４０１でデコードされ、以前のコマ
ンドが未了で保留状態にない限り、ＦＩＦＯ４００から
のＳ／３７０実アトＩノスが論理４２２及び４２３を介
してベース・レジスタ４０４と組み合わされ、それは次
に、転送カウントが出力シーケンサにロードされている
間に、アドレス・バッファ４２０中に開始「物理」アド
レスとしてロードされる。また、調停論理４０８が調停
を開始するようにセットされる。
論理４０８中のサイクルＭ５ｍ＃理は、フェッチと記憶
の何方の動作につき、全てのアクティブ５ＴＣ１１６６
バス・フェーズを追跡することになる。パス３０状況線
（すなわち、バス・ビジーパス・エラー）とともに、こ
の論理は、通常のバス３０フ工−ズ動作を処理し、また
キャンセルされるサイクル決定またはデータ・フェーズ
をもたらすエラー条件を処理するために、５ＴＣ１１５
５内で使用される。
の何方の動作につき、全てのアクティブ５ＴＣ１１６６
バス・フェーズを追跡することになる。パス３０状況線
（すなわち、バス・ビジーパス・エラー）とともに、こ
の論理は、通常のバス３０フ工−ズ動作を処理し、また
キャンセルされるサイクル決定またはデータ・フェーズ
をもたらすエラー条件を処理するために、５ＴＣ１１５
５内で使用される。
物理アドレスはまず、論理４２２でＦＩＦＯ４００から
のＳ／３７０２４ビツト実アドレスの上位４ビツトをレ
ジスタ４０６中のＳ／３７０記憶サイズ値と比較するこ
とによって形成される。もしＳ／３７０アドレス・ビッ
トがＳ／３７０プロセツサ８５のために割当てられたサ
イズ領域を超えないなら、その上位４ビツトは次に論理
４２３によってレジスタ４０４中のＳ／３７０紀憶ベー
ス値に加えられ、バッファ４２０中の下位ビット１９−
１ ニ連Ｍサレｒ、Ｓ／３７０１ｉｌ域１８２への開始
Ｓ／８８アドレスとして使用される物理的２７ビツト・
ワード・アドレスとなる。さもなければ、ソフト・プロ
グラム・チエツクが報告される。何らかの６４バイト・
アドレス境界交差は、開始アドレスへの巻返しをもたら
すこヒになる。
のＳ／３７０２４ビツト実アドレスの上位４ビツトをレ
ジスタ４０６中のＳ／３７０記憶サイズ値と比較するこ
とによって形成される。もしＳ／３７０アドレス・ビッ
トがＳ／３７０プロセツサ８５のために割当てられたサ
イズ領域を超えないなら、その上位４ビツトは次に論理
４２３によってレジスタ４０４中のＳ／３７０紀憶ベー
ス値に加えられ、バッファ４２０中の下位ビット１９−
１ ニ連Ｍサレｒ、Ｓ／３７０１ｉｌ域１８２への開始
Ｓ／８８アドレスとして使用される物理的２７ビツト・
ワード・アドレスとなる。さもなければ、ソフト・プロ
グラム・チエツクが報告される。何らかの６４バイト・
アドレス境界交差は、開始アドレスへの巻返しをもたら
すこヒになる。
アドレスＵ／Ｄレジスタ４２１は、外出物理アドレスの
ピット５−２を保持するために使用される。それは出力
シーケンサヒ同期してクロックされ、正常にインクリメ
ントされている閏に、サイクル応答フェーズのバス・ビ
ジーまたはバス・エラー条件に応答する時、デクリメン
トすることができる。出力シーケンサが一旦ロードされ
ると、関連する論理が、バス・エラー及びバス・ビジー
条件に応答する閏に、論理４０８を介してのパス調停許
可に基づき記憶サイクルを開始する。適当な５７８８機
能コードがＳ／８８記憶コマンドに対応して論理４０１
により発生され、その機能コードは、調停要求が許可さ
れた時パス構３１１３０のＡ、Ｂパスに対して印加する
ためにレジスタ４４３に配置される。
ピット５−２を保持するために使用される。それは出力
シーケンサヒ同期してクロックされ、正常にインクリメ
ントされている閏に、サイクル応答フェーズのバス・ビ
ジーまたはバス・エラー条件に応答する時、デクリメン
トすることができる。出力シーケンサが一旦ロードされ
ると、関連する論理が、バス・エラー及びバス・ビジー
条件に応答する閏に、論理４０８を介してのパス調停許
可に基づき記憶サイクルを開始する。適当な５７８８機
能コードがＳ／８８記憶コマンドに対応して論理４０１
により発生され、その機能コードは、調停要求が許可さ
れた時パス構３１１３０のＡ、Ｂパスに対して印加する
ためにレジスタ４４３に配置される。
出力シーケンサは、通常、各許可毎に、パス３０に対す
る３２ビツト転送の場合１だけ、６４ビツト転送の場合
２だけデクリメントされ、それはゼロに到達してそれ以
上のバイトが現在のコマンドによって転送されないよう
になるまで続く。
る３２ビツト転送の場合１だけ、６４ビツト転送の場合
２だけデクリメントされ、それはゼロに到達してそれ以
上のバイトが現在のコマンドによって転送されないよう
になるまで続く。
サイクル決定フェーズと重なるサイクル応答フェーズの
閏のパス・ビジーまたはパス・エラーの場合（背中合せ
の許可）、出力シーケンサはキャンセルされた３２ビツ
ト転送について１．６４ビツト転送（フェッチのみ）に
つき２だけインクリメントされることになる。
閏のパス・ビジーまたはパス・エラーの場合（背中合せ
の許可）、出力シーケンサはキャンセルされた３２ビツ
ト転送について１．６４ビツト転送（フェッチのみ）に
つき２だけインクリメントされることになる。
同時に、アドレスＵ／Ｄカウンタ４２１が、キャンセル
され？：３２ピット転送の場＆１！け、８４ビツト転送
の場合（フェッチのみ）２だけデクリメントされる。
され？：３２ピット転送の場＆１！け、８４ビツト転送
の場合（フェッチのみ）２だけデクリメントされる。
データ・アウト・レジスタ４２６は、外出データをバッ
ファするために使用される。データ・アウト保持レジス
タ４２Ｂは、後のパス・エラー（ＡまたはＢパス）のた
めにデータを再駆動する必要がある場合に必要である。
ファするために使用される。データ・アウト保持レジス
タ４２Ｂは、後のパス・エラー（ＡまたはＢパス）のた
めにデータを再駆動する必要がある場合に必要である。
この場合、（高位アドレスまでの）後のデータは、その
データ転送は初期転送の後２サイクル繰り返さなくては
ならないのでパス・エラーに関連する以前のサイクル・
データよりも前に受は入れ記憶１６．１８に格納するこ
とができる（記憶とは異なり、フェッチされたデータは
、シーケンスから外れて受けてることはできない）。と
ころで、パス調停論理４０８は、全ての転送が開始され
パス３０上に受は入れられるまでサイクルを求めて連続
的に調停する。パス３０及び記憶１６．１８に対する調
停とデータ転送は、上記（Ｂ）章で説明したのと同様で
ある。
データ転送は初期転送の後２サイクル繰り返さなくては
ならないのでパス・エラーに関連する以前のサイクル・
データよりも前に受は入れ記憶１６．１８に格納するこ
とができる（記憶とは異なり、フェッチされたデータは
、シーケンスから外れて受けてることはできない）。と
ころで、パス調停論理４０８は、全ての転送が開始され
パス３０上に受は入れられるまでサイクルを求めて連続
的に調停する。パス３０及び記憶１６．１８に対する調
停とデータ転送は、上記（Ｂ）章で説明したのと同様で
ある。
最後に、このＦＩＦＯデザインは、ビジーになる前に６
４ワードまでの転送（はぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受は入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセツサ８５をして実行の継続
が可能ならしめられる。ユニット１５３における高いキ
ャッシュ・ヒツト率を仮定すると、ＦＩＦＯ中のほぼ４
回の８４バイト記憶または３２回の１乃至４バイト記憶
に等価なものをバッファすることにより性、能が相当に
改善される。
４ワードまでの転送（はぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受は入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセツサ８５をして実行の継続
が可能ならしめられる。ユニット１５３における高いキ
ャッシュ・ヒツト率を仮定すると、ＦＩＦＯ中のほぼ４
回の８４バイト記憶または３２回の１乃至４バイト記憶
に等価なものをバッファすることにより性、能が相当に
改善される。
さて、５ＴＣ１１６６が５ＴＣＩ対１５５，１５６ａの
「駆動側」であり、５ＴＣ１１５６ａが「エラー・チエ
ツク側」であると仮定する。それゆえ、第３２Ｂ図に示
すように、５ＴＣ１１６６のみがパス構造３０上に信号
（制御、アドレス、データ）を駆動する。信号がパスＡ
及びＢの両方に意図されている場合、５ＴＣ１１５６駆
動線は（第３２ＢＩｇには示さないトランシーバ１３を
通じて）Ｌ）ＩＮ方のパスに結合されるものとして示さ
れる。５ＴＣＩ １５５ａにおいては、対応する線は、
パス構造３０には結合されず、端に比較論理４０２ａ乃
至ｇに結合される。
「駆動側」であり、５ＴＣ１１５６ａが「エラー・チエ
ツク側」であると仮定する。それゆえ、第３２Ｂ図に示
すように、５ＴＣ１１６６のみがパス構造３０上に信号
（制御、アドレス、データ）を駆動する。信号がパスＡ
及びＢの両方に意図されている場合、５ＴＣ１１５６駆
動線は（第３２ＢＩｇには示さないトランシーバ１３を
通じて）Ｌ）ＩＮ方のパスに結合されるものとして示さ
れる。５ＴＣＩ １５５ａにおいては、対応する線は、
パス構造３０には結合されず、端に比較論理４０２ａ乃
至ｇに結合される。
比較論理４０２ｇは、バッファ４２０かものアドレス・
ビット２７−６と、アドレスＵ／Ｄカウンタ４２１から
のアドレス・ビット５−２と、パリティ発生器論理４４
５からの変更されたアドレス・ビット１及びパリティ・
ビットと、レジスタ４４３からの機能コードを、５ＴＣ
１１５５ａからの対応するビットと比較する。そして、
不一致の場合、論理４０２ｇが破断論理４０３と、パス
・エラーＡ及びＢ、１１に対してエラー信号を印加する
。
ビット２７−６と、アドレスＵ／Ｄカウンタ４２１から
のアドレス・ビット５−２と、パリティ発生器論理４４
５からの変更されたアドレス・ビット１及びパリティ・
ビットと、レジスタ４４３からの機能コードを、５ＴＣ
１１５５ａからの対応するビットと比較する。そして、
不一致の場合、論理４０２ｇが破断論理４０３と、パス
・エラーＡ及びＢ、１１に対してエラー信号を印加する
。
論理４０２ｅは、データ・アウト・レジスタ４２５から
のデータ・アウト・ビットを５ＴＣＩ５５ａからの対応
するビットと比較し、論理４０３と、パス・エラーＡ及
び認識に対して不一致信号を印加する。論理４０２ｄは
、ＦＩＦＯｔ＆理４０１からのビットを５ＴＣ１１５５
ａからの対応するビットと比較する。ＡＮＤゲート４４
６は、ＳＴＣビジー償号が線４４０上でアクティブであ
る間にＳＴＣ有効信号が立ち上げられたなら、論理４０
３に対してエラー信号を与える。
のデータ・アウト・ビットを５ＴＣＩ５５ａからの対応
するビットと比較し、論理４０３と、パス・エラーＡ及
び認識に対して不一致信号を印加する。論理４０２ｄは
、ＦＩＦＯｔ＆理４０１からのビットを５ＴＣ１１５５
ａからの対応するビットと比較する。ＡＮＤゲート４４
６は、ＳＴＣビジー償号が線４４０上でアクティブであ
る間にＳＴＣ有効信号が立ち上げられたなら、論理４０
３に対してエラー信号を与える。
（Ｅ）データ・フェッチ動作
フェッチ・コマンドは、上述のレジスタ４１６．４１７
．４４２とＦ Ｉ ＦＯ４００を通じて、記憶コマンド
と同一の経路に従う、１つの相違点は、パス３０を介し
て記憶１６２からレジスタ４２８または４２９にデータ
が受領されたことが知られるまで、ＳＴＣデータ転送信
号がＳＴＣパス論理４０８上で立ち上げられない、とい
うことである。フェッチ・コマンド及び５Ｔ（ｌ効コマ
ンドが受領されてレジスタ４１Ｇに格納される。そのコ
マンドと内部記憶アドレスは、レジスタ４１７に格納さ
れる。ＳＴＣビジーが除去されるまでキャッシュ・コン
トローラ１５３が別のコマンドを送るのを防ぐために、
次のＳＴＣパス・サイクルの間にＳＴＣビジー信号を発
行する。
．４４２とＦ Ｉ ＦＯ４００を通じて、記憶コマンド
と同一の経路に従う、１つの相違点は、パス３０を介し
て記憶１６２からレジスタ４２８または４２９にデータ
が受領されたことが知られるまで、ＳＴＣデータ転送信
号がＳＴＣパス論理４０８上で立ち上げられない、とい
うことである。フェッチ・コマンド及び５Ｔ（ｌ効コマ
ンドが受領されてレジスタ４１Ｇに格納される。そのコ
マンドと内部記憶アドレスは、レジスタ４１７に格納さ
れる。ＳＴＣビジーが除去されるまでキャッシュ・コン
トローラ１５３が別のコマンドを送るのを防ぐために、
次のＳＴＣパス・サイクルの間にＳＴＣビジー信号を発
行する。
次に、フェッチ・コマンドが受領された時、キャッシュ
・コントローラ１５３がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでＳＴＣビジー信号が論理４０１によ
って維持される（記憶サイクルの間に、全ての記憶デー
タがコントローラ１５３から転送されるや否やＳＴＣビ
ジーが除去されている）。フェッチ・コマンド・サイク
ルの間に、ＳＴＣビジーは、ＦＩＦＯ４００中のどれか
及び全ての記憶コ・マントが実行されるまで維持されな
くてはならず、次にフェッチ・コマンドが実行される。
・コントローラ１５３がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでＳＴＣビジー信号が論理４０１によ
って維持される（記憶サイクルの間に、全ての記憶デー
タがコントローラ１５３から転送されるや否やＳＴＣビ
ジーが除去されている）。フェッチ・コマンド・サイク
ルの間に、ＳＴＣビジーは、ＦＩＦＯ４００中のどれか
及び全ての記憶コ・マントが実行されるまで維持されな
くてはならず、次にフェッチ・コマンドが実行される。
５ＴＣ１１５５に対する次のコマンドの転送を許容する
ためにＳＴＣビジーを除去することができるのはようや
くそれからである。
ためにＳＴＣビジーを除去することができるのはようや
くそれからである。
レジスタ４１６．４１７にコマンドを記憶することに続
くサイクルにおいては、コマンド及びアドレスがレジス
タ４４２に転送され、次にＰＩＦＯ４００に転送される
。
くサイクルにおいては、コマンド及びアドレスがレジス
タ４４２に転送され、次にＰＩＦＯ４００に転送される
。
Ｓ／３７０フエツチ・コマンドがＰ Ｉ ＦＯ４００の
最後の役に受領された （そして、上述のように出力レ
ディが高レベルになった）時、Ｃ／Ａ及び他のコマンド
・ビットが論理４０１でデコードされる。調停サイクル
要求が許可された時、デコードされたＳ／３７０コマン
ド・ビットに対応する５７８８機能コードが、パス構造
３０に対する印加のためレジスタ４４３に配置される。
最後の役に受領された （そして、上述のように出力レ
ディが高レベルになった）時、Ｃ／Ａ及び他のコマンド
・ビットが論理４０１でデコードされる。調停サイクル
要求が許可された時、デコードされたＳ／３７０コマン
ド・ビットに対応する５７８８機能コードが、パス構造
３０に対する印加のためレジスタ４４３に配置される。
許可及びその後のサイクル決定フェーズと、サイクル応
答フェーズに続いて、サイクル応答フェーズの間にパス
・ビジーまたはパス・エラーが報告されなかったと仮定
すると、５ＴＣ１１５５はデータ・フェーズに入る。最
初の３２ビツトは、ＤＰ、ＵＤＳ、ＬＤＳとともに、記
憶１６とその相手の領域１６２中のｉ当な位置からの構
造３０のＡ、Ｂバス上で受領され、Ｓ／８８クロツクの
パス３０サイクルの後半の開始により、レジスタ４２８
．４２９中にそれぞれラッチされる。
答フェーズに続いて、サイクル応答フェーズの間にパス
・ビジーまたはパス・エラーが報告されなかったと仮定
すると、５ＴＣ１１５５はデータ・フェーズに入る。最
初の３２ビツトは、ＤＰ、ＵＤＳ、ＬＤＳとともに、記
憶１６とその相手の領域１６２中のｉ当な位置からの構
造３０のＡ、Ｂバス上で受領され、Ｓ／８８クロツクの
パス３０サイクルの後半の開始により、レジスタ４２８
．４２９中にそれぞれラッチされる。
服従両モードまたは服従Ａモードがアクティブであると
仮定すると、データは次の５７８８クロツク・サイクル
（＊のパス３０サイクルの開始）でレジスタ４２８から
バッファ４３０ヘゲートされる。６４ビツト転送の場合
１、第２の３２ビツトが、以前のデータのバッファ４３
０への転送と同時にレジスタ４２８及び４２９にラッチ
される。
仮定すると、データは次の５７８８クロツク・サイクル
（＊のパス３０サイクルの開始）でレジスタ４２８から
バッファ４３０ヘゲートされる。６４ビツト転送の場合
１、第２の３２ビツトが、以前のデータのバッファ４３
０への転送と同時にレジスタ４２８及び４２９にラッチ
される。
パリティ発生器４３１は、バッファ４３０に記憶されて
いるデータ・ワードに奇パリティを追加する。これらの
データ及びパリティ・ビットは、受領されたＵＤＳ、Ｌ
ＤＳ、及びＤＰビビッとともに、パス４３５及び４３Ｂ
を介して論理４０２Ｃに印加される。論理４０２Ｃは、
これらのビットを、対の５ＴＣＩ １６５ａ中で発生さ
れた対応ビットと比較する。バッファ４３０はここで、
第１のデータ・ワードとパリティとを、ＳＴＣパス１５
７のパス４０６を介してキャッシュ・コントローラ１５
３に転送するために次のＳＴＣバス・サイクルの間に駆
動すべきバッファ４３２上にゲートするゆバッファ４３
２は、Ｓ／８８クロツクの活動化の後同期化されるＳ／
３７０クロツクによって刻時される。Ｓ／８８とＳ／３
７０の両方のクロックに対して同一の６２゜５ｎｓ周期
が決定されているので、このニヒは、パス３０からＳＴ
Ｃパスへの連続的な読取のパイプライン化を可能ならし
める。こうして、好適な実施例では、２つの５ＴＣ１１
６５サイクルが１２６ｎｓの各パス３０サイクルの間に
実行される。
いるデータ・ワードに奇パリティを追加する。これらの
データ及びパリティ・ビットは、受領されたＵＤＳ、Ｌ
ＤＳ、及びＤＰビビッとともに、パス４３５及び４３Ｂ
を介して論理４０２Ｃに印加される。論理４０２Ｃは、
これらのビットを、対の５ＴＣＩ １６５ａ中で発生さ
れた対応ビットと比較する。バッファ４３０はここで、
第１のデータ・ワードとパリティとを、ＳＴＣパス１５
７のパス４０６を介してキャッシュ・コントローラ１５
３に転送するために次のＳＴＣバス・サイクルの間に駆
動すべきバッファ４３２上にゲートするゆバッファ４３
２は、Ｓ／８８クロツクの活動化の後同期化されるＳ／
３７０クロツクによって刻時される。Ｓ／８８とＳ／３
７０の両方のクロックに対して同一の６２゜５ｎｓ周期
が決定されているので、このニヒは、パス３０からＳＴ
Ｃパスへの連続的な読取のパイプライン化を可能ならし
める。こうして、好適な実施例では、２つの５ＴＣ１１
６５サイクルが１２６ｎｓの各パス３０サイクルの間に
実行される。
５ＴＣＩＩ！５６に対する順次的な許可を仮定すると、
第２のデータ・フェーズが上述の第１のデータ・フェー
ズに続くことになる（パス・エラーがないものとする）
。６４ビツト・データ転送を想定すると、データはこの
とき、バッファ４２８（服従Ｂモードの場合バッファ４
２９）からバッファ４３０へとクロックされるデータと
同時にレジスタ４２８及び４２９へとクロックされるこ
とになる。よって、好適な実施例においてパイプライン
されたデータ・フローを維持するために、連続的な６４
ビツト転送がどのようにして利用され得るかが理解され
よう。
第２のデータ・フェーズが上述の第１のデータ・フェー
ズに続くことになる（パス・エラーがないものとする）
。６４ビツト・データ転送を想定すると、データはこの
とき、バッファ４２８（服従Ｂモードの場合バッファ４
２９）からバッファ４３０へとクロックされるデータと
同時にレジスタ４２８及び４２９へとクロックされるこ
とになる。よって、好適な実施例においてパイプライン
されたデータ・フローを維持するために、連続的な６４
ビツト転送がどのようにして利用され得るかが理解され
よう。
データ・フェーズの間に高速ＥＣＣエラーまたはデータ
ネ一致またはパリティ・エラーが発生した場合、ＳＴＣ
アドレス／データ・パス４０８上のデータと同時に、論
理４０２ＣによってＳＴＣ無効が線４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに統いて、Ａ及びＢパスの両方で、５ＴＣ１５
ＢＩ論理によってパス・エラー条件が強制される。この
ことは、２サイクル後に（すなわちパス・エラーが報告
されてから１サイクル後に）データが再駆動され、以て
フェッチされたデータを順序に従って転送することによ
ってＳＴＣバスバスデータの完全性と機能性を維持する
ことを保証する。Ａ及びＢパス上の駆動パス・エラーは
、「真の」パス・エラーに対するＥＣＣエラー条件を報
告するメモリ１６に等価であり、以てシステム・パス３
０上の全てのコントローラに沿うパス服従論理中に変化
を引き起こさないようにする。
ネ一致またはパリティ・エラーが発生した場合、ＳＴＣ
アドレス／データ・パス４０８上のデータと同時に、論
理４０２ＣによってＳＴＣ無効が線４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに統いて、Ａ及びＢパスの両方で、５ＴＣ１５
ＢＩ論理によってパス・エラー条件が強制される。この
ことは、２サイクル後に（すなわちパス・エラーが報告
されてから１サイクル後に）データが再駆動され、以て
フェッチされたデータを順序に従って転送することによ
ってＳＴＣバスバスデータの完全性と機能性を維持する
ことを保証する。Ａ及びＢパス上の駆動パス・エラーは
、「真の」パス・エラーに対するＥＣＣエラー条件を報
告するメモリ１６に等価であり、以てシステム・パス３
０上の全てのコントローラに沿うパス服従論理中に変化
を引き起こさないようにする。
同様に、パス４３５，４３６を介する入来データとチエ
ツク・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・パス３０からの「巡回」データ比較を実行すること
によって、論理４０２Ｈにおけるデータ出力比較の結果
を検証するために記憶動作に関して使用することができ
る。
ツク・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・パス３０からの「巡回」データ比較を実行すること
によって、論理４０２Ｈにおけるデータ出力比較の結果
を検証するために記憶動作に関して使用することができ
る。
このことは、ボード１０１上でトランシーバ１３の問題
をより迅速に識別することを支援し、もし不一致が存在
し、パス・エラーが次のパス・サイクルで報告されない
なら記憶上にボード破断論理４０３をセットすることに
なる。さらに、フェッチ及び記憶動作の場合の有効な不
一致に関して障害条件を発生することになる全ての比較
出力４０２ａ乃至ｇは、論理４０３で破断条件を発生す
ることになる。破断の初期設定は、Ａ及びＢパスの両方
でパス・エラー信号を発生し、以て前のサイクルにおけ
るサイクル決定フェーズを取り消す間に前のサイクルに
おけるデータ転送を反復することを保証する。
をより迅速に識別することを支援し、もし不一致が存在
し、パス・エラーが次のパス・サイクルで報告されない
なら記憶上にボード破断論理４０３をセットすることに
なる。さらに、フェッチ及び記憶動作の場合の有効な不
一致に関して障害条件を発生することになる全ての比較
出力４０２ａ乃至ｇは、論理４０３で破断条件を発生す
ることになる。破断の初期設定は、Ａ及びＢパスの両方
でパス・エラー信号を発生し、以て前のサイクルにおけ
るサイクル決定フェーズを取り消す間に前のサイクルに
おけるデータ転送を反復することを保証する。
記憶の°場合とは興なり、フェッチの場合、そのユニッ
トがＳＴＣビジー線４４０を降下させて別のコマンドを
受領するこヒができるようになる前に、ＦＩＦＯに前取
て存在する全てのコマンド及び現在のフェッチが実行さ
れなくてはならない。
トがＳＴＣビジー線４４０を降下させて別のコマンドを
受領するこヒができるようになる前に、ＦＩＦＯに前取
て存在する全てのコマンド及び現在のフェッチが実行さ
れなくてはならない。
キャッシュ・コントローラヱ５３は、別の記憶コマンド
を発行することができるようになる前に、フェッチ・コ
マンドのためのデータを受領しなくてはならない。
を発行することができるようになる前に、フェッチ・コ
マンドのためのデータを受領しなくてはならない。
回層な読取／書込サイクル・タイプの定義が第３８Ａ乃
至り図に示されており、そこでは、ｔＪｔＪ−上位ワー
ドの上位バイト ｔＪＭ−中間ワードの上位バイト ＬＭ−中間ワードの下位バイト ＬＬ−下位ワードの下位バイト ＭＥＭ１８＝１８ビット・メモリ・サイクルＭＥＭ３２
＝３２ビット・メモリ・サイクルＭＥＭ６４−６４ビッ
ト・メモリ・サイクルＬＷ冨長ワード（３２ビツト） ＵＤＳ＝上方データ・ストローブ ＬＤＳ−下方データ・ストローブ ６４ピツト書込は、装置１６５の好適な実施例ではハー
ドウェアを最小限に抑えることを主眼としているので回
層ではない。６４Ｘ３６ＦＩＦＯは、Ｓ／３７０からの
３２ビツト記憶転送をサポートするに十分である。、３
２ビツト書込しか使用しないことによる性能上の制約と
して、インターリーブされた記憶１６中の各Ｓ／８８メ
モリ・ボード「葉体」は３２ビツト長（６４ビツトに８
ＥＣＣビツトを追加したもの）であるので、各葉体は、
−旦書込に関してアクセスされると、３つの追加的＜１
２６ｎｓ）サイクルの間ビジーにとどまる。このことは
、連続的な書込において、Ｓサイクル＜８２６ｎｓ）毎
に一度だけしか同一の葉体にアクセスすることができな
いことを意味する。全てのＳ／３７０の３２ビツト書込
は連続的アドレスに対して決定されるので、このことは
、同一の６４ビツト境界内の連続的転送が５サイクル（
６２ｉ５ｎｓ）毎よりも速く発行することができず、一
方、異なる６４ピツト境界上の連続的転送は０１ｌｌ停
に勝つと仮定すると）、順次的な１２５ｎｓサイクルで
発行することができることを意味する。
至り図に示されており、そこでは、ｔＪｔＪ−上位ワー
ドの上位バイト ｔＪＭ−中間ワードの上位バイト ＬＭ−中間ワードの下位バイト ＬＬ−下位ワードの下位バイト ＭＥＭ１８＝１８ビット・メモリ・サイクルＭＥＭ３２
＝３２ビット・メモリ・サイクルＭＥＭ６４−６４ビッ
ト・メモリ・サイクルＬＷ冨長ワード（３２ビツト） ＵＤＳ＝上方データ・ストローブ ＬＤＳ−下方データ・ストローブ ６４ピツト書込は、装置１６５の好適な実施例ではハー
ドウェアを最小限に抑えることを主眼としているので回
層ではない。６４Ｘ３６ＦＩＦＯは、Ｓ／３７０からの
３２ビツト記憶転送をサポートするに十分である。、３
２ビツト書込しか使用しないことによる性能上の制約と
して、インターリーブされた記憶１６中の各Ｓ／８８メ
モリ・ボード「葉体」は３２ビツト長（６４ビツトに８
ＥＣＣビツトを追加したもの）であるので、各葉体は、
−旦書込に関してアクセスされると、３つの追加的＜１
２６ｎｓ）サイクルの間ビジーにとどまる。このことは
、連続的な書込において、Ｓサイクル＜８２６ｎｓ）毎
に一度だけしか同一の葉体にアクセスすることができな
いことを意味する。全てのＳ／３７０の３２ビツト書込
は連続的アドレスに対して決定されるので、このことは
、同一の６４ビツト境界内の連続的転送が５サイクル（
６２ｉ５ｎｓ）毎よりも速く発行することができず、一
方、異なる６４ピツト境界上の連続的転送は０１ｌｌ停
に勝つと仮定すると）、順次的な１２５ｎｓサイクルで
発行することができることを意味する。
６４ビツト読取サイクルはサポートされ、この場合、連
−統帥な読取が同一の葉体にアクセスしない限り、それ
らは連続的サイクルで実行するこヒができる。さもなけ
れば、それらは、２サイクル＜２５０ｎｓ）毎に実行す
ることができる。各３２ビツトは、８２．５ｎｓ毎に８
４ピツト読取についてバス３ｏから受は収ることができ
るので（例えば、１２６ｎｓのバス・サイクル毎に２回
）、ＳＴＣパス及びバス３０の時間は、受領された後シ
ステム・バス３０からＳＴＣパス１５７ヘデータをパイ
プラインさせることができるように一致している。サイ
クルを適切に同期化し、各データ・バイトのパリティ発
生を可能ならしめるために、レジスタ４２８及び４２９
によりバッファの２つの追加のレベル（バッファ４３０
及び４３２）が使用される。
−統帥な読取が同一の葉体にアクセスしない限り、それ
らは連続的サイクルで実行するこヒができる。さもなけ
れば、それらは、２サイクル＜２５０ｎｓ）毎に実行す
ることができる。各３２ビツトは、８２．５ｎｓ毎に８
４ピツト読取についてバス３ｏから受は収ることができ
るので（例えば、１２６ｎｓのバス・サイクル毎に２回
）、ＳＴＣパス及びバス３０の時間は、受領された後シ
ステム・バス３０からＳＴＣパス１５７ヘデータをパイ
プラインさせることができるように一致している。サイ
クルを適切に同期化し、各データ・バイトのパリティ発
生を可能ならしめるために、レジスタ４２８及び４２９
によりバッファの２つの追加のレベル（バッファ４３０
及び４３２）が使用される。
各２７ビツト・アドレス及び４ビット機能コードは、バ
ス３０サイクル決定フエーズの間に、随伴パリティ・ビ
ットとともに送られる。３２ビツト・データはまた、バ
ス３０データ・フェーズの間に、関連するパリティ・ビ
ットをもつ。バス３０上の基本的１２６ｎｓサイクルは
、正常の１６及び３２ビツト転送のみならず、１２５ｎ
ｓ窓内の６４ビツト読取転送をも許容する。オプション
ヒして、５ＴＣ１１６５中の連続的６４ピツト書込転送
をサポートするために、追加的ハードウェアを使用する
ことができる。
ス３０サイクル決定フエーズの間に、随伴パリティ・ビ
ットとともに送られる。３２ビツト・データはまた、バ
ス３０データ・フェーズの間に、関連するパリティ・ビ
ットをもつ。バス３０上の基本的１２６ｎｓサイクルは
、正常の１６及び３２ビツト転送のみならず、１２５ｎ
ｓ窓内の６４ビツト読取転送をも許容する。オプション
ヒして、５ＴＣ１１６５中の連続的６４ピツト書込転送
をサポートするために、追加的ハードウェアを使用する
ことができる。
ＥｌＢ、Ｓ／３７０ Ｉ１０サポート（第３７図）
第３７図は、Ｓ／３７０ Ｉ／Ｏ機能をサポートするた
めに使用することができる５７８８ハードウエア及びア
プリケーション・コードのＩＩ要を図式的に示す図であ
る。ハードウェア装置は、６０ｈ ６０２．６１５乃至
８１９．６２１及び６２３乃至６２５である。ソフトウ
ェア（ファームウェア）ルーチンは、６０３乃至６１４
と、６２０．６２２及び６２６である。
めに使用することができる５７８８ハードウエア及びア
プリケーション・コードのＩＩ要を図式的に示す図であ
る。ハードウェア装置は、６０ｈ ６０２．６１５乃至
８１９．６２１及び６２３乃至６２５である。ソフトウ
ェア（ファームウェア）ルーチンは、６０３乃至６１４
と、６２０．６２２及び６２６である。
次にこれらの要素の機能について説明する。ブロック６
０６は、ブロック６０６乃至ブロック６１４からなるＳ
／８８アプリケーシヨン・コードのための主要制御であ
る。この機能の組は、ＥＸＥＣ３７０として知られ、Ｓ
／３７０外部装置、サービス、構成、オペレータのコン
ソールなどのエミュレーション及びサポートに関連する
全てのＳ／８８アプリケーシヨン・コード機能を実行す
る。
０６は、ブロック６０６乃至ブロック６１４からなるＳ
／８８アプリケーシヨン・コードのための主要制御であ
る。この機能の組は、ＥＸＥＣ３７０として知られ、Ｓ
／３７０外部装置、サービス、構成、オペレータのコン
ソールなどのエミュレーション及びサポートに関連する
全てのＳ／８８アプリケーシヨン・コード機能を実行す
る。
ブロック６０３は、Ｓ／３７０マイクロプロセツサで走
るマイクロコードである。それはＳ／３７０ＣＰＵＩｌ
能をサポートする。ブロック６０３ヒブロツク８０Ｂの
間のプロトコルは、それらの間で互いにＳ／３７０
Ｉ１０１００開始及びその完了と、Ｓ／３７０ Ｉ１
０装置及びチャネル状況情報に関連して要求及び応答を
通信することを可能ならしめる。そのプロトコルはまた
、ブロック６０６が、ブロック６０３に特定のＳ／３７
０１１處機能を実行するように要求することを可能なら
しめる。ブロック６０６はＳ／３７０記憶であり、それ
はブロック６０３とブロック６０６の両方に直接アクセ
ス可能である。ブロック６０８は、Ｓ／８８データ・フ
ァイルであるブロック８０２に含まれているデータを介
して適切なＳ／３７０１１處を実行する。
るマイクロコードである。それはＳ／３７０ＣＰＵＩｌ
能をサポートする。ブロック６０３ヒブロツク８０Ｂの
間のプロトコルは、それらの間で互いにＳ／３７０
Ｉ１０１００開始及びその完了と、Ｓ／３７０ Ｉ１
０装置及びチャネル状況情報に関連して要求及び応答を
通信することを可能ならしめる。そのプロトコルはまた
、ブロック６０６が、ブロック６０３に特定のＳ／３７
０１１處機能を実行するように要求することを可能なら
しめる。ブロック６０６はＳ／３７０記憶であり、それ
はブロック６０３とブロック６０６の両方に直接アクセ
ス可能である。ブロック６０８は、Ｓ／８８データ・フ
ァイルであるブロック８０２に含まれているデータを介
して適切なＳ／３７０１１處を実行する。
ブロック６０４は、Ｓ／８８＃Ｉ末装置を通じてＳ／３
７０オペレータのパネルを与える別個の動作タスクであ
る。このタスクは、Ｓ／３７０処理の論理機能を妨害す
るこヒなく任意の時点で開始または停止することができ
る。ブロック１３０７ハ、Ｅ Ｘ Ｅ Ｃ３７０（り
一部テアッ１１”、Ｓ／３７０処理とブロック６０４の
間のインターフェース・エミュレーション機能を提供す
る。
７０オペレータのパネルを与える別個の動作タスクであ
る。このタスクは、Ｓ／３７０処理の論理機能を妨害す
るこヒなく任意の時点で開始または停止することができ
る。ブロック１３０７ハ、Ｅ Ｘ Ｅ Ｃ３７０（り
一部テアッ１１”、Ｓ／３７０処理とブロック６０４の
間のインターフェース・エミュレーション機能を提供す
る。
ブロック６０１は、特にＢＣＵＩ ６６を含むＳ／３７
０のデバッグの目的のため書かれたＳ／３７０オブジエ
クト・コードを含む５７８８データ「パッチ・ファイル
」のセットである。ブロック６０４によって与えられ、
これらの「パッチ・ファイル」のうちの１つのブロック
６０５を選択しそれへのロードを行うデバッグ・パネル
が存在する。
０のデバッグの目的のため書かれたＳ／３７０オブジエ
クト・コードを含む５７８８データ「パッチ・ファイル
」のセットである。ブロック６０４によって与えられ、
これらの「パッチ・ファイル」のうちの１つのブロック
６０５を選択しそれへのロードを行うデバッグ・パネル
が存在する。
ブロック６０８−１は、Ｓ／３７０チヤネルをエミュレ
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック６０５との間のデータ
の移動と、ブロック８０３に対するＳ／３７０ Ｉ１
０割り込み情報の報告と、適正な制御ユニット・コード
・エミュレータの選択を実行する。２つ以上のＳ／３７
０チヤネル（例えば６０８−２）が存在するけれども、
同一のコードが使用される。
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック６０５との間のデータ
の移動と、ブロック８０３に対するＳ／３７０ Ｉ１
０割り込み情報の報告と、適正な制御ユニット・コード
・エミュレータの選択を実行する。２つ以上のＳ／３７
０チヤネル（例えば６０８−２）が存在するけれども、
同一のコードが使用される。
ブロック６０９−１は、Ｓ／３７０制御ユニツトエミユ
レータ・コードである。システム／３７０は、多（の異
なるタイプのＩＩ ｔｅｌ 装置、すなわち、ＤＡＳＤ
コントローラ、テープ・コントローラ、通信コントロー
ラをもつ、Ｓ／３７０コントロ一ラ機能は、ブロック６
０９−１と、ブロック６１０乃至６１４の間で区画され
ている。ブロック６０９−１の主要な目的はアドレス分
離機能であるが、別の制御二ニット特定機能もブロック
６０９−１に存在していてもよい。それゆえ、このタイ
プのブロック（例えばブロック６０９−２）は２つ以上
、すなわちＤＡＳＤコントローラ・エミュレータ、通信
コントローラ・エミュレータなどが存在するが、サポー
トされているそれらのＳ／３７０制御ユニツトヒ一対一
対応が存在する訳ではない。
レータ・コードである。システム／３７０は、多（の異
なるタイプのＩＩ ｔｅｌ 装置、すなわち、ＤＡＳＤ
コントローラ、テープ・コントローラ、通信コントロー
ラをもつ、Ｓ／３７０コントロ一ラ機能は、ブロック６
０９−１と、ブロック６１０乃至６１４の間で区画され
ている。ブロック６０９−１の主要な目的はアドレス分
離機能であるが、別の制御二ニット特定機能もブロック
６０９−１に存在していてもよい。それゆえ、このタイ
プのブロック（例えばブロック６０９−２）は２つ以上
、すなわちＤＡＳＤコントローラ・エミュレータ、通信
コントローラ・エミュレータなどが存在するが、サポー
トされているそれらのＳ／３７０制御ユニツトヒ一対一
対応が存在する訳ではない。
ブロック６１０は、Ｓ／３７０コンソールをエミュレー
トするために必要なコードをあられす。
トするために必要なコードをあられす。
ブロック６１１は、Ｓ／３７０端末をエミュレートする
ために必要なコードをあられす。ブロック６１２は、Ｓ
／３７０リーダをエミュレートするために必要なコード
をあられす。これは、標準ＶＭリーダの後でパターン化
される仮想人力装置である。これは、典型的にはテープ
またはディスケットである別のソースから発生された順
次ファイルに入力に対処する。
ために必要なコードをあられす。ブロック６１２は、Ｓ
／３７０リーダをエミュレートするために必要なコード
をあられす。これは、標準ＶＭリーダの後でパターン化
される仮想人力装置である。これは、典型的にはテープ
またはディスケットである別のソースから発生された順
次ファイルに入力に対処する。
ブロック６１３は、Ｓ／３７０プリンタをエミュレート
するために必要なコードをあ６わす。
するために必要なコードをあ６わす。
実際のＳ／８８プリンタを駆動することもでき、あるい
は後でスプール・プリントするためにＳ／３７０データ
をＳ／８８フアイルに書くこともできる。ブロック６１
４は、Ｓ／３７０デイスクをエミュレートするために必
要なコードをあられす。２つの興なるフォーマット、す
なわち、カウント、キー及びデータと、固定ブロックが
２つの具なるコードのセットによってサポートされてい
る。
は後でスプール・プリントするためにＳ／３７０データ
をＳ／８８フアイルに書くこともできる。ブロック６１
４は、Ｓ／３７０デイスクをエミュレートするために必
要なコードをあられす。２つの興なるフォーマット、す
なわち、カウント、キー及びデータと、固定ブロックが
２つの具なるコードのセットによってサポートされてい
る。
ブロック６１５は、典型的には５７８８コンソール出力
装置である、Ｓ／８８端末をあられす、Ｓ／８８コンソ
ールは、Ｓ／３７０に対して３２７８または３２７９端
末として見えることになるディスク上のログに対してメ
ツセージをログすることに加えて、Ｓ／８８オペレータ
・メツセージとＳ／３７０オペレータ・メツセージの両
方を表示する。
装置である、Ｓ／８８端末をあられす、Ｓ／８８コンソ
ールは、Ｓ／３７０に対して３２７８または３２７９端
末として見えることになるディスク上のログに対してメ
ツセージをログすることに加えて、Ｓ／８８オペレータ
・メツセージとＳ／３７０オペレータ・メツセージの両
方を表示する。
ブロック６１６は、Ｓ／８８ｋＪＩ末をあられす。
ブロック６１７は、Ｓ／８Ｂデイスク上の順次データ・
ファイルをあられす。ブロック６１８は″、５７８８デ
イスク上のＳ／８８プリンタまたは順次データ・ファイ
ルをあられす。ブロックＳ１９は、Ｓ／８８デイスク上
のＳ／８８データ・ファイルをあられす。ブロック６２
０は、Ｓ／８８テープ装置上に取り付けられたシステム
７３７０テープを読取り、それがもとのＳ／３７０テー
プ上にあられれるようにブロック８１７中へとフォーマ
ットするコードである。ブロック８２１は、Ｓ／３７０
で書かれたテープを取り付けられてなるＳ／８８テープ
・ドライブをあられす。
ファイルをあられす。ブロック６１８は″、５７８８デ
イスク上のＳ／８８プリンタまたは順次データ・ファイ
ルをあられす。ブロックＳ１９は、Ｓ／８８デイスク上
のＳ／８８データ・ファイルをあられす。ブロック６２
０は、Ｓ／８８テープ装置上に取り付けられたシステム
７３７０テープを読取り、それがもとのＳ／３７０テー
プ上にあられれるようにブロック８１７中へとフォーマ
ットするコードである。ブロック８２１は、Ｓ／３７０
で書かれたテープを取り付けられてなるＳ／８８テープ
・ドライブをあられす。
ブロック６２２は、パーソナル・コンピュータから５７
８８に入力されたファイルを読取り、それがＳ／３７０
システム上に生成されたときにもともとあられれるよう
にブロック６１７にフォーマットするコードである。
８８に入力されたファイルを読取り、それがＳ／３７０
システム上に生成されたときにもともとあられれるよう
にブロック６１７にフォーマットするコードである。
ブロック６２３は、Ｓ／８８及びＳ／３７０との間でデ
ータを送受信するように構成されたパーソナル・コンピ
ュータである。ブロック６２４は、Ｓ／３７０システム
である。ブロック６２５は、Ｓ／８８スプール・プリン
タをあられす。ブロック６２６は、Ｓ／８８フアイルを
エミュレートされたシステム／３７０ＤＡＳＤ装置にフ
ォーマットするコードである。これは、ファイルを、Ｓ
／３７０ ＤＡＳＤによってサポートされる所望のも
のにフォーマットする５７８８の個別に走るタスクであ
る。
ータを送受信するように構成されたパーソナル・コンピ
ュータである。ブロック６２４は、Ｓ／３７０システム
である。ブロック６２５は、Ｓ／８８スプール・プリン
タをあられす。ブロック６２６は、Ｓ／８８フアイルを
エミュレートされたシステム／３７０ＤＡＳＤ装置にフ
ォーマットするコードである。これは、ファイルを、Ｓ
／３７０ ＤＡＳＤによってサポートされる所望のも
のにフォーマットする５７８８の個別に走るタスクであ
る。
Ｅ１７゜Ｓ／３７０ Ｉ／Ｏ動作、ファームウェアの概
要 システム／３７０． Ｉｌｏの簡略化された概要を説
明する。Ｓ／３７０アーキテクチヤは、いくつかのタイ
プのｌ１０ｍ令と、プログラムがテスト可能な条件コー
ド（ｃＣ）・スキームと、プログラム割り込み機構を提
供する。概念的には、Ｉ１０命令は「Ｉ１０チャネル」
に向けられ、これは別のＣＰＵ処理と並列的にＩ１０１
０ｏ作業を指令及び制御し、ｌ１０ｍ令が（条件コード
を介して）実行するとき、またはＩ１０１０ｏ（プログ
ラム割り込みにより）完了されたとき、ＣＰＵに対して
状況を報告する。
要 システム／３７０． Ｉｌｏの簡略化された概要を説
明する。Ｓ／３７０アーキテクチヤは、いくつかのタイ
プのｌ１０ｍ令と、プログラムがテスト可能な条件コー
ド（ｃＣ）・スキームと、プログラム割り込み機構を提
供する。概念的には、Ｉ１０命令は「Ｉ１０チャネル」
に向けられ、これは別のＣＰＵ処理と並列的にＩ１０１
０ｏ作業を指令及び制御し、ｌ１０ｍ令が（条件コード
を介して）実行するとき、またはＩ１０１０ｏ（プログ
ラム割り込みにより）完了されたとき、ＣＰＵに対して
状況を報告する。
Ｓ／３７０命令と、条件コードと、割り込みと、Ｉ１０
装置（ＤＡＳＤ、テープ、端末なと）は、緊密に設計さ
れている。しかし、Ｉ１０チャネルは、デザインの幅を
与えるように疎に設計され、多くの異なる実現構成が存
在する。
装置（ＤＡＳＤ、テープ、端末なと）は、緊密に設計さ
れている。しかし、Ｉ１０チャネルは、デザインの幅を
与えるように疎に設計され、多くの異なる実現構成が存
在する。
フォールト・トレラント・システム／３７ｏの全体の概
要は従って、Ｓ／３７０ＣＰＵ （カスタマイズされた
ファームウェアをもつチップセット）と、Ｓ／８８ＣＰ
ｔＩとオペレーティング・システムのタイムスライスか
らなる「疑似Ｉ１０チャネル」に、Ｓ／３７０ Ｉ１
０装置エミュレーションと、システム複合体の全体的制
御の両方を与える特殊ファームウェアとアプリケーショ
ン・レベル・ソフトウェア（ＥＸＥＣ３７０）を追加し
たものである。この複合体のＳ／８８部分は、フォール
ト・トレラントＣＰＵ、ＯＳ、Ｉ１０装置、電源／パッ
ケージ、パス及びメモリを与え、Ｓ／３７０ＣＰｔＪは
、ハードウェア冗長性及び追加された比較論理を通じて
フォールト・トレラントになされる。
要は従って、Ｓ／３７０ＣＰＵ （カスタマイズされた
ファームウェアをもつチップセット）と、Ｓ／８８ＣＰ
ｔＩとオペレーティング・システムのタイムスライスか
らなる「疑似Ｉ１０チャネル」に、Ｓ／３７０ Ｉ１
０装置エミュレーションと、システム複合体の全体的制
御の両方を与える特殊ファームウェアとアプリケーショ
ン・レベル・ソフトウェア（ＥＸＥＣ３７０）を追加し
たものである。この複合体のＳ／８８部分は、フォール
ト・トレラントＣＰＵ、ＯＳ、Ｉ１０装置、電源／パッ
ケージ、パス及びメモリを与え、Ｓ／３７０ＣＰｔＪは
、ハードウェア冗長性及び追加された比較論理を通じて
フォールト・トレラントになされる。
必要なカスタム・ファームウェア（すなわちマイクロコ
ード）は、次の２つのグループに分けられる。
ード）は、次の２つのグループに分けられる。
ａ、Ｓ／８８プロセツサ上で走るＳ／８８８Ｃｔｌフア
ームウエア（ＥＴＩＯ）−これは、ＢＣｔＪ／ＤＭＡＣ
ハードウェア、ＤＭＡＣ割り込みサービス、及び状況と
エラー処理の初期化及び制御のためのサービス・ルーチ
ンである。
ームウエア（ＥＴＩＯ）−これは、ＢＣｔＪ／ＤＭＡＣ
ハードウェア、ＤＭＡＣ割り込みサービス、及び状況と
エラー処理の初期化及び制御のためのサービス・ルーチ
ンである。
ｂ、Ｓ／３７０ （プロセッサ８５）マイクロコード−
これは、Ｉ１０命令、Ｉ１０割り込み処理、及びリセッ
トの呼び出し、ＩＰＬ、停止などのいくつかの特殊処理
である。
これは、Ｉ１０命令、Ｉ１０割り込み処理、及びリセッ
トの呼び出し、ＩＰＬ、停止などのいくつかの特殊処理
である。
さまざまなファームウェア動作の文脈を理解するための
補助として、次のような典型的Ｉ／Ｏ動作、すなわちエ
ミュレートされたＳ／３７０ ３２７８表示端末に対す
る８０バイト・メツセージのＳ／３７０書込みにおいて
生じる次のような簡略化された事象のシーケンスを考慮
してみよう。
補助として、次のような典型的Ｉ／Ｏ動作、すなわちエ
ミュレートされたＳ／３７０ ３２７８表示端末に対す
る８０バイト・メツセージのＳ／３７０書込みにおいて
生じる次のような簡略化された事象のシーケンスを考慮
してみよう。
この例の場合、初期化は既に完了しており、Ｓ／３７０
とＳ／８８は正常に動作しており、別のＳ／３７０
Ｉ１０１０ｏ進行中でないと仮定して第４３図及び第１
９Ａないし０図を参照する。
とＳ／８８は正常に動作しており、別のＳ／３７０
Ｉ１０１０ｏ進行中でないと仮定して第４３図及び第１
９Ａないし０図を参照する。
ＰＥ６２とＢＣＵ１６６の要素の間のデータ／コマンド
転送のおのおのは、第２０図に関連して説明される「切
り放し」機構を使用して実行される。第４３図のフロー
チャートは、この典型的な開始Ｉ１０動作を図式的に示
している。
転送のおのおのは、第２０図に関連して説明される「切
り放し」機構を使用して実行される。第４３図のフロー
チャートは、この典型的な開始Ｉ１０動作を図式的に示
している。
Ａ、Ｓ／３７０プロセツサ８５が開始Ｉ１０命令に遭遇
する（チップセット１５０中の全てのＩ１０命令は、好
適な実施例ではマイクロコード化されている）。
する（チップセット１５０中の全てのＩ１０命令は、好
適な実施例ではマイクロコード化されている）。
Ｂ、ＳＩＯのためのカスタム・ファームウェアが呼び出
される。それはいくつかのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
８中に移動し、ＢＣＵ１５ｅに対してサービス要求（プ
ロセッサからＢＣＵへの要求）を送り、応答を待つ。
される。それはいくつかのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
８中に移動し、ＢＣＵ１５ｅに対してサービス要求（プ
ロセッサからＢＣＵへの要求）を送り、応答を待つ。
Ｃ，ＢＣｔＪハードウェアがその要求を検出し、Ｓ／３
７０ １０Ａ固定位置から１６バイト・メイルボックス
を読み取るための命令を発生し、次にＢＣＵからプロセ
ッサへの肯定応答（「要求がサービスされたことを意味
する」）によりその要求をリセットすることしこよって
その要求ｔこ応える。
７０ １０Ａ固定位置から１６バイト・メイルボックス
を読み取るための命令を発生し、次にＢＣＵからプロセ
ッサへの肯定応答（「要求がサービスされたことを意味
する」）によりその要求をリセットすることしこよって
その要求ｔこ応える。
Ｄ、Ｓ／３７０プロセツサ８Ｓにおいては、ＳｌＯ命令
を終了させ次の順次的命令で処理を続けるためにＳＩ○
ファームウェアが解放される。
を終了させ次の順次的命令で処理を続けるためにＳＩ○
ファームウェアが解放される。
Ｅ、事象Ｃの結果として、事象Ｄヒ同時に、５７３７０
ハードウエアがパスＩ／Ｏを介して、アダプタ１５４中
のＢＣＵインターフェース・バッファ２５９に１６バイ
トのメイルボックス・データを転送する。
ハードウエアがパスＩ／Ｏを介して、アダプタ１５４中
のＢＣＵインターフェース・バッファ２５９に１６バイ
トのメイルボックス・データを転送する。
Ｆ、データが（４バイト・ブロック中に）バッファされ
るにつれて、ローカル記憶２１０中のワーク・キュー・
ブロック（ＷＱＢ）に（４バイト・ブロック中の）メイ
ルボックス・データを転送するように、ＢＣＵハードウ
ェアが反復的にＤＭＡＣ２０９（チャネル０）１こ通知
する。
るにつれて、ローカル記憶２１０中のワーク・キュー・
ブロック（ＷＱＢ）に（４バイト・ブロック中の）メイ
ルボックス・データを転送するように、ＢＣＵハードウ
ェアが反復的にＤＭＡＣ２０９（チャネル０）１こ通知
する。
０．１６バイト転送が完了した時、ＤＭＡＣ２０９は、
Ｓ／８８プロセツサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ８２に対する８つのＤＭＡ割り込みの
うちの１つ、すなわち「正常Ｊ ＤＭＡＣチャネル０割
り込みである。
Ｓ／８８プロセツサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ８２に対する８つのＤＭＡ割り込みの
うちの１つ、すなわち「正常Ｊ ＤＭＡＣチャネル０割
り込みである。
Ｈ，Ｓ／８８が（マスクによる遅延にさらされ得る）Ｄ
ＭＡ０割り込みを受は入れる時、（ＥＴＩＯ中のカスタ
ム・ファームウェア・サービスが実行する。これは、Ｄ
ＭＡＣ２０９状況をチエツクし、リンク・リストに対す
る参照によって先程受領したばかりのワーク・キュー・
ブロックを見出し、ＥＸＥＣ３７０アプリケーション・
プログラムに渡すためにそのブロックをキューに入れる
。
ＭＡ０割り込みを受は入れる時、（ＥＴＩＯ中のカスタ
ム・ファームウェア・サービスが実行する。これは、Ｄ
ＭＡＣ２０９状況をチエツクし、リンク・リストに対す
る参照によって先程受領したばかりのワーク・キュー・
ブロックを見出し、ＥＸＥＣ３７０アプリケーション・
プログラムに渡すためにそのブロックをキューに入れる
。
１、ＥＸＥＣ３７０はワーク・キューをチエツクし、そ
のワーク・キュー・ブロックをキューから出し、ワーク
・キュー・ブロック中にデータ要求を構成し、３２７８
＠末に送るべき８０バイトのデータを得るために、ファ
ームウェア・ルーチンを呼び出す。
のワーク・キュー・ブロックをキューから出し、ワーク
・キュー・ブロック中にデータ要求を構成し、３２７８
＠末に送るべき８０バイトのデータを得るために、ファ
ームウェア・ルーチンを呼び出す。
Ｊ、ファームウェアは、ＤＭＡＣ２０９（チャネル１）
を用意して開始し、次に、アダプタ１５４、バスＩ／Ｏ
、及び記憶コントローラ１６６を介して特定のＳ／３７
０メモリ位置からの８０バイトの読み出しを開始するた
めにＢＣＩＪハードウェアにコマンドを送る。
を用意して開始し、次に、アダプタ１５４、バスＩ／Ｏ
、及び記憶コントローラ１６６を介して特定のＳ／３７
０メモリ位置からの８０バイトの読み出しを開始するた
めにＢＣＩＪハードウェアにコマンドを送る。
Ｋ、ＢＣＵ１６６、アダプタ１５４及びＤＭＡＣ２０９
は、ワーク・キュー・ブロックに８０バイトを転送し、
ＤＭＡＣ２０９はＳ／８８に割り込みを提供する。この
ことは、上記Ｆ、及びＧ、の動作にｗｉ似している。こ
の割り込み、すなわち「正常ＪＤＭＡＣチャネル１割り
込みは、前述の８つのＤＭＡ０割り込みのうちの１つで
ある。
は、ワーク・キュー・ブロックに８０バイトを転送し、
ＤＭＡＣ２０９はＳ／８８に割り込みを提供する。この
ことは、上記Ｆ、及びＧ、の動作にｗｉ似している。こ
の割り込み、すなわち「正常ＪＤＭＡＣチャネル１割り
込みは、前述の８つのＤＭＡ０割り込みのうちの１つで
ある。
Ｌ、ファームウェア割り込みサービス・ルーチンが再び
ＤＭＡＣ状況をチエツクし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。
ＤＭＡＣ状況をチエツクし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。
Ｍ、ＥＸＥＣ３７０が必要なデータ会話を行ない、その
データを、Ｓ／８８オペレーテイング・システムのサー
ビスを使用してエミュレートされた３２７８端末にデー
タを書き込む。いくらか時間が経って、ＥＸＥＣ３７０
は、その動作の終了（正常またはエラー）の通知を受は
取る。ＥＸＥＣ３７０は次に、ワーク・キュー・ブロッ
ク中に、状況を含む適当なＳ／３７０割り込みメツセー
ジを構築し、それをＳ／３７０メツセージ・キューに入
れるためにファームウェア・ルーチンを呼び出す。
データを、Ｓ／８８オペレーテイング・システムのサー
ビスを使用してエミュレートされた３２７８端末にデー
タを書き込む。いくらか時間が経って、ＥＸＥＣ３７０
は、その動作の終了（正常またはエラー）の通知を受は
取る。ＥＸＥＣ３７０は次に、ワーク・キュー・ブロッ
ク中に、状況を含む適当なＳ／３７０割り込みメツセー
ジを構築し、それをＳ／３７０メツセージ・キューに入
れるためにファームウェア・ルーチンを呼び出す。
Ｎ、ファームウェアは、ＤＭＡＣ（チャネル３）を用意
して開始させ、１６バイトをＳ／３７０メツセージ・キ
ューに書き込むためにＢＣＵハードウェアにコマンドを
送る。このことは、この場合、アダプタ１５４がその動
作の終了時点で５７３７０プロセツサ８５においてマイ
クロコード・レベルの例外割り込みを発生する（また、
マスキング遅延にもさらされる）ことを除き、反対方向
のメイルボックス読取と同様である。
して開始させ、１６バイトをＳ／３７０メツセージ・キ
ューに書き込むためにＢＣＵハードウェアにコマンドを
送る。このことは、この場合、アダプタ１５４がその動
作の終了時点で５７３７０プロセツサ８５においてマイ
クロコード・レベルの例外割り込みを発生する（また、
マスキング遅延にもさらされる）ことを除き、反対方向
のメイルボックス読取と同様である。
ＤＭＡＣ２０９はまた、上記Ｇ、及びに、と同様に、５
７８８プロセツサ６２に割り込みをがける（第４３図の
「通知」）。この割り込み、すなわち「正常ＪＤＭＡＣ
チャネル３割り込みは、８つのＤＭＡＣ割り込みのうち
の１つである。
７８８プロセツサ６２に割り込みをがける（第４３図の
「通知」）。この割り込み、すなわち「正常ＪＤＭＡＣ
チャネル３割り込みは、８つのＤＭＡＣ割り込みのうち
の１つである。
０゜Ｓ／３７０プロセツサ８Ｓにおいて、カスタム・フ
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエツクしなくてはならない。そ
して、割り込みを、実行中のプログラムに提供すること
ができないようにマスクされているなら、実質的なデー
タがメツセージ・キュー領域１８９から保留割り込みキ
ューへと移動され、そのチャネルが次に割り込みをイネ
ーブルされた時に別のファームウェア・ハンドラがそれ
をサービスする。もしマスクされていないなら、このフ
ァームウェアはＳ／３７０の文脈を即時にそのプログラ
ムの割り込みルーチンに切り換える。
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエツクしなくてはならない。そ
して、割り込みを、実行中のプログラムに提供すること
ができないようにマスクされているなら、実質的なデー
タがメツセージ・キュー領域１８９から保留割り込みキ
ューへと移動され、そのチャネルが次に割り込みをイネ
ーブルされた時に別のファームウェア・ハンドラがそれ
をサービスする。もしマスクされていないなら、このフ
ァームウェアはＳ／３７０の文脈を即時にそのプログラ
ムの割り込みルーチンに切り換える。
この改良されたフォールト・トレラント・システムの広
い視点は、接続されたスレーブＩ１０プロセッサとして
のＳ／８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＩ／Ｏハンドラまたは疑似チャネルである
。しかし、実際的には、プロセッサ間の基本的な通信は
全て、（デザイン上の理由で）Ｓ／８８から初期化され
なくてはならない。また、５７８８は、ＥＸＥＣ３７０
を介してＳ／３７０メモリ及びマイクロコードの全てに
アクセスすることができるけれども、その逆は真ではな
く、Ｓ／３７０プロセツサ８５は偶然にさえ、５７８８
記憶に全くアクセスすることができない。このように、
Ｓ／８８に対するスレーブとしてのＳ／３７０がＳ／３
７０のより真実に近い姿であるが、その内部イメージは
Ｓ／３７０ Ｉｌｏをもつ通常の単独Ｓ／３７０であ
る。Ｓ／３７０はＳ／８８が現存していることを「知ら
ない」。
い視点は、接続されたスレーブＩ１０プロセッサとして
のＳ／８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＩ／Ｏハンドラまたは疑似チャネルである
。しかし、実際的には、プロセッサ間の基本的な通信は
全て、（デザイン上の理由で）Ｓ／８８から初期化され
なくてはならない。また、５７８８は、ＥＸＥＣ３７０
を介してＳ／３７０メモリ及びマイクロコードの全てに
アクセスすることができるけれども、その逆は真ではな
く、Ｓ／３７０プロセツサ８５は偶然にさえ、５７８８
記憶に全くアクセスすることができない。このように、
Ｓ／８８に対するスレーブとしてのＳ／３７０がＳ／３
７０のより真実に近い姿であるが、その内部イメージは
Ｓ／３７０ Ｉｌｏをもつ通常の単独Ｓ／３７０であ
る。Ｓ／３７０はＳ／８８が現存していることを「知ら
ない」。
しかし、Ｓ／３７０プログラムは５７８８とは非同期的
に走り妨害されてはならないので、Ｓ／３７０ Ｉ／Ｏ
命令は動作を開始することができなくてはならず、この
機能は、Ｓ／３７０が、Ｓ／８８（通常Ｉ１０命令であ
る）を待つ最高優先順位メツセージをもつという単一の
意味をもっＰＵ−ＢＣＵ要求１！ ２５６ ａによって
提供される。
に走り妨害されてはならないので、Ｓ／３７０ Ｉ／Ｏ
命令は動作を開始することができなくてはならず、この
機能は、Ｓ／３７０が、Ｓ／８８（通常Ｉ１０命令であ
る）を待つ最高優先順位メツセージをもつという単一の
意味をもっＰＵ−ＢＣＵ要求１！ ２５６ ａによって
提供される。
このサービス要求の優先順位の性質は、自動メイルボッ
クス・スキーム及び、ＤＭＡＣチャネルＯのリンク・リ
スト・プログラミングのための理由である。
クス・スキーム及び、ＤＭＡＣチャネルＯのリンク・リ
スト・プログラミングのための理由である。
ＤＭＡＣ２０９は、ＢＣＵハードウェア・デザインの統
合部分である。それは、Ｓ／８８フアームウエアによっ
て初期化され、また基本的には制御され、データ転送は
、チャネル毎に１つずつの４つの要求ＲＥＱ入力ｍ ２
６３ ａ乃至ｄを駆動するＢＣＵによってタイミング制
御される。さらに、外部ＢＣＵ論理は、各メイルボック
ス転送が完了する時チャネルＯＰ ＣＬ ｌ！ ２５７
ａを活動化し、以てＤＭＡＣ２０９に、５７８８プロ
セツサｅ２に対する割り込み要求を提供させる。
合部分である。それは、Ｓ／８８フアームウエアによっ
て初期化され、また基本的には制御され、データ転送は
、チャネル毎に１つずつの４つの要求ＲＥＱ入力ｍ ２
６３ ａ乃至ｄを駆動するＢＣＵによってタイミング制
御される。さらに、外部ＢＣＵ論理は、各メイルボック
ス転送が完了する時チャネルＯＰ ＣＬ ｌ！ ２５７
ａを活動化し、以てＤＭＡＣ２０９に、５７８８プロ
セツサｅ２に対する割り込み要求を提供させる。
Ｓ／３７０ヒＳ／８８の間には、次の４つの基本的デー
タ転送動作がある。
タ転送動作がある。
（１）メイルボックス読取
これは、サイズが１６バイトで、アダプタ１５４チヤネ
ルがＯで、ＤＭＡＣ２０９チヤネルがＯで、ＤＭＡＣ動
作タイプが、連続なリンク・リストである。
ルがＯで、ＤＭＡＣ２０９チヤネルがＯで、ＤＭＡＣ動
作タイプが、連続なリンク・リストである。
（２）データ読取
これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チヤネルがＯで、ＤＭＡＣ２０９チヤネルが１で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
５４チヤネルがＯで、ＤＭＡＣ２０９チヤネルが１で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
（３）データ書込
これは、サイズがｌ乃至４０９６バイトで、アダプタ１
５４チヤネルが１で、ＤＭＡＣ２０９チヤネルが２で、
ＤＭＡＣｌ１１作タイプが、スタート・ストップ優先使
用可能である。
５４チヤネルが１で、ＤＭＡＣ２０９チヤネルが２で、
ＤＭＡＣｌ１１作タイプが、スタート・ストップ優先使
用可能である。
（４）メツセージ・キュー書込
これは、サイズが１６バイトで、アダプタ１５４チヤネ
ルが１で、ＤＭＡＣ２０９チヤネルが３で、ＤＭＡＣ動
作タイプが、スタート・ストップである。
ルが１で、ＤＭＡＣ２０９チヤネルが３で、ＤＭＡＣ動
作タイプが、スタート・ストップである。
ＤＭＡＣ２０９の初期化及びプログラミングは、完全に
標準的であり、好適にはＭＣ６８４５０アーキテクチヤ
に合致するものである。要約すると、 ４チヤネル全て−ワード（１６ビツト）転送サイズ、要
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする、装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレス／単一アドレシング・モードを有
する装置、１８ビツト装置ボート、ＰＣＬ＝状況入力上
記に追加してさらに、 チャネルＯ：装置からメモリ（記憶２１０）転送、リン
クされたれたアレイ・チエイニング、ＰＣＬ＝割り込み
による状況入力 チャネル１：装置からメモリ（記憶２１０）転送、チエ
イニングなし チャネル２及び３：メモリ（記憶２１０）から装置への
転送、チエイニングなし ＤＭＡＣは、装置が１６ビツト・データをもつと「考慮
」するが、外部論理は、３２ビツト転送をもたらす。Ｄ
ＭＡＣ２０９のチャネルＯで使用されるリンクされたア
レイ・チエイニング・モードは、リンクされたリストが
存在することを意味し、それは、ＥＴＩＯ初期化ルーチ
ンによってセット・アップされる。チャネルＯが一旦開
始されると、それは、エラー条件によるか、またはリン
クされたリストの最後の有効エントリに遭遇することに
よってのみ停止する。正常動作では、５７８８に対する
割り込みはＤＭＡＣ２０９がメイルボックス読取を完了
する度毎に生じ、ファームウェアがリンクされたリスト
をリアルタイムでモニタして供給する。こうして、リス
トの最後のエントリには決して到達することがなく、チ
ャネル０は連続的に走る（アイドルする）。
標準的であり、好適にはＭＣ６８４５０アーキテクチヤ
に合致するものである。要約すると、 ４チヤネル全て−ワード（１６ビツト）転送サイズ、要
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする、装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレス／単一アドレシング・モードを有
する装置、１８ビツト装置ボート、ＰＣＬ＝状況入力上
記に追加してさらに、 チャネルＯ：装置からメモリ（記憶２１０）転送、リン
クされたれたアレイ・チエイニング、ＰＣＬ＝割り込み
による状況入力 チャネル１：装置からメモリ（記憶２１０）転送、チエ
イニングなし チャネル２及び３：メモリ（記憶２１０）から装置への
転送、チエイニングなし ＤＭＡＣは、装置が１６ビツト・データをもつと「考慮
」するが、外部論理は、３２ビツト転送をもたらす。Ｄ
ＭＡＣ２０９のチャネルＯで使用されるリンクされたア
レイ・チエイニング・モードは、リンクされたリストが
存在することを意味し、それは、ＥＴＩＯ初期化ルーチ
ンによってセット・アップされる。チャネルＯが一旦開
始されると、それは、エラー条件によるか、またはリン
クされたリストの最後の有効エントリに遭遇することに
よってのみ停止する。正常動作では、５７８８に対する
割り込みはＤＭＡＣ２０９がメイルボックス読取を完了
する度毎に生じ、ファームウェアがリンクされたリスト
をリアルタイムでモニタして供給する。こうして、リス
トの最後のエントリには決して到達することがなく、チ
ャネル０は連続的に走る（アイドルする）。
各ＤＭＡＣチャネルには２つの割り込みベクタ・レジス
タＮＩＶ、ＥＩＶ（第１８図）が設けられ、１つは正常
の動作終了のためのものであり、もう１つは検出された
エラーによって強制された終了のためのものである。こ
の実施例は、マイクロコード記憶１７４中に８つの個別
のＥＴＩＯ割り込みルーチンをもつ、全部で８つのベク
タを使用する。さらに、チャネル０の正常割り込みは、
２つの可能的意味、すなわち、ＰＣＬによって引き起こ
された「メイルボックス受信」、及びより一般的でない
「リンク・リストの終了によるチャネルの停止」を意味
する。割り込みハンドラは、ＤＭＡＣ状況リストをテス
トすることによってこれらを識別する。
タＮＩＶ、ＥＩＶ（第１８図）が設けられ、１つは正常
の動作終了のためのものであり、もう１つは検出された
エラーによって強制された終了のためのものである。こ
の実施例は、マイクロコード記憶１７４中に８つの個別
のＥＴＩＯ割り込みルーチンをもつ、全部で８つのベク
タを使用する。さらに、チャネル０の正常割り込みは、
２つの可能的意味、すなわち、ＰＣＬによって引き起こ
された「メイルボックス受信」、及びより一般的でない
「リンク・リストの終了によるチャネルの停止」を意味
する。割り込みハンドラは、ＤＭＡＣ状況リストをテス
トすることによってこれらを識別する。
５７８８フアームウエアはまた、初期化と、上述の３つ
の基本的データ転送の開始と、データ読取と、データ書
込と、メツセージ・キュー書込というＥＸＥＣ３７０の
ための４つのサービス・エントリを提供する。
の基本的データ転送の開始と、データ読取と、データ書
込と、メツセージ・キュー書込というＥＸＥＣ３７０の
ための４つのサービス・エントリを提供する。
ＥＴＩＯ初期化エントリは、通常、電源投入の直ぐ後で
呼び出されるが、エラー回復試行のための再初期化のた
めにも使用することができる。それは、ＢＣＵハードウ
ェアとＤＭＡＣ２０９をリセットし、構成及び制御値で
以て４つの全てのチャネル中のＤＭＡＣレジスタをプロ
グラムする。それはまた、必要なリンク・リスト及びチ
ャネルＯを開始して、ＤＭＡＣ２０９をして最初のリン
ク・リスト・パラメータを自動ロードさせ次にＡｌ２６
３ａ上のＢＣＵハードウェアからの要求遷移を待たせる
。
呼び出されるが、エラー回復試行のための再初期化のた
めにも使用することができる。それは、ＢＣＵハードウ
ェアとＤＭＡＣ２０９をリセットし、構成及び制御値で
以て４つの全てのチャネル中のＤＭＡＣレジスタをプロ
グラムする。それはまた、必要なリンク・リスト及びチ
ャネルＯを開始して、ＤＭＡＣ２０９をして最初のリン
ク・リスト・パラメータを自動ロードさせ次にＡｌ２６
３ａ上のＢＣＵハードウェアからの要求遷移を待たせる
。
別の３つのサービス・エントリは、ＤＭＡＣチャネル１
（データ読取〉、２（データ書込）、及び３（メツセ
ージ・キュー書込）を開始させるために呼び出される。
（データ読取〉、２（データ書込）、及び３（メツセ
ージ・キュー書込）を開始させるために呼び出される。
呼び出しプログラム（ＥＸＥＣ３７０）は、データ・ア
ドレス、カウントなどをプリセットされているワーク・
キュー・ブロックに対するポインタを提供する。これら
のルーチンは、ＤＭＡＣ２０９及びＢＣ１Ｊハードウェ
アを即時に開始させるか、または、もしＤＭＡＣチャネ
ルがビジーなら動作をキューに入れる（第４１Ｅ図に示
す個別の「作業保留」キューがこれら３つのチャネルの
めいめいのために保持されている）。要求されたサービ
スが一旦開始され、またはキューに入れられると、制御
は呼び出し側プログラムに戻され、割り込みハンドラは
、完了まで動作を続ける。
ドレス、カウントなどをプリセットされているワーク・
キュー・ブロックに対するポインタを提供する。これら
のルーチンは、ＤＭＡＣ２０９及びＢＣ１Ｊハードウェ
アを即時に開始させるか、または、もしＤＭＡＣチャネ
ルがビジーなら動作をキューに入れる（第４１Ｅ図に示
す個別の「作業保留」キューがこれら３つのチャネルの
めいめいのために保持されている）。要求されたサービ
スが一旦開始され、またはキューに入れられると、制御
は呼び出し側プログラムに戻され、割り込みハンドラは
、完了まで動作を続ける。
５７８８カスタム・ファームウェアの第３の、小さいけ
れども極めて重要な４ｊ［域は、カスタム・ハンドラに
対するものであるがＳ／８８オペレーテイング・システ
ムには透過的でる８つのＤＭＡ０割り込みに介入してベ
クタするための、Ｓ／８８オペレーテイング・システム
の変更部分である。それには、レベル６（通常、′ＩＬ
源障害のとき自動ベクタされる）としてオペレーティン
グ・システム中の標準アーキテクチャのＭＣ６８０２０
のベクタ・テーブルに変更を加え、オペレーティング・
システム中にそのカスタム割り込みハンドラを配置する
こヒに関与する。これは好適な実施例であるが、割り込
みのための初期化ルーチンに関連する章で後で説明する
ように、論理パス２２３上にベクタを配置するための論
理をＢＣＵ１５ｓ中に与え、以てベクタ変更の必要性を
解消することもできる。
れども極めて重要な４ｊ［域は、カスタム・ハンドラに
対するものであるがＳ／８８オペレーテイング・システ
ムには透過的でる８つのＤＭＡ０割り込みに介入してベ
クタするための、Ｓ／８８オペレーテイング・システム
の変更部分である。それには、レベル６（通常、′ＩＬ
源障害のとき自動ベクタされる）としてオペレーティン
グ・システム中の標準アーキテクチャのＭＣ６８０２０
のベクタ・テーブルに変更を加え、オペレーティング・
システム中にそのカスタム割り込みハンドラを配置する
こヒに関与する。これは好適な実施例であるが、割り込
みのための初期化ルーチンに関連する章で後で説明する
ように、論理パス２２３上にベクタを配置するための論
理をＢＣＵ１５ｓ中に与え、以てベクタ変更の必要性を
解消することもできる。
好適な実施例のＳ／８８フアームウエアは全てＭＣ６８
０２０アセンブラ言語で書かれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられる。
０２０アセンブラ言語で書かれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられる。
Ｓ／３７０プロセツサ８５のために必要なカスタマイズ
されたファームウェアには４つのカテゴリがある。
されたファームウェアには４つのカテゴリがある。
（１）Ｓ／８８疑似チヤネルに至るマイクロコード化さ
れたＩ１０命令 （２）Ｉ１０命令を含む、Ｓ／８８から入来する非同期
メツセージの処理 （３）全てのくエミュレートされた）Ｓ／３７０ 工１
０装置の構成データ及び状況の維持（４）ユーザー・マ
ニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
ドで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。
れたＩ１０命令 （２）Ｉ１０命令を含む、Ｓ／８８から入来する非同期
メツセージの処理 （３）全てのくエミュレートされた）Ｓ／３７０ 工１
０装置の構成データ及び状況の維持（４）ユーザー・マ
ニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
ドで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。
Ｓ／３７０には１０個のＩ１０タイプ命令が存在し、こ
れは、第“４４Ａないし１図を参照してより詳細に説明
する。
れは、第“４４Ａないし１図を参照してより詳細に説明
する。
ＣＬＲＣＨ−チャネル・クリア（チャネルのみの動作）
ＣＬＲＩＯ−Ｉ１０クリア
ＨＤＶ−装置停止
ＨＩＯ−Ｉ／Ｏ停止
ＲＩＯ−Ｉ／Ｏ再開
５ＩＯ−Ｉ１０開始
５ＩＯＦ−Ｉ／Ｏ高速開始
５ＴＩＤＣ−チャネルＩＤ記憶（チャネルのみの動作）
ＴＣＨ−チャネル・テスト（チャネルのみの動作）
ＴＩＯ−Ｉ１０テスト
これらの命令のおのおのは、Ｓ／３７０アーキテクチヤ
との整合性を維持しつつメイルボックス機構を介してＳ
／８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。
との整合性を維持しつつメイルボックス機構を介してＳ
／８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。
アダプタ１５４中のいくつかの興なるハードウェア条件
は、Ｓ／３７０プロセツサ８Ｓ中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能な原因の１
つである、「アダプタ注意」要求の活動化をもたらす。
は、Ｓ／３７０プロセツサ８Ｓ中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能な原因の１
つである、「アダプタ注意」要求の活動化をもたらす。
マイクロコードによるこの例外のサービスは、（もしプ
ロセッサ８５が待機状態にあるなら即時に）Ｓ／３７０
命令の間で生じる。「アダプタ注意」の最も頻度が高く
共通の原因は、ＰＥ８６が、Ｉ１０疑似チャネルＳ／８
８からＳ／３７０主記憶のＩＯＡ区画の固定メツセージ
・キュー領ｆｉｌ ８９へのメツセージを受は取ること
である。
ロセッサ８５が待機状態にあるなら即時に）Ｓ／３７０
命令の間で生じる。「アダプタ注意」の最も頻度が高く
共通の原因は、ＰＥ８６が、Ｉ１０疑似チャネルＳ／８
８からＳ／３７０主記憶のＩＯＡ区画の固定メツセージ
・キュー領ｆｉｌ ８９へのメツセージを受は取ること
である。
既存のＳ／３７０マイクロコ一ド例外ハンドラは、「ア
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダプタ１５４状況をテスト
し、「キュー非空」 （これは、メツセージが受は取ら
れたことを意味する）処理のみをカスタマイズし、別の
原因は、処理のために既存の非変更コードに戻る。
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダプタ１５４状況をテスト
し、「キュー非空」 （これは、メツセージが受は取ら
れたことを意味する）処理のみをカスタマイズし、別の
原因は、処理のために既存の非変更コードに戻る。
受信されたメツセージの決定されるカテゴリは、次のと
おりである。
おりである。
００００ ＮＯＰ： 動作しない。
０００１ ＲＥＳＥＴ： 既存のＳ／３７０プログ
ラム・リセット・ルーチンを呼び出す。
ラム・リセット・ルーチンを呼び出す。
０００２ ＣＬＥＡＲＲＥＳＥＴ： 既存のＳ／３
７０クリア・リセット・ルーチンを呼び出す。
７０クリア・リセット・ルーチンを呼び出す。
０００３ ＨＡＬＴ： Ｓ／３７０プログラム実行
を停止し、ｌ５ＴＥＰモードをターン・オンする。
を停止し、ｌ５ＴＥＰモードをターン・オンする。
０００４ ５ＴＥＰ： 命令ステップ、１つの命令を
実行し、停止する。
実行し、停止する。
０００５ Ｒ１１Ｎ： ｌ５ＴＥＰモードをリセッ
トし、プログラムの実行を再開する。
トし、プログラムの実行を再開する。
０００６ ＬＰＳＷ： メツセージ内に与えられた
ＰＳＷを使用して、Ｓ／３７０ｒロードＰＳＷＪ ＭＡ
ｍを実行する。停止状態を離れる。
ＰＳＷを使用して、Ｓ／３７０ｒロードＰＳＷＪ ＭＡ
ｍを実行する。停止状態を離れる。
０００７ ５Ｍ５Ｇ； ローカル（ＩＯＡ）装置状況
テーブル中で、１つまたはそれ以上の構成された装置の
ために、状況メツセージ−状況ビットを更新する。
テーブル中で、１つまたはそれ以上の構成された装置の
ために、状況メツセージ−状況ビットを更新する。
０００８ ＩＭＳＧ： 割り込みメツセージ−チャ
ネル・マスク状況に応じて、Ｓ／３７０ Ｉ１０割り
込みをキューに入れるかまたは、Ｓ／３７０ Ｉ１０
割り込みを直ちに提供する。
ネル・マスク状況に応じて、Ｓ／３７０ Ｉ１０割り
込みをキューに入れるかまたは、Ｓ／３７０ Ｉ１０
割り込みを直ちに提供する。
上記メツセージ・タイプ０００１−０００６は、（エミ
ュレートされた）Ｓ／３７０システム・コンソールでの
ユーザー人力から生じた状態制御のためのＳ／３７０マ
ニュアル動作である。
ュレートされた）Ｓ／３７０システム・コンソールでの
ユーザー人力から生じた状態制御のためのＳ／３７０マ
ニュアル動作である。
それらは、エラー回復または同期のために必要に応じて
、ＥＸＥＣ３７０によって＊ｉ強制することもできる。
、ＥＸＥＣ３７０によって＊ｉ強制することもできる。
メツセージ・タイプ０００７は、Ｓ／３７０に、電源損
失、オン／オフライン変更、装置検出エラーなどのＩ１
０装置の状況の非同期的変化を通知するために使用され
る。それはまた、Ｓ／８８からＳ／３７０への汎用通信
用に拡張することもできる。メツセージ・タイプ０００
８は、正常終了、またはエラー終了条件のどちらである
かについて、Ｉ１０１００終了状況を５７３７０に報告
するための手段である。これは常に、Ｓ／３７０におい
て、最終的なプログラム割り込み及び装置テーブル変更
をもたらすことになる。
失、オン／オフライン変更、装置検出エラーなどのＩ１
０装置の状況の非同期的変化を通知するために使用され
る。それはまた、Ｓ／８８からＳ／３７０への汎用通信
用に拡張することもできる。メツセージ・タイプ０００
８は、正常終了、またはエラー終了条件のどちらである
かについて、Ｉ１０１００終了状況を５７３７０に報告
するための手段である。これは常に、Ｓ／３７０におい
て、最終的なプログラム割り込み及び装置テーブル変更
をもたらすことになる。
次に、ＥＴＩＯ及びＥＸＥＣ３７０機能と、インターフ
ェースと、プロトコルと、命令フローについて説明する
。
ェースと、プロトコルと、命令フローについて説明する
。
Ｅ１８．システム・マイクロコード・デザイン（１）序
論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。Ｓ／３７０プロセツサ装
置８５内で走るコードは、制御記憶１７１中に保持され
、ＰＥ８５によって実行される時にＳ／３７０命令を解
釈°する。Ｉ１０開始、割り込み処理、オペレータ機能
、マシン・チエツク、及び初期マイクロプログラム・ロ
ード／プログラム・ロード（ＩＭＬ／ＩＰＬ）のための
マイクロコード化された命令は、特に、図に示されてい
るようにＳ／８８マイクロコードとインターフェースす
るようにデザインされている。そのインターフェースは
、ローカル記憶２１０と、Ｓ／３７０キヤツシユ３４０
と、プロセッサ８Ｓ及び６２の両方に対して割り込み能
力をもつＳ／３７０実記憶空間１６２とをもつインター
フェース論理８１の共通ハードウェア設備を有する。Ｓ
／８８コードにおいては、Ｓ／３７０マイクロコード・
ドライバがＣＣＷ変換と、割り込みハンドラと、エラー
・ハンドラと、ＩＭＬ／ＩＰＬと、Ｓ／８８アプリケー
ジ、Ｗン・インターフェース（ＥＸＥＣ／３７０）及び
Ｓ／８８オペレーテイング・システムと対話する同期化
コードを含む。
論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。Ｓ／３７０プロセツサ装
置８５内で走るコードは、制御記憶１７１中に保持され
、ＰＥ８５によって実行される時にＳ／３７０命令を解
釈°する。Ｉ１０開始、割り込み処理、オペレータ機能
、マシン・チエツク、及び初期マイクロプログラム・ロ
ード／プログラム・ロード（ＩＭＬ／ＩＰＬ）のための
マイクロコード化された命令は、特に、図に示されてい
るようにＳ／８８マイクロコードとインターフェースす
るようにデザインされている。そのインターフェースは
、ローカル記憶２１０と、Ｓ／３７０キヤツシユ３４０
と、プロセッサ８Ｓ及び６２の両方に対して割り込み能
力をもつＳ／３７０実記憶空間１６２とをもつインター
フェース論理８１の共通ハードウェア設備を有する。Ｓ
／８８コードにおいては、Ｓ／３７０マイクロコード・
ドライバがＣＣＷ変換と、割り込みハンドラと、エラー
・ハンドラと、ＩＭＬ／ＩＰＬと、Ｓ／８８アプリケー
ジ、Ｗン・インターフェース（ＥＸＥＣ／３７０）及び
Ｓ／８８オペレーテイング・システムと対話する同期化
コードを含む。
フォールト・トレラント・プロセッサ６２は、システム
のための全てのＩ １０．診断、障害分離、ＩＰＬ／Ｉ
ＭＬ及び同期化を実行する。このシステムは、ユーザー
の観点からは、Ｓ／３７０プログラムが実行している唯
一のプログラムであるため、コプロセッサ・システムの
ようにはみえない。システム管理者は、Ｓ／８８フオー
ルト・トレラント・オペレーティング・システムを通じ
てシステム属性を制御することができる。Ｓ／８８オペ
レーテイング・システムの主要な機能は、多重３７０チ
ャネル外観をもつＩ１０変換である。
のための全てのＩ １０．診断、障害分離、ＩＰＬ／Ｉ
ＭＬ及び同期化を実行する。このシステムは、ユーザー
の観点からは、Ｓ／３７０プログラムが実行している唯
一のプログラムであるため、コプロセッサ・システムの
ようにはみえない。システム管理者は、Ｓ／８８フオー
ルト・トレラント・オペレーティング・システムを通じ
てシステム属性を制御することができる。Ｓ／８８オペ
レーテイング・システムの主要な機能は、多重３７０チ
ャネル外観をもつＩ１０変換である。
全てのエラー及び回復！Ｉ能と、動的資源割当て機能は
、Ｓ／８８オペレーテイング・システムによって処理さ
れる。Ｓ／３７０オペレーテイング・システムによって
以前処理されていたマシン・チエツク及びオペレータ機
能は、命や５７８８オペレーテイング・システムに渡さ
れ、従って、その機能は、フォールト・トレラント様式
で処理することができる。
、Ｓ／８８オペレーテイング・システムによって処理さ
れる。Ｓ／３７０オペレーテイング・システムによって
以前処理されていたマシン・チエツク及びオペレータ機
能は、命や５７８８オペレーテイング・システムに渡さ
れ、従って、その機能は、フォールト・トレラント様式
で処理することができる。
第３９１！Ｉは、この例では開始Ｉ１０コマンドである
、Ｓ／３７０ Ｉ／Ｏコマンドの実行をあらｔ）ｔ、Ｓ
／３７０命令、（ＰＥ８５からＰ Ｅ ８２゛への）結
合ハードウェア、（ＰＥ６２上で実行される）結合マイ
クロコードＥＴＩＯ，及びＳ／８８プログラムＥＸＥＣ
３７０によって行なわれる動作が簡単に示され、その最
終ステップ−は、Ｓ／８８プロセツサＰＥｅ２上のｓ／
３７０ Ｉｌｏの実行である。
、Ｓ／３７０ Ｉ／Ｏコマンドの実行をあらｔ）ｔ、Ｓ
／３７０命令、（ＰＥ８５からＰ Ｅ ８２゛への）結
合ハードウェア、（ＰＥ６２上で実行される）結合マイ
クロコードＥＴＩＯ，及びＳ／８８プログラムＥＸＥＣ
３７０によって行なわれる動作が簡単に示され、その最
終ステップ−は、Ｓ／８８プロセツサＰＥｅ２上のｓ／
３７０ Ｉｌｏの実行である。
第４０５３は、ＥＸＥＣ３７０に関連するシステムの要
素及び機能と、ＳＴＯ実行の間に使用されるマイクロコ
ードを、制御フロー データ・フロー、１ｉ号及びハー
ドウェア／コード装置とともに示すｍｓ化されたｒＲ要
図である。
素及び機能と、ＳＴＯ実行の間に使用されるマイクロコ
ードを、制御フロー データ・フロー、１ｉ号及びハー
ドウェア／コード装置とともに示すｍｓ化されたｒＲ要
図である。
（２）ＥＴＩＯ／ＥＸＥＣ３７０プログラム・インター
フェース（第４１Ａ乃至Ｈ図と第４２図）この章では、
次の用語か使用される。
フェース（第４１Ａ乃至Ｈ図と第４２図）この章では、
次の用語か使用される。
ＥＸＥＣ３７０−３／３７０外１装！、サービス、構成
、オペレータのコンソールのエミュレーション及びサポ
ートに関連してＰＥ８２上で走り、マイクロコード記憶
１７４に記憶される全ての５７８８ソフトウエア。使用
頻度が小さいＥＸＥＣ３７０コードは、キャッシュ１７
３に記憶することができる。
、オペレータのコンソールのエミュレーション及びサポ
ートに関連してＰＥ８２上で走り、マイクロコード記憶
１７４に記憶される全ての５７８８ソフトウエア。使用
頻度が小さいＥＸＥＣ３７０コードは、キャッシュ１７
３に記憶することができる。
Ｓ／３７０マイクロコード−Ｓ／３７０プロセッサ動作
をサポートするＳ／３７０プロセツサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ−記憶１７４に保持されるＥＸＥＣ３７０とＢ
ＣＵ１５６の間のマイクロコード・インターフェース。
をサポートするＳ／３７０プロセツサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ−記憶１７４に保持されるＥＸＥＣ３７０とＢ
ＣＵ１５６の間のマイクロコード・インターフェース。
Ｓ／３７０ ＰＥ８６マイクロコード及びＥＸＥＣ３
７０は、第４１ Ａ５Ａの「プロトコル」を介して互い
に通信する。ＰＥ８６マイクロコードは、Ｉｌｏなとの
機能の実行を要求するＥＸＥＣ３７０に対してメツセー
ジを送り、ＥＸＥＣ３７０は、Ｉ１０機能の完了を示す
メツセージと、Ｉ／Ｏ装置及びチャネル状況変更に関す
るメツセージと、ＰＥ８６マイクロコードに、特定のＣ
ＰＵ機能を実行するように要求するメツセージを送る。
７０は、第４１ Ａ５Ａの「プロトコル」を介して互い
に通信する。ＰＥ８６マイクロコードは、Ｉｌｏなとの
機能の実行を要求するＥＸＥＣ３７０に対してメツセー
ジを送り、ＥＸＥＣ３７０は、Ｉ１０機能の完了を示す
メツセージと、Ｉ／Ｏ装置及びチャネル状況変更に関す
るメツセージと、ＰＥ８６マイクロコードに、特定のＣ
ＰＵ機能を実行するように要求するメツセージを送る。
これらのメツセージ（詳細は後述）は、キャッシュ・コ
ントローラ１５３、アダプタ１５４、ＢＣＵ１５８．及
びＤＭＡＣ２０９などをもつハードウェアを介してＰＥ
８５マイクロコードとＥＸＥＣ３７０の間で伝送される
。このメツセージ伝送サービスは、ＥＴＩＯによって、
ＥＸＥＣ３７０に対して可用ヒなされる。
ントローラ１５３、アダプタ１５４、ＢＣＵ１５８．及
びＤＭＡＣ２０９などをもつハードウェアを介してＰＥ
８５マイクロコードとＥＸＥＣ３７０の間で伝送される
。このメツセージ伝送サービスは、ＥＴＩＯによって、
ＥＸＥＣ３７０に対して可用ヒなされる。
ＥＴＩＯとＥＸＥＣ３７０の間のイン
ターフェース、及びＰＥ８ｆ５及びＥＸＥＣ３７０の間
のインターフェースについて次に、説明する。
のインターフェースについて次に、説明する。
ＥＸＥＣ３７０，Ｓ／８８４ｉ：よって実行さＦＬ６Ｓ
／３７０外部サポート・ソフトウェア、及びＰＥ８２上
で走るＢＣ１Ｊマイクロコード・ドライバ（ＥＴＩＯ）
の間のインターフェース（第４１Ｂ図〉は、記憶２１０
上に在駐する一組のキュー及びバッファと、１つの事象
ＩＤと、ＥＸＢＵＳＹ変数と、サブルーチン呼び出しシ
ーケンスからなる。サブルーチン呼び出しインターフェ
ースは、Ｓ／８８ヒＳ／３７０の間のデータ転送動作を
開始し、Ｓ／８８再ブ一ト時にＤＭＡＣ２０９とＢＣＵ
１６６を初期化する。キュー・インターフェースは、作
業項目を、処理することができるようになるまで追跡す
るために使用され、事象ｉＤインターフェース（Ｓ／８
８に対する割り込み）は、作業がキューに追加された時
にＥＸＥＣ３７０に通知する。
／３７０外部サポート・ソフトウェア、及びＰＥ８２上
で走るＢＣ１Ｊマイクロコード・ドライバ（ＥＴＩＯ）
の間のインターフェース（第４１Ｂ図〉は、記憶２１０
上に在駐する一組のキュー及びバッファと、１つの事象
ＩＤと、ＥＸＢＵＳＹ変数と、サブルーチン呼び出しシ
ーケンスからなる。サブルーチン呼び出しインターフェ
ースは、Ｓ／８８ヒＳ／３７０の間のデータ転送動作を
開始し、Ｓ／８８再ブ一ト時にＤＭＡＣ２０９とＢＣＵ
１６６を初期化する。キュー・インターフェースは、作
業項目を、処理することができるようになるまで追跡す
るために使用され、事象ｉＤインターフェース（Ｓ／８
８に対する割り込み）は、作業がキューに追加された時
にＥＸＥＣ３７０に通知する。
記憶２１０において、第４１Ｃ図に示すように１６＠の
４ＫＢブロツクが存在する。その１４個＜５ｏｏ−ｏ乃
至６００−１３）は、４ＫＢブロツク・バッファとして
使用される。残りの２つは、３２個の２５６バイト・ブ
ロック５０１−０乃至５０１−３１に分割される。４つ
のブロック６０１−０乃至６０１−３は、ハードウェア
通信のために使用され、５０１−４はキュー及び他のＥ
ＸＥＣ３７０及びＥＴＩＯに対する共通変数として使用
される。残りの２７個は、ワーク・キュー・バッファ（
ＷＱＢ）５０１−５乃至５０１−３１として使用される
。ブロック５０１−０及び６０１−１に等価なアドレス
空間において、ＢＣＵ１５６コマンド（Ｐ Ｅ ６２に
よって実行される）には２５６バイトが割当てられ、Ｄ
ＭＡＣレジスタ・アドレスには、ＢＣＵ１５６の動作に
関連して説明したようにＰＥ８２によってアクセスする
ために、２６６バイトが割当てられている。２７個のワ
ーク・キュー・バッファのおのおのは、１つの特定タス
クまたはサービス要求に関連するデータを保持する。２
６個のＷＱＢは、ＰＥ８５のマイクロコードによって開
始された要求にサービスするために使用される。残りの
ＷＱＢ（ＥＸＷＱＢ）５０１−３１は、５７８８によっ
て発起され、ＰＥ８５マイクロコードに送られる要求に
サービスするために予約されているゆ各ＷＱＢは、ベー
ス・アドレスと、ＤＭＡＣ２０９に記憶されるオフセッ
ト値によってアドレスされる。
４ＫＢブロツクが存在する。その１４個＜５ｏｏ−ｏ乃
至６００−１３）は、４ＫＢブロツク・バッファとして
使用される。残りの２つは、３２個の２５６バイト・ブ
ロック５０１−０乃至５０１−３１に分割される。４つ
のブロック６０１−０乃至６０１−３は、ハードウェア
通信のために使用され、５０１−４はキュー及び他のＥ
ＸＥＣ３７０及びＥＴＩＯに対する共通変数として使用
される。残りの２７個は、ワーク・キュー・バッファ（
ＷＱＢ）５０１−５乃至５０１−３１として使用される
。ブロック５０１−０及び６０１−１に等価なアドレス
空間において、ＢＣＵ１５６コマンド（Ｐ Ｅ ６２に
よって実行される）には２５６バイトが割当てられ、Ｄ
ＭＡＣレジスタ・アドレスには、ＢＣＵ１５６の動作に
関連して説明したようにＰＥ８２によってアクセスする
ために、２６６バイトが割当てられている。２７個のワ
ーク・キュー・バッファのおのおのは、１つの特定タス
クまたはサービス要求に関連するデータを保持する。２
６個のＷＱＢは、ＰＥ８５のマイクロコードによって開
始された要求にサービスするために使用される。残りの
ＷＱＢ（ＥＸＷＱＢ）５０１−３１は、５７８８によっ
て発起され、ＰＥ８５マイクロコードに送られる要求に
サービスするために予約されているゆ各ＷＱＢは、ベー
ス・アドレスと、ＤＭＡＣ２０９に記憶されるオフセッ
ト値によってアドレスされる。
各ＷＱＢ＜第４１図）は、１６バイトのメイル・ブロッ
ク５０５と、１８バイト・パラメータ・ブロック６０Ｂ
と、２２４バイト装置特定作業領域６０７を含む。メイ
ル・ブロック５０５は、ＥＸＥＣ３７０及びＰＥ８６ｖ
イクｏ：＋−’Ｆの閏で渡されるデータを含む。その内
容は、ＥＴ１０インターフェースに亙って透過的である
。パラメータ・ブロック５０６は、ＥＴＩＯとＥＸＥＣ
３７０の間で渡され、通常、ローカル記憶２１０と主記
憶１６２の間の転送に関連するパラメータを含む。作＊
１１ｔｆｉ５０７ハ、Ｅ Ｘ Ｅ Ｃ３７０ニよって所
有される。それは、要求された動作の進行と、現在のＳ
／３７０装置状況と、可能なユーザー・データと、５７
８８装置のタイプと、他のＥＸＥＣ３７０制御ブロック
に対するポインタと、エラー生起情報などに関するデー
タを含む。
ク５０５と、１８バイト・パラメータ・ブロック６０Ｂ
と、２２４バイト装置特定作業領域６０７を含む。メイ
ル・ブロック５０５は、ＥＸＥＣ３７０及びＰＥ８６ｖ
イクｏ：＋−’Ｆの閏で渡されるデータを含む。その内
容は、ＥＴ１０インターフェースに亙って透過的である
。パラメータ・ブロック５０６は、ＥＴＩＯとＥＸＥＣ
３７０の間で渡され、通常、ローカル記憶２１０と主記
憶１６２の間の転送に関連するパラメータを含む。作＊
１１ｔｆｉ５０７ハ、Ｅ Ｘ Ｅ Ｃ３７０ニよって所
有される。それは、要求された動作の進行と、現在のＳ
／３７０装置状況と、可能なユーザー・データと、５７
８８装置のタイプと、他のＥＸＥＣ３７０制御ブロック
に対するポインタと、エラー生起情報などに関するデー
タを含む。
メイル・ブロックＳＯ５は、ＰＥ８６マイクロコードと
ＥＸＥＣ３７０の間で渡される５７３７０ Ｉ１０情報
を含む次の４つのフィールドを有する。
ＥＸＥＣ３７０の間で渡される５７３７０ Ｉ１０情報
を含む次の４つのフィールドを有する。
ＯＰ −このフィールドは、ＥＸＥＣ３７０またはＰ
Ｅ８５マイクロコードからの要求を含む。
Ｅ８５マイクロコードからの要求を含む。
ＣＵＡ −１６ピツト・チャネル・ユニット・アドレ
ス 、ＣＡＷ −関連Ｉ１０命令が発行された時の、Ｓ／
３７０記憶１６２中の１６進位置４８の３２ビツトＳ／
３７０チヤネル・アドレス・ワードＣＣ前 −上記ＣＡ
ＷによってアドレスされるＳ／３７０チヤネル・コマン
ド・ワード。ＥＸＥＣ３７０が割り込み表示を返す時、
このフィールドは、Ｃ８Ｗ、Ｓ／３７０チヤネル状況ワ
ードを含む。
ス 、ＣＡＷ −関連Ｉ１０命令が発行された時の、Ｓ／
３７０記憶１６２中の１６進位置４８の３２ビツトＳ／
３７０チヤネル・アドレス・ワードＣＣ前 −上記ＣＡ
ＷによってアドレスされるＳ／３７０チヤネル・コマン
ド・ワード。ＥＸＥＣ３７０が割り込み表示を返す時、
このフィールドは、Ｃ８Ｗ、Ｓ／３７０チヤネル状況ワ
ードを含む。
パラメータ・ブロック５０６は、データ転送がＥＸＥＣ
３７０によって記憶２１０と主記憶１５２の間で要求さ
れる時に使用される１６個のパラメータを含む。
３７０によって記憶２１０と主記憶１５２の間で要求さ
れる時に使用される１６個のパラメータを含む。
（１）ｒｅｑ−ＥＴＩＯ要求フィールド二 〇動作な
し １ メイル・ブロックの内容を記憶１６２のＰＥ８５メ
ツセージ・キューに書込み、次に１１２Ｓ６ａ上にＢＣ
ＵからＰＵへの要求を発行する。
し １ メイル・ブロックの内容を記憶１６２のＰＥ８５メ
ツセージ・キューに書込み、次に１１２Ｓ６ａ上にＢＣ
ＵからＰＵへの要求を発行する。
２ Ｓ／３７０メモリからデータを読取る。
３ データをＳ／、３７０メモリに書き込む。
（２） ｒｅｔ −’ｒｅｑ」フィールドによってなさ
れた要求の結果。このフィールドは、ＥＸＥＣ３７０に
よって初期的にはゼロに保証される。もしゼロでない値
が戻るなら、ＥＴＩＯはある種のタイプのエラーを表示
している。
れた要求の結果。このフィールドは、ＥＸＥＣ３７０に
よって初期的にはゼロに保証される。もしゼロでない値
が戻るなら、ＥＴＩＯはある種のタイプのエラーを表示
している。
（３）カウント−転送されるべきバイトの数（４）Ｓ／
３７０アドレス−データが始まるＳ／３７０記憶中の位
置。これは必ずしもＣＣＷアドレス・フィールドではな
い。
３７０アドレス−データが始まるＳ／３７０記憶中の位
置。これは必ずしもＣＣＷアドレス・フィールドではな
い。
（５）キー−この１６ビツト・フィールドは、次のよう
なビット・パターンを含む。
なビット・パターンを含む。
ｐｐｋｋｋｋｌｏ ００００００００
ここで、ｐｐ＜優先順位）＝００で、ｋｋｋｋ＝適正な
５７３７０記憶保護キーである。
５７３７０記憶保護キーである。
バッファ・アドレス−データ領域が始まる記憶２１０中
の位置。これは４にバッファまたはＷＱＢの中にあって
よい。ＥＸＥＣ３７０は、次のような関係を保証する。
の位置。これは４にバッファまたはＷＱＢの中にあって
よい。ＥＸＥＣ３７０は、次のような関係を保証する。
＜Ｓ／３７０アドレス ＭＯＤ４）＝（バッファ・アド
レス ＭＯＤ ４） ＥＸＥＣ３７０は、ＷＱＢを維持するためにキューを使
用する。このキュー通信領ｆｉ５０１−４は、２５６バ
イト長であって、記憶２１０中のオフセット４００（１
６進）に存在する。第４１Ｅ図は、ＷＱＢに対するポイ
ンタ・エントリを保持するためにＷＱＢに対するＥＴＩ
ＯとＥＸＥＣ３７０の間で決定されたキューを示す。
レス ＭＯＤ ４） ＥＸＥＣ３７０は、ＷＱＢを維持するためにキューを使
用する。このキュー通信領ｆｉ５０１−４は、２５６バ
イト長であって、記憶２１０中のオフセット４００（１
６進）に存在する。第４１Ｅ図は、ＷＱＢに対するポイ
ンタ・エントリを保持するためにＷＱＢに対するＥＴＩ
ＯとＥＸＥＣ３７０の間で決定されたキューを示す。
ＦＲＥＥＱ５１０ 現在使用されてい−ないＷＱＢに
対するポインタを保持する。
対するポインタを保持する。
ＷＯＲＫＱ （ワークキュー）６１１ ＥＸＥＣ３７
０によってサービスされるのを待つＷＱＢに対するポイ
ンタを保持する。
０によってサービスされるのを待つＷＱＢに対するポイ
ンタを保持する。
Ｓ／３７１Ｑｉ５１２ ＥＸＥＣ３７０からＰＥ８６
へのメツセージ転送を待つＷＱＢに対するポインタを保
持する。
へのメツセージ転送を待つＷＱＢに対するポインタを保
持する。
Ｓ／３７２Ｑ５１３ キャッシュ・コントローラ１５
３からＳ／８８へのデータ転送を待つＷＱＢへのポイン
タを保持する。
３からＳ／８８へのデータ転送を待つＷＱＢへのポイン
タを保持する。
Ｓ／３．７３Ｑ５１４ Ｓ／８８からキャッシュ・コ
ントローラ１５３へのデータ転送を待つＷＱＢへのポイ
ンタを保持する。
ントローラ１５３へのデータ転送を待つＷＱＢへのポイ
ンタを保持する。
５８８Ｑ５１５ ＥＴＩＯサービスが完了した後のＷ
ＱＢに対するポインタを保持する。
ＱＢに対するポインタを保持する。
第４１Ｅｒ：Ｉ！Ｊは、キューを通るＷＱＢの経路を示
す。全てのキューは、Ｓ／８８再ブートの間に、ＥＸＥ
Ｃ３７０によって初期化される。空のＷＱＢ Ｃｈｉ、
ＦＲＥＥＱ上に保持サレル。Ｅ Ｔ Ｉ Ｏハ、リンク
・リスト６１６を埋めるための必要に応じて、ＦＲＥＥ
Ｑからそれらを除去する。ＤＭＡＣ２０９は、リンク・
リスト６１６を介して、記憶１６２からのメイルボック
ス領域１８８からのＳ／３７０メイルボツクス・エント
リを、空ＷＱＢのメイル・ブロック領域に配置する。埋
められたリンク・リスト上のＷＱＢは、ＥＴＩＯによっ
てワークキュー５１１上に移動される。ＥＴＩＯが１つ
のくまたはそれ以上の’）ＷＱＢをワークキュー５１１
上に移動しＥＸＥＣ３７０がビジーでない時、ＥＴＩＯ
はＥＸＥＣ３７０に事！ＩＤを通知する。ＥＸＥＣ３７
０は、それがサービスを要求する前にワーク・キューか
らＷＱＢを、除去する。
す。全てのキューは、Ｓ／８８再ブートの間に、ＥＸＥ
Ｃ３７０によって初期化される。空のＷＱＢ Ｃｈｉ、
ＦＲＥＥＱ上に保持サレル。Ｅ Ｔ Ｉ Ｏハ、リンク
・リスト６１６を埋めるための必要に応じて、ＦＲＥＥ
Ｑからそれらを除去する。ＤＭＡＣ２０９は、リンク・
リスト６１６を介して、記憶１６２からのメイルボック
ス領域１８８からのＳ／３７０メイルボツクス・エント
リを、空ＷＱＢのメイル・ブロック領域に配置する。埋
められたリンク・リスト上のＷＱＢは、ＥＴＩＯによっ
てワークキュー５１１上に移動される。ＥＴＩＯが１つ
のくまたはそれ以上の’）ＷＱＢをワークキュー５１１
上に移動しＥＸＥＣ３７０がビジーでない時、ＥＴＩＯ
はＥＸＥＣ３７０に事！ＩＤを通知する。ＥＸＥＣ３７
０は、それがサービスを要求する前にワーク・キューか
らＷＱＢを、除去する。
その要求の処理の間に、データはキャッシュ・コントロ
ーラ１５３とバッファ（ＷＱＢまたはブロック・バッフ
ァ）との閏で転送する必要があることがあり、あるいは
、メツセージをＰＥ８６マイクロコードに送る必要があ
ることがある。ＥＴＩＯは、このサービスをＥＸＥＣ３
７０に提供する。ＥＸＥＣ３７０は、適正なりＣＵ１５
Ｂ動作を開始するＥＴＩＯを呼び出し、あるいは、もし
ハードウェア資源がビジーであるなら、ＷＱＢを適切な
Ｓ／３７０Ｑ上に配置する。３つのサービス（Ｓ／３７
０に対するメツセージの送信、Ｓ／３７０に対するデー
タの転送、及びＳ／３７０からのデータの転送）は、固
有のキュー５１２、Ｓ１３及び５１４をもつ。ＷＱＢは
、ＥＸＥＣ３７０スレッド上にある間にＥＴＩＯコード
によってＳ／３７０キユーの１つの上に追加される。Ｉ
１０サービスが完了した時、ＥＴＩＯ割り込みルーチン
はＳ／８８Ｑ５１５上にＷＱＢを配置し、もしＥＸＥＣ
３７０がビジーでないなら、そのＥＸ３７０事象ＩＤを
通知する。
ーラ１５３とバッファ（ＷＱＢまたはブロック・バッフ
ァ）との閏で転送する必要があることがあり、あるいは
、メツセージをＰＥ８６マイクロコードに送る必要があ
ることがある。ＥＴＩＯは、このサービスをＥＸＥＣ３
７０に提供する。ＥＸＥＣ３７０は、適正なりＣＵ１５
Ｂ動作を開始するＥＴＩＯを呼び出し、あるいは、もし
ハードウェア資源がビジーであるなら、ＷＱＢを適切な
Ｓ／３７０Ｑ上に配置する。３つのサービス（Ｓ／３７
０に対するメツセージの送信、Ｓ／３７０に対するデー
タの転送、及びＳ／３７０からのデータの転送）は、固
有のキュー５１２、Ｓ１３及び５１４をもつ。ＷＱＢは
、ＥＸＥＣ３７０スレッド上にある間にＥＴＩＯコード
によってＳ／３７０キユーの１つの上に追加される。Ｉ
１０サービスが完了した時、ＥＴＩＯ割り込みルーチン
はＳ／８８Ｑ５１５上にＷＱＢを配置し、もしＥＸＥＣ
３７０がビジーでないなら、そのＥＸ３７０事象ＩＤを
通知する。
第４２図は、キューを通じてのＷＱＢの移動と、ＥＸＥ
Ｃ３７０，インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
られすものである。もとの作業要求が完全に完了した時
、すなわちデータ転送が完了した時、１０割り込みが（
もしあるなら）ＰＥ８５に送られ、ＥＸＥＣ３７０７！
１ｔＷＱＢにＦＲＥＥＱを戻す。ＥＸＥＣ３７０は、先
ず５８８Ｑ６１６をチエツクし、次にワークキュー５１
１をチエツクすることにより次のタスクを取得する。そ
してもしその両方が空なら、ＥＸＥＣ３７０はＥＸＢＵ
ＳＹ変数をゼロにセットし、ＥＸ３７０事象が通知され
るのを待つ。ＥＸＥＣ３７０は、それが通知された時に
、処理を開始する前にＥＸＢＵＳＹを１にセットする。
Ｃ３７０，インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
られすものである。もとの作業要求が完全に完了した時
、すなわちデータ転送が完了した時、１０割り込みが（
もしあるなら）ＰＥ８５に送られ、ＥＸＥＣ３７０７！
１ｔＷＱＢにＦＲＥＥＱを戻す。ＥＸＥＣ３７０は、先
ず５８８Ｑ６１６をチエツクし、次にワークキュー５１
１をチエツクすることにより次のタスクを取得する。そ
してもしその両方が空なら、ＥＸＥＣ３７０はＥＸＢＵ
ＳＹ変数をゼロにセットし、ＥＸ３７０事象が通知され
るのを待つ。ＥＸＥＣ３７０は、それが通知された時に
、処理を開始する前にＥＸＢＵＳＹを１にセットする。
全てのキューと、ＥＸ３７０事本ＩＤと、ＥＸＢＵＳＹ
変数は、第４１Ｆ図に示すように、記憶２１０のキュー
共通領域６０１−４に在駐する。
変数は、第４１Ｆ図に示すように、記憶２１０のキュー
共通領域６０１−４に在駐する。
各キューは、第４１Ｇ図に示すように、その性質上環状
であって、２つのインデックス・タイプのポインタ、充
満インデックス５１７と空インデックス５１８をもつ。
であって、２つのインデックス・タイプのポインタ、充
満インデックス５１７と空インデックス５１８をもつ。
充満インデックス５１７は、満杯の次のキュー・エント
リを指し示し、空インデックス５１８は、空の次のエン
トリを指し示す。６つのキューは全て３２個のエントリ
をもちＷＱＢは２７個しかないので、６つのキューは全
て決してオーバーフローすることがない。
リを指し示し、空インデックス５１８は、空の次のエン
トリを指し示す。６つのキューは全て３２個のエントリ
をもちＷＱＢは２７個しかないので、６つのキューは全
て決してオーバーフローすることがない。
各キューは、次のものも含む。
ｑｉｄ このキューを識別する。
ＱＳＩＺＥこのキュー中のエントリの数（ｎ）口（ｉ）
このキュー中のＷＱＢを指し示すアドレス・エント
リ ハードウェア通信９１ｔ域は、１０２４バイトを含む。
このキュー中のＷＱＢを指し示すアドレス・エント
リ ハードウェア通信９１ｔ域は、１０２４バイトを含む。
Ｅ％ＣＵｉＪｉｌｔ領域は、アドレス空間の５１２バイ
トを使用する。リンク・リスト６１６は、４８０バイト
までを使用する。３２バイトは、別のハードウェア通信
要しのために予約されている。
トを使用する。リンク・リスト６１６は、４８０バイト
までを使用する。３２バイトは、別のハードウェア通信
要しのために予約されている。
リンク・リスト５１６（第４１Ｈ図）は、ＤＭＡＣ２０
９によって、記憶１６２のメイルボックス領域１８８か
らメイル・ブロック項目を搬入するために使用される。
９によって、記憶１６２のメイルボックス領域１８８か
らメイル・ブロック項目を搬入するために使用される。
ＦＲＥＥＱ５１０からのＶＶＱＢは、リンク・リスト５
１６中のエントリを埋めるために使用される。各リンク
・リスト・エントリは、１０バイトを有し、データを入
れるべき記憶２１０中のＷＱＢのアドレスと、転送すべ
きデータのバイト・カウント（１６）と、リスト中の次
のリンク・エントリのアドレスを識別する。
１６中のエントリを埋めるために使用される。各リンク
・リスト・エントリは、１０バイトを有し、データを入
れるべき記憶２１０中のＷＱＢのアドレスと、転送すべ
きデータのバイト・カウント（１６）と、リスト中の次
のリンク・エントリのアドレスを識別する。
ＤＭＡＣ２０９＜チャネル０〉は、次のゼロ・リンク・
アドレスをもつリンク・リスト・エントリに到達したと
きに５７８８に割り込む。ＤＭＡＣ２０９（チャネル０
）のリスト中の現在の位置は、いかなる時でもソフトウ
ェアに可用である。
アドレスをもつリンク・リスト・エントリに到達したと
きに５７８８に割り込む。ＤＭＡＣ２０９（チャネル０
）のリスト中の現在の位置は、いかなる時でもソフトウ
ェアに可用である。
その割り込みエントリ・ポイントに加えて、ＥＴＩＯは
、外部呼び出し可能な２つのエントリ・ポイントをもつ
。すなわち、 ｅｔｉｏ １ｎｉｔ ｅｔｉｏ（ｖｂｎ） ＥＸＥＣ３７０は、ＥＸＥＣ３７０が初期化している間
に、Ｓ／８８再ブート毎にｅｔｉｏ １ｎｉｔを呼び出
す。キューは既に初期化されており、事象ＩＤフィール
ドは有効である。ＰＥ８５マイクロコードは、まだ動作
していないが、それはＩＭＬ（初期マイクロプログラム
・ロード）の途中であるかもしれない。
、外部呼び出し可能な２つのエントリ・ポイントをもつ
。すなわち、 ｅｔｉｏ １ｎｉｔ ｅｔｉｏ（ｖｂｎ） ＥＸＥＣ３７０は、ＥＸＥＣ３７０が初期化している間
に、Ｓ／８８再ブート毎にｅｔｉｏ １ｎｉｔを呼び出
す。キューは既に初期化されており、事象ＩＤフィール
ドは有効である。ＰＥ８５マイクロコードは、まだ動作
していないが、それはＩＭＬ（初期マイクロプログラム
・ロード）の途中であるかもしれない。
ＥＸＥＣ３７０は、データまたはメツセージをＳ／３７
０との間で転送してもらうことを要望する場合は常に、
ｅｔｉｏ （ｗｂｎ）を呼び出す。
０との間で転送してもらうことを要望する場合は常に、
ｅｔｉｏ （ｗｂｎ）を呼び出す。
パラメータｗｂｎは、サービス要求を含むＷＱＢを識別
する２バイト整数ワーク・キュー・バッファ番号である
。、ｗｂｎは、インデックス値であり、０から２７の範
囲にある。サービス要求は、パラメータ・ブロック中の
ｒｅｑフィールドによって識別されるｅ ｒｅｑフィー
ルド値は、次のとおりである＝１！このメイル・ブロッ
クの内容を記憶１６２中のＳ／３７０メツセージ・キュ
ー１８９に書込み、次にＢＣＵからＰＵへの要求を発行
する、２冨Ｓ／３７０Ｇ８Ｈ１６２から指定された記憶
２１０！域へデータを書込む、３ ＝ Ｓ／３７０記憶
から指定された記憶２１０領域へデータを書き込む。
する２バイト整数ワーク・キュー・バッファ番号である
。、ｗｂｎは、インデックス値であり、０から２７の範
囲にある。サービス要求は、パラメータ・ブロック中の
ｒｅｑフィールドによって識別されるｅ ｒｅｑフィー
ルド値は、次のとおりである＝１！このメイル・ブロッ
クの内容を記憶１６２中のＳ／３７０メツセージ・キュ
ー１８９に書込み、次にＢＣＵからＰＵへの要求を発行
する、２冨Ｓ／３７０Ｇ８Ｈ１６２から指定された記憶
２１０！域へデータを書込む、３ ＝ Ｓ／３７０記憶
から指定された記憶２１０領域へデータを書き込む。
サブルーチンＥＴＩＯは、もし要求されたｌ１ＯＩ！能
を即時に開始することができないなら、このＷＱＢをＳ
／３７０１Ｑ、Ｓ／３７０２Ｑ、Ｓ／３７０３Ｑ上にキ
ューする。ＥＴＩＯ割り込みルーチンは、前の動作が終
了した時、適当なＳ／３７０Ｑから次のＷＱＢを出す。
を即時に開始することができないなら、このＷＱＢをＳ
／３７０１Ｑ、Ｓ／３７０２Ｑ、Ｓ／３７０３Ｑ上にキ
ューする。ＥＴＩＯ割り込みルーチンは、前の動作が終
了した時、適当なＳ／３７０Ｑから次のＷＱＢを出す。
もしｒｅｑフィールドが１を含むなら、ＰＥ８６には、
メイル・ブロック・エントリが記憶１６２のＳ／３７０
メツセージ・キュー領域１８９にあるようになるまで（
例えば割り込みによって）通知されるべきでない。
メイル・ブロック・エントリが記憶１６２のＳ／３７０
メツセージ・キュー領域１８９にあるようになるまで（
例えば割り込みによって）通知されるべきでない。
もしＳ／３７０メツセージ・キュー１８９が満杯なら、
パラメータ・ブロックのｒｅｔフィールド中のエラーが
ＥＸＥＣ３７０に対する問題を識別することになる。も
し必要なら、ＥＸＥＣ３７０は、バックアップ・キュー
・サポートを提供することができる。
パラメータ・ブロックのｒｅｔフィールド中のエラーが
ＥＸＥＣ３７０に対する問題を識別することになる。も
し必要なら、ＥＸＥＣ３７０は、バックアップ・キュー
・サポートを提供することができる。
（３）ＥＸＥＣ３７０、Ｓ／３７０マイクロコード・プ
ロトコル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの間の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。ＥＸＥＣ３７０
及びＳ／３７０マイクロコードは、やりとりされる１５
バイト・メツセージ（第４１Ｄ図のメイル・ブロックＳ
Ｏ５を参照）を介して互いに通信する。各側のレシーバ
のために、ＦＩＦＯ［でメツセージを保持するキューが
ある。また、通知機構（ＰＵからＢＣＵ。
ロトコル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの間の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。ＥＸＥＣ３７０
及びＳ／３７０マイクロコードは、やりとりされる１５
バイト・メツセージ（第４１Ｄ図のメイル・ブロックＳ
Ｏ５を参照）を介して互いに通信する。各側のレシーバ
のために、ＦＩＦＯ［でメツセージを保持するキューが
ある。また、通知機構（ＰＵからＢＣＵ。
及びＢＣＵからＰｔＪｉｌ！［）もある。メイル・ブロ
ック５０５においては、１６ピツトＳ／３７０ ０Ｐコ
ード・フィールド「ＯＰ」が、ＥＸＥＣ３７Ｏまたは５
７３７０マイクロコードからの要求または応答を含む。
ック５０５においては、１６ピツトＳ／３７０ ０Ｐコ
ード・フィールド「ＯＰ」が、ＥＸＥＣ３７Ｏまたは５
７３７０マイクロコードからの要求または応答を含む。
１６ビツト・チャネル・ユニット・アドレス（ｃＬＩＡ
）は、Ｓ／３７０ Ｉ１０命令のオペランド・アドレ
スである。ＣＡＷは、そのＩ１０命令が発行された時の
Ｓ／３７０記憶１６２中の１６進位置４８の３２ビツト
内容であり、記憶キーを含む。８バイトＣＣＷは、上記
ＣＡＷによってアドレスされる。ＥＸＥＣ３７０が割り
込み表示を返す時、このフィールドはそのＣ８Ｗを含む
。ＰＥ８６は、Ｉ／Ｏ割り込みを引き起こす時Ｓ／’３
７０１６進位置４０にそのＣ３Ｗを記憶する。ＣＵＡフ
ィールドは不変のままである。
）は、Ｓ／３７０ Ｉ１０命令のオペランド・アドレ
スである。ＣＡＷは、そのＩ１０命令が発行された時の
Ｓ／３７０記憶１６２中の１６進位置４８の３２ビツト
内容であり、記憶キーを含む。８バイトＣＣＷは、上記
ＣＡＷによってアドレスされる。ＥＸＥＣ３７０が割り
込み表示を返す時、このフィールドはそのＣ８Ｗを含む
。ＰＥ８６は、Ｉ／Ｏ割り込みを引き起こす時Ｓ／’３
７０１６進位置４０にそのＣ３Ｗを記憶する。ＣＵＡフ
ィールドは不変のままである。
「動作」メツセージは、部分的または完全にＥＸＥＣ３
７０によって処理されるべきＳ／３７０命令に遭遇する
時はいつでも、Ｓ／３７０マイクロコードによってＥＸ
ＥＣ３７０に送られる。
７０によって処理されるべきＳ／３７０命令に遭遇する
時はいつでも、Ｓ／３７０マイクロコードによってＥＸ
ＥＣ３７０に送られる。
「動作」メツセージは、第４１ Ｄｉｓｃのメイル・ブ
ロック５０５に関連する上述の情報を含む。
ロック５０５に関連する上述の情報を含む。
Ｓ／３７０に送られるＥＸＥＣ３７０メツセージは次の
ものを含む。
ものを含む。
１、「リセット」メツセージ（ＯＰＰＩ３は、５７３７
０マイクロコードにＳ／３７０リセツトの処理を要求す
る。
０マイクロコードにＳ／３７０リセツトの処理を要求す
る。
２、「クリア・リセット」メツセージ（ＯＰ −２）は
、Ｓ／３７０リセツト及びクリア記憶を要求する。
、Ｓ／３７０リセツト及びクリア記憶を要求する。
３、「停止」メツセージは、Ｓ／３７０に、Ｓ／３７０
命令のフェッチを停止し、更なる命令を待つことを要求
する。「停止」メツセージは、ＯＰフィールド瓢３を含
む。
命令のフェッチを停止し、更なる命令を待つことを要求
する。「停止」メツセージは、ＯＰフィールド瓢３を含
む。
４、「ステップ」メツセージ（ＯＰ冨４）は、ＲＯＭＡ
Ｎ Ｓ／３７０マイクロコードに、１つのＳ／３７０
命令をフェッチ及び実行し「停止」モードに入るべきこ
とを要求する。
Ｎ Ｓ／３７０マイクロコードに、１つのＳ／３７０
命令をフェッチ及び実行し「停止」モードに入るべきこ
とを要求する。
６、「ラン」メツセージ（ＯＰ＝５）は、Ｓ／３７０マ
イクロコードに、Ｓ／３７０ｍ令をフェッチし実行する
その正常モードに入るように要求する。
イクロコードに、Ｓ／３７０ｍ令をフェッチし実行する
その正常モードに入るように要求する。
６、ＬＰＳＷメツセージ（ＯＰ−６） は、Ｓ／３７０
マイクロコードに、ＬＰＳＷ（ロード・プログラム状況
ワード）メツセージのアドレス・フィールドに指定され
たアドレスを使用してＳ／３７０ＬＰＳＷ命令を実行す
るように要求する。
マイクロコードに、ＬＰＳＷ（ロード・プログラム状況
ワード）メツセージのアドレス・フィールドに指定され
たアドレスを使用してＳ／３７０ＬＰＳＷ命令を実行す
るように要求する。
７．８Ｍ５Ｇメツセージ（ＯＰ品７）は、１つまたはそ
れ以上の構成されたＳ／３７０ Ｉ１０装置の変更の
状況を表示する。
れ以上の構成されたＳ／３７０ Ｉ１０装置の変更の
状況を表示する。
８、Ｉ○ｌＮＴＲメツセージ（ＯＰ＝８）は、Ｉ１０１
００完了を示す。もしそのチャネルがマスクされていな
いなら、Ｓ／３７０マイクロコードがＩ／Ｏ割り込みを
開始することになる。もしそのチャネルがマスクされて
いるなら、Ｓ／３７０マイクロコードは、そのＣ６Ｗを
装置状況テーブルにセーブし、装置状況を０１（ｃ８Ｗ
記憶済み）にセットする。ｌ０ＩＮＴＲメツセージはま
た、ＣＵＡ及びＮＣ（ＤＳＴ ＣＵＡ中に配置される
）次フィールドを含む。
００完了を示す。もしそのチャネルがマスクされていな
いなら、Ｓ／３７０マイクロコードがＩ／Ｏ割り込みを
開始することになる。もしそのチャネルがマスクされて
いるなら、Ｓ／３７０マイクロコードは、そのＣ６Ｗを
装置状況テーブルにセーブし、装置状況を０１（ｃ８Ｗ
記憶済み）にセットする。ｌ０ＩＮＴＲメツセージはま
た、ＣＵＡ及びＮＣ（ＤＳＴ ＣＵＡ中に配置される
）次フィールドを含む。
キャッシュ・コントローラ１５３からの２つのメツセー
ジ、「フェッチ」及び「記憶」は、メツセージというよ
りも寧ろ論理機能である。それは、ＣＮＴ及び「アドレ
ス」フィールドのための奇数または偶数値を可能ならし
めるために必要である。
ジ、「フェッチ」及び「記憶」は、メツセージというよ
りも寧ろ論理機能である。それは、ＣＮＴ及び「アドレ
ス」フィールドのための奇数または偶数値を可能ならし
めるために必要である。
それらのフィールドは、
ＢＵＦ−２バイト； 記憶２１０中のバッファ・アドレ
ス ＣＮＴ−２バイト二 バイト・カウントＡＤＤＲ−４バ
イト： Ｓ／３７０＆ｌ！憶７’ドレス・ワード／キ
ー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０装置の状況についての情報を含むテーブルを維持する
。その情報の主要なｉ９ｒは、次のものである。
ス ＣＮＴ−２バイト二 バイト・カウントＡＤＤＲ−４バ
イト： Ｓ／３７０＆ｌ！憶７’ドレス・ワード／キ
ー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０装置の状況についての情報を含むテーブルを維持する
。その情報の主要なｉ９ｒは、次のものである。
装置条件−これは、Ｔｌ０１ＳＩＯなどの後のＣＲ（Ｓ
／３７０条件レジスタ）の即時的セットを許容する。
／３７０条件レジスタ）の即時的セットを許容する。
装置次−Ｉ１０割り込みを取得するときに使用されるべ
き次の条件 装置Ｃ５Ｗ−マスクされた３７０ Ｉ１０割り込みの
ために維持される ３７０装置につき、ＤＳＴ （ｃＵＡ）の次の４つの興
なる装置条件が可能である。
き次の条件 装置Ｃ５Ｗ−マスクされた３７０ Ｉ１０割り込みの
ために維持される ３７０装置につき、ＤＳＴ （ｃＵＡ）の次の４つの興
なる装置条件が可能である。
ｏｏ ｉ置しディ
０１ 装置レディでない、ＣＳＷ記憶済み１０ 装置ビ
ジー １１ 装置動作しない Ｓ／３７０袈置上のＩ１０１００完了時点で、Ｃ５Ｗ（
チャネル状況ワード〉がチャネルによってＣＰＵに送ら
れる。もしそのチャネルがマスク・オフされているなら
、ＣＰＵはそのＣ８Ｗを受は入れない。
ジー １１ 装置動作しない Ｓ／３７０袈置上のＩ１０１００完了時点で、Ｃ５Ｗ（
チャネル状況ワード〉がチャネルによってＣＰＵに送ら
れる。もしそのチャネルがマスク・オフされているなら
、ＣＰＵはそのＣ８Ｗを受は入れない。
この実施例では、もしチャネルがマスクされているなら
、Ｓ／３７０マイクロコードがＣ８Ｗをセーブして、Ｄ
ＳＴ （ｃＵＡ）条件を０１にセットする。後のＣ８Ｗ
またはＳＩＯは、セーブされたＣ８Ｗの記憶と、条件コ
ード（ｃＳＷ記憶済み）のＣＲへの配置をもたらす。Ｓ
／３７０マイクロコードが初期化されるとき、Ｓ／３７
０マイクロコードは、全ての装置が動作するとは想定し
ない、Ｓ／８Ｂは、サポートすべき各装置毎に「オンラ
イン・メツセージ」を送ることになる。
、Ｓ／３７０マイクロコードがＣ８Ｗをセーブして、Ｄ
ＳＴ （ｃＵＡ）条件を０１にセットする。後のＣ８Ｗ
またはＳＩＯは、セーブされたＣ８Ｗの記憶と、条件コ
ード（ｃＳＷ記憶済み）のＣＲへの配置をもたらす。Ｓ
／３７０マイクロコードが初期化されるとき、Ｓ／３７
０マイクロコードは、全ての装置が動作するとは想定し
ない、Ｓ／８Ｂは、サポートすべき各装置毎に「オンラ
イン・メツセージ」を送ることになる。
その装置は、そのＣＵＡ（ｌ！Ｉ制御ユニット・アドレ
スによって識別される。
スによって識別される。
（４）Ｓ／３７０マイクロコードとＥＸＥＣ３７０の間
の命令フロー ＰＥ８５がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ１０命令に遭遇し、そのＩ１
０命令はこの実施例ではＳ／８８プロセツサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。
の命令フロー ＰＥ８５がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ１０命令に遭遇し、そのＩ１
０命令はこの実施例ではＳ／８８プロセツサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。
第４４Ａ乃至り図（及び第４３図）は、これらのＳ／３
７０ Ｉ１０実行命令のために利用されるマイクロコ
ード・シーケンス・フローである。ＢＣＵ１５６（及び
アダプタ１５４）は、Ｓ／８８ハードウエアによる最終
的なＳ／３７０ Ｉ１０命令の実行を有効化するため
の主要ハードウェア結合機構である。ＢＣＩＪ１６Ｂ内
で、ＤＭＡＣ２０９は、動作及びデータの流れを導くた
めの主要な「交通巡査」の役割を果たす。ＤＭＡＣ２０
９のチャネル０は、Ｓ／３７０からＩ１０コマンドを受
は取り、チャネル１はＳ／３７０からのデータ・フロー
を処理し、チャネル２はＳ／３７０へのデータ・フロー
を処理し、チャネル３はＳ／３７０に対して割り込み（
及び他の）メツセージを送る。ＢＣＵ１５６中のローカ
ル記憶２１０は、Ｓ／３７０とＳ／８８の間の通信領域
を形成する。
７０ Ｉ１０実行命令のために利用されるマイクロコ
ード・シーケンス・フローである。ＢＣＵ１５６（及び
アダプタ１５４）は、Ｓ／８８ハードウエアによる最終
的なＳ／３７０ Ｉ１０命令の実行を有効化するため
の主要ハードウェア結合機構である。ＢＣＩＪ１６Ｂ内
で、ＤＭＡＣ２０９は、動作及びデータの流れを導くた
めの主要な「交通巡査」の役割を果たす。ＤＭＡＣ２０
９のチャネル０は、Ｓ／３７０からＩ１０コマンドを受
は取り、チャネル１はＳ／３７０からのデータ・フロー
を処理し、チャネル２はＳ／３７０へのデータ・フロー
を処理し、チャネル３はＳ／３７０に対して割り込み（
及び他の）メツセージを送る。ＢＣＵ１５６中のローカ
ル記憶２１０は、Ｓ／３７０とＳ／８８の間の通信領域
を形成する。
ローカル・パス２２３／２４７は、Ｓ／８８プロセツサ
６２をＤＭＡＣ２０９とローカル記憶２１０に結合する
。ローカル・パス２２３／２４７は、ＤＭＡＣ２０９と
記憶２１０とを、ＢＣＵＩ５８及びアダプタ１５４中の
高速ハードウェアを介してＳ／３７０に結合する。
６２をＤＭＡＣ２０９とローカル記憶２１０に結合する
。ローカル・パス２２３／２４７は、ＤＭＡＣ２０９と
記憶２１０とを、ＢＣＵＩ５８及びアダプタ１５４中の
高速ハードウェアを介してＳ／３７０に結合する。
！Ｅｉ／３７０ Ｉ１０命令は、Ｓ／３７０内の処理
のためＳ／３７０マイクロコード・ルーチンにディスバ
ッチされ、Ｓ／８８アプリケージ窯ン・プログラムＥＸ
ＥＣ３７０は（その関連５７８８ＥＴＩＯマイクロコー
ドとともに）最終のＩ１０実行を行う。アダプタ１５４
とＢＣＵ１５Ｂは、Ｓ／３７０とＳ／８８の間のハード
ウェア接続を形成する。開始Ｉ１０マイクロコード・ル
ーチンは、各装置の状況を追跡するテーブルＤＳＴをも
ち、例えばもし既にＳＩＯを発生し、それがビジーであ
り、割り込みを受は収っているなら、それは現在可用で
ある。この情報は、条件コードＣＣ中に含まれる。
のためＳ／３７０マイクロコード・ルーチンにディスバ
ッチされ、Ｓ／８８アプリケージ窯ン・プログラムＥＸ
ＥＣ３７０は（その関連５７８８ＥＴＩＯマイクロコー
ドとともに）最終のＩ１０実行を行う。アダプタ１５４
とＢＣＵ１５Ｂは、Ｓ／３７０とＳ／８８の間のハード
ウェア接続を形成する。開始Ｉ１０マイクロコード・ル
ーチンは、各装置の状況を追跡するテーブルＤＳＴをも
ち、例えばもし既にＳＩＯを発生し、それがビジーであ
り、割り込みを受は収っているなら、それは現在可用で
ある。この情報は、条件コードＣＣ中に含まれる。
その章は、さまざまなＳ／３７０ Ｉ１０１００ため
の命令フローを記述する。この章で使用される特定の処
理及び用詔は、この章の最後に定義されている。動作°
は次のとおりである。
の命令フローを記述する。この章で使用される特定の処
理及び用詔は、この章の最後に定義されている。動作°
は次のとおりである。
（１）チャネル・クリア（第４４Ａ図）−この命令は、
アドレスされたチャネルにおけるＩ１０システム・リセ
ットを引き起こし、システム・リセットがアドレスされ
たチャネル上の全ての装置に通知される。Ｓ／３７０マ
イクロコードは、そのチャネル上にどの増重が実際にあ
るかは知らず、従って、そのチャネル上の全てのエント
リについてＣＣ−３をセットする。その後、ＥＸＥＣ３
７０は、そのチャネル上の構成を再定族するために５Ｍ
５Ｇを送ることになる。
アドレスされたチャネルにおけるＩ１０システム・リセ
ットを引き起こし、システム・リセットがアドレスされ
たチャネル上の全ての装置に通知される。Ｓ／３７０マ
イクロコードは、そのチャネル上にどの増重が実際にあ
るかは知らず、従って、そのチャネル上の全てのエント
リについてＣＣ−３をセットする。その後、ＥＸＥＣ３
７０は、そのチャネル上の構成を再定族するために５Ｍ
５Ｇを送ることになる。
クリアされるべきチャネルは、命令アドレスのビット１
６乃至２３によってアドレスされる。Ｓ／３７０マイク
ロコードがディスパッチから制御を受は取る時、それは
チャネル・アドレスをチエツクすることによって始まる
。するとそのチャネル・アドレスは、有効か無効かのど
ちらかである。もしそのチャネル・アドレスが無効であ
るなら、条件レジスタ（ｃＲ）が３にセットされ、５７
３７０が次の順次命令に戻る。チャネル・アドレス有効
の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に
クリア・チャネル・メツセージを送る。それは次に、こ
のチャネルを探して全ての装置状況テーブル（ＤＳＴ）
エントリを走査する。全ての条件コード・フィールドは
、回層でないことを意味する３にセットされ、見出され
た保留割り込みテーブル（ＰＩＴ）エントリは、自由Ｐ
ＩＴリストに解放される。Ｓ／３７０マイクロコードは
次に、条件レジスタを０にセットし、次の順次命令に至
る。ところで、ＥＸＥＣ３７０は、クリア・チャネル・
メツセージを受は取る時、アドレスされたチャネル上の
全ての装置に対してＩ１０システム・リセットを実行す
る。ＥＸＥＣ３７０は次に、どの装置が線につながって
いるかを確認して、そのチャネル上の構成を再定義する
ためにＳ／３７０マイクロコードに状況メツセージを送
る。Ｓ／３７０マイクロコードが状況メツセージを受は
取る時、Ｓ／３７０マイクロコードは、状況メツセージ
中でアドレスされた各装置の装置状況テーブルにおける
条件コードを変更する。
６乃至２３によってアドレスされる。Ｓ／３７０マイク
ロコードがディスパッチから制御を受は取る時、それは
チャネル・アドレスをチエツクすることによって始まる
。するとそのチャネル・アドレスは、有効か無効かのど
ちらかである。もしそのチャネル・アドレスが無効であ
るなら、条件レジスタ（ｃＲ）が３にセットされ、５７
３７０が次の順次命令に戻る。チャネル・アドレス有効
の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に
クリア・チャネル・メツセージを送る。それは次に、こ
のチャネルを探して全ての装置状況テーブル（ＤＳＴ）
エントリを走査する。全ての条件コード・フィールドは
、回層でないことを意味する３にセットされ、見出され
た保留割り込みテーブル（ＰＩＴ）エントリは、自由Ｐ
ＩＴリストに解放される。Ｓ／３７０マイクロコードは
次に、条件レジスタを０にセットし、次の順次命令に至
る。ところで、ＥＸＥＣ３７０は、クリア・チャネル・
メツセージを受は取る時、アドレスされたチャネル上の
全ての装置に対してＩ１０システム・リセットを実行す
る。ＥＸＥＣ３７０は次に、どの装置が線につながって
いるかを確認して、そのチャネル上の構成を再定義する
ためにＳ／３７０マイクロコードに状況メツセージを送
る。Ｓ／３７０マイクロコードが状況メツセージを受は
取る時、Ｓ／３７０マイクロコードは、状況メツセージ
中でアドレスされた各装置の装置状況テーブルにおける
条件コードを変更する。
（２）Ｉ１０クリア（第４４Ｂ図）−この命令は、アド
レスされたＣＵＡのためのＩＭＳＧ＜割り込みメツセー
ジ）がＥＸＥＣ３７０によって返されるまで、ＰＥ８５
におけるＳ／３７０命令処理を中断する。
レスされたＣＵＡのためのＩＭＳＧ＜割り込みメツセー
ジ）がＥＸＥＣ３７０によって返されるまで、ＰＥ８５
におけるＳ／３７０命令処理を中断する。
Ｓ／３７０マイクロコードがディスバッチから制御を受
は取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから１ｌｌＩｆａユニツト・アドレス有効Ａを取
得する。その制御ユニット・アドレスを使用して、Ｓ／
３７０マイクロコードはこの装置の正しい装置状況テー
ブルを見出す。５７３７０マイクロコードは、条件コー
ドＣＣの値をチエツクする。このとき、３つの選択肢が
ある。
は取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから１ｌｌＩｆａユニツト・アドレス有効Ａを取
得する。その制御ユニット・アドレスを使用して、Ｓ／
３７０マイクロコードはこの装置の正しい装置状況テー
ブルを見出す。５７３７０マイクロコードは、条件コー
ドＣＣの値をチエツクする。このとき、３つの選択肢が
ある。
すなわち、（Ａ）ＣＣがゼロまたは３に等しい、（Ｂ）
ＣＣが２に等しいかまたはＣＣが１に等しく且つ次の条
＃ＮＣが２に等しい・、（ｃ）ＣＣが２に等しいかまた
はＣＣがｌに等しい。
ＣＣが２に等しいかまたはＣＣが１に等しく且つ次の条
＃ＮＣが２に等しい・、（ｃ）ＣＣが２に等しいかまた
はＣＣがｌに等しい。
第１の選択肢の場合、ＣＣはゼロまたは３に等しく、Ｓ
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセットし、次の順次命令に至る。
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセットし、次の順次命令に至る。
もしＣＣが１に等しいなら、保留割り込みテーブル（Ｐ
ＩＴ）に保留割り込みが存在する。この場合、Ｓ／３７
０マイクロコードは、保留割り込みテーブル・エントリ
に行き、ＮＣの値をチエツクする。
ＩＴ）に保留割り込みが存在する。この場合、Ｓ／３７
０マイクロコードは、保留割り込みテーブル・エントリ
に行き、ＮＣの値をチエツクする。
ＣＣが２または１に等しくＮＣが２に等しい場合、Ｓ／
３７０はＥＸＥＣ３７０にクリアＸ１０メツセージを送
る。Ｓ／３７０は肯定応答を待ち、その装置に関連する
保留割り込みエンドすをクリアする。ところで、ＥＸＥ
Ｃ３７０゜がクリアＩ１０メツセージを受は取る時、Ｅ
ＸＥＣ３７０はアドレスされた装置のその選択的なリセ
・シトを実行し、その装置のための制御状況ワードを構
築し、割り込みメツセージをＳ／３７０マイクロコード
に戻す、Ｓ／３７０マイクロコードが割り込みメツセー
ジを受は取る時、Ｓ／３７０マイクロコードは、ＰＩＴ
エントリを生虚し、そのメツセージからのＮＣ及びＣ８
Ｗに記入する。
３７０はＥＸＥＣ３７０にクリアＸ１０メツセージを送
る。Ｓ／３７０は肯定応答を待ち、その装置に関連する
保留割り込みエンドすをクリアする。ところで、ＥＸＥ
Ｃ３７０゜がクリアＩ１０メツセージを受は取る時、Ｅ
ＸＥＣ３７０はアドレスされた装置のその選択的なリセ
・シトを実行し、その装置のための制御状況ワードを構
築し、割り込みメツセージをＳ／３７０マイクロコード
に戻す、Ｓ／３７０マイクロコードが割り込みメツセー
ジを受は取る時、Ｓ／３７０マイクロコードは、ＰＩＴ
エントリを生虚し、そのメツセージからのＮＣ及びＣ８
Ｗに記入する。
この時点で、ＣＣが２または１に等しいという第３の選
択肢を見てみる。この点には、２つの経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、または装置が保留割り込みを送ったがビジー
にとどまっている、というものである。第２の経路は、
装置が保留割り込みをもつが、最早ビジーでない、とい
う場合である。どちらの経路の場合にも、ＣＣは２また
は１に等しくなる。Ｓ／３７０マイクロコードはその割
り込みをポツプし、Ｃ８ＷをＳ／３７０記憶に配置し、
条件レジスタを１にセットして次の順次命令に戻る。
択肢を見てみる。この点には、２つの経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、または装置が保留割り込みを送ったがビジー
にとどまっている、というものである。第２の経路は、
装置が保留割り込みをもつが、最早ビジーでない、とい
う場合である。どちらの経路の場合にも、ＣＣは２また
は１に等しくなる。Ｓ／３７０マイクロコードはその割
り込みをポツプし、Ｃ８ＷをＳ／３７０記憶に配置し、
条件レジスタを１にセットして次の順次命令に戻る。
（３）装置停止（第４４Ｃ図）−Ｓ／３７０マイクロコ
゛−ドが装置停止命令のためにディスバッチから制御を
受は取る時、Ｓ／３７０マイクロコードは、アドレスさ
れた装置状況テーブル・エントリのための条件コードを
チエツクする。このとき３つの選択肢があり、それは、
条件コードが０＊たは２に等しいことと、条件コードが
１に等しいことと、条件コードが３に等しいことである
。第１の選択肢の場合、条件コードがＯまたは２に等し
く、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に！ｌ
ｉｔ停止メツセージを送る。５７３７０マイクロコード
は次に、Ｓ／３７０Ｃ８Ｗ中の１８個の状況ビットをゼ
ロにし、条件レジスタを１にセットし、次の順次命令に
戻る。ところで、ＥＸＥＣ３７０が装置停止メツセージ
を受は取る時、ＥＸＥＣ３７０はアドレスされた装置上
で適当な＠能を実行し、正常割り込みメツセージを戻す
。ｃｃ−ｉのとき、Ｓ／３７０マイクロコードはＰＩＴ
テーブルからの割り込みをポツプし、ＣＳＷ＠Ｓ／３７
０記憶中の適切な位置に配置し、条件１ノジスタを１に
セットして次の順次位置に行く。第３の選択肢の場合、
ＣＣは３に等しく、Ｓ／３７０マイクロコードは単に条
件レジスタを３に等しくなるようにセットして次の順次
命令に至る。
゛−ドが装置停止命令のためにディスバッチから制御を
受は取る時、Ｓ／３７０マイクロコードは、アドレスさ
れた装置状況テーブル・エントリのための条件コードを
チエツクする。このとき３つの選択肢があり、それは、
条件コードが０＊たは２に等しいことと、条件コードが
１に等しいことと、条件コードが３に等しいことである
。第１の選択肢の場合、条件コードがＯまたは２に等し
く、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に！ｌ
ｉｔ停止メツセージを送る。５７３７０マイクロコード
は次に、Ｓ／３７０Ｃ８Ｗ中の１８個の状況ビットをゼ
ロにし、条件レジスタを１にセットし、次の順次命令に
戻る。ところで、ＥＸＥＣ３７０が装置停止メツセージ
を受は取る時、ＥＸＥＣ３７０はアドレスされた装置上
で適当な＠能を実行し、正常割り込みメツセージを戻す
。ｃｃ−ｉのとき、Ｓ／３７０マイクロコードはＰＩＴ
テーブルからの割り込みをポツプし、ＣＳＷ＠Ｓ／３７
０記憶中の適切な位置に配置し、条件１ノジスタを１に
セットして次の順次位置に行く。第３の選択肢の場合、
ＣＣは３に等しく、Ｓ／３７０マイクロコードは単に条
件レジスタを３に等しくなるようにセットして次の順次
命令に至る。
（４）Ｉ１０停止（第４４Ｃ図）−説明のこのレベルで
は、Ｉ１０停止の機能は、装置停止の機能と同一である
。
は、Ｉ１０停止の機能は、装置停止の機能と同一である
。
（５）Ｉ１０再開（？１４４Ｄｒ：ＩＡ） −Ｓ／３７
０システム上では、ＲＩＯ命令は単に、命令を受は入れ
る前に、そのチャネルが動作するかどうかを調べるため
にチエツクするだけである。Ｓ／３７０マイクロコード
は、別のＩ１０命令の場合と同様に、特定のＣＵＡかど
うかについてＣＣをチエツクしなくてはならない、ＣＡ
Ｗは参照されず、ＣＣＷはこの命令の場合フェッチされ
ない。
０システム上では、ＲＩＯ命令は単に、命令を受は入れ
る前に、そのチャネルが動作するかどうかを調べるため
にチエツクするだけである。Ｓ／３７０マイクロコード
は、別のＩ１０命令の場合と同様に、特定のＣＵＡかど
うかについてＣＣをチエツクしなくてはならない、ＣＡ
Ｗは参照されず、ＣＣＷはこの命令の場合フェッチされ
ない。
Ｓ／３７０マイクロコードがＩ１０命令再開のためにデ
ィスバッチからＭ御を受は取る時、Ｓ／３７０マイクロ
コードはアドレスされた１１１１状況エントリにつき条
件コードをチエツクする。ＣＣが０，１または２に等し
い場合、Ｓ／３７０マイクロコードは、条件コードを２
にセットシ、条件レジスタをＯにセットし、次の順次命
令に至る。
ィスバッチからＭ御を受は取る時、Ｓ／３７０マイクロ
コードはアドレスされた１１１１状況エントリにつき条
件コードをチエツクする。ＣＣが０，１または２に等し
い場合、Ｓ／３７０マイクロコードは、条件コードを２
にセットシ、条件レジスタをＯにセットし、次の順次命
令に至る。
ヒコロテ、ＥＸＥＣ３７０がＩ／Ｏ再Ｒメ、ｙセージを
受は取る時、ＥＸＥＣ３７０は制御ユニット、アドレス
を調べ、前に中断されていたＩ１０動ｆ％を継続する。
受は取る時、ＥＸＥＣ３７０は制御ユニット、アドレス
を調べ、前に中断されていたＩ１０動ｆ％を継続する。
第２の選択肢の場合、ＣＣは３に等しく、Ｓ／３７０マ
イクロコードは単に条件レジスタを３にセットして次の
順次ｄ！ｒ食に行く。
イクロコードは単に条件レジスタを３にセットして次の
順次ｄ！ｒ食に行く。
＜８）Ｉ１０開始（第４４Ｅ図）−Ｓ／３７０マイクロ
コードがＩ１０開始開作動ためにディスバッチから制御
を受は取る時、Ｓ／３７０マイクロコードは、装置状況
テーブル・エントリを見付けるために制御ユニット・ア
ドレスを使用する。
コードがＩ１０開始開作動ためにディスバッチから制御
を受は取る時、Ｓ／３７０マイクロコードは、装置状況
テーブル・エントリを見付けるために制御ユニット・ア
ドレスを使用する。
Ｓ／３７０マイクロコードは次に、条件コードをチエツ
クし、このと４！！４つの選択肢がある。すなわち、Ｃ
ＣがＯに等しい、ＣＣが１に等しい、ＣＣが２に等しい
、及びＣＣが３に等しい、である。ＣＣが０に等しい場
合、装置はレディであリ、Ｓ／３７０マイクロコードは
ＥＸＥＣ３７０にＩ１０開始メツセージを送り、ＣＣを
、ビジーを意味する２に等しくセットし、条件レジスタ
を、受領されたことを意味する０にセットし、次の順次
命令に戻る。ところで、ＥＸＥＣ３７０がＩ１０開始メ
ツセージを受は取る時、ＥＸＥＣ３７０は特定装置を見
付けるために制御ユニットアドレスを使用し、その装置
上で正常Ｉ／Ｏ動作を開始する。第２の選択肢の場合、
ＣＣは１に等しく、Ｓ／３７０マイクロコードが割り込
みをポツプして、そのＣ８ＷをＳ／３７０記憶中に配置
し、ＣＳＷビジー・ビットを「オン」にセットし、条件
レジスタを１にセットし、次の順次命令に至る。第３の
選択肢の場合、ＣＣは２に等しく、Ｓ／３７０マイクロ
コードはｃｓｖｖ及びＳ／３７０記憶位１４０Ｘを全て
ゼロにセットし、Ｃ８Ｗビジー・ピットをターン・オン
し、条件レジスタを１に等しくセットし、次の条件命令
に行く。第４の選択肢の場合、ＣＣは３に等しく、５７
３７０マイクロコードは単に、条件レジスタを３（これ
は装置が動作しないことを意味する）にセットし、次の
順次命令に行く。
クし、このと４！！４つの選択肢がある。すなわち、Ｃ
ＣがＯに等しい、ＣＣが１に等しい、ＣＣが２に等しい
、及びＣＣが３に等しい、である。ＣＣが０に等しい場
合、装置はレディであリ、Ｓ／３７０マイクロコードは
ＥＸＥＣ３７０にＩ１０開始メツセージを送り、ＣＣを
、ビジーを意味する２に等しくセットし、条件レジスタ
を、受領されたことを意味する０にセットし、次の順次
命令に戻る。ところで、ＥＸＥＣ３７０がＩ１０開始メ
ツセージを受は取る時、ＥＸＥＣ３７０は特定装置を見
付けるために制御ユニットアドレスを使用し、その装置
上で正常Ｉ／Ｏ動作を開始する。第２の選択肢の場合、
ＣＣは１に等しく、Ｓ／３７０マイクロコードが割り込
みをポツプして、そのＣ８ＷをＳ／３７０記憶中に配置
し、ＣＳＷビジー・ビットを「オン」にセットし、条件
レジスタを１にセットし、次の順次命令に至る。第３の
選択肢の場合、ＣＣは２に等しく、Ｓ／３７０マイクロ
コードはｃｓｖｖ及びＳ／３７０記憶位１４０Ｘを全て
ゼロにセットし、Ｃ８Ｗビジー・ピットをターン・オン
し、条件レジスタを１に等しくセットし、次の条件命令
に行く。第４の選択肢の場合、ＣＣは３に等しく、５７
３７０マイクロコードは単に、条件レジスタを３（これ
は装置が動作しないことを意味する）にセットし、次の
順次命令に行く。
（７）Ｉ１０高速解放開始（第４４Ｆ図）−Ｓ／３７０
マイクロコードがディスパッチからＩ１０高速解放開始
命令を受は取った時、Ｓ／３７０マイクロコードは、ア
ドレスされたＤＳＴエントリがあるかどうか条件コード
わチエツクする。このとき、ＣＣが０．１または２に等
しい、ということと、ＣＣが３に等しい、ということの
２つの選択肢がある。第１の選択肢の場合、ＣＣが○、
１または２に等しく、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０高速解放開始メツセージを送り、Ｃ
Ｃを２に等しくセットし、条件レジスタをＯセットし、
次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ１
０高速解放開始メツセージを受は取る時、もし可能なら
Ｉ／Ｏ命令を開始し、さもなければ、Ｓ／３７０マイク
ロコードによって受領された時正常割り込みとして働く
遅延された条件コードを含むＣＳＷをもつ割り込みメツ
セージを返す。！Ｐｉ２の選択肢の場合、条件コードは
３に等しく、Ｓ／３７０マイクロコードは単に条件レジ
スタを３にセットして次の順次命令に行く。
マイクロコードがディスパッチからＩ１０高速解放開始
命令を受は取った時、Ｓ／３７０マイクロコードは、ア
ドレスされたＤＳＴエントリがあるかどうか条件コード
わチエツクする。このとき、ＣＣが０．１または２に等
しい、ということと、ＣＣが３に等しい、ということの
２つの選択肢がある。第１の選択肢の場合、ＣＣが○、
１または２に等しく、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０高速解放開始メツセージを送り、Ｃ
Ｃを２に等しくセットし、条件レジスタをＯセットし、
次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ１
０高速解放開始メツセージを受は取る時、もし可能なら
Ｉ／Ｏ命令を開始し、さもなければ、Ｓ／３７０マイク
ロコードによって受領された時正常割り込みとして働く
遅延された条件コードを含むＣＳＷをもつ割り込みメツ
セージを返す。！Ｐｉ２の選択肢の場合、条件コードは
３に等しく、Ｓ／３７０マイクロコードは単に条件レジ
スタを３にセットして次の順次命令に行く。
（８）Ｉ１０テスト（第４４Ｇ図）−Ｓ／３７０マイク
ロコードがＩ１０テストのための制御をディスパッチか
ら受は取る時、Ｓ／３７０マイクロコードは条件コード
わチエツクする。このとき、ＣＣが０または３に等しい
、ＣＣが１に等しい、及びＣＣが２に等しい、という３
つの選択肢がある。ＣＣがＯまたは３に等しい場合、マ
イクロコードは条件レジスタをＣＣ値に等しくセットし
、次の順次命令に行く。第２の選択肢の場合、ＣＣは１
に等しく、マイクロコードは割り込みをポツプしてＣ３
ＷをＳ／３７０記憶中に配置し、条件レジスタを、Ｃ８
Ｗ記憶済みを意味するｌにセットして次の順次命令に至
る。第３の選択肢の場合、ＣＣは２に等しく、マイクロ
コードはＳ／３７０記憶中のｃｓｗ９Ｘ域（４０Ｘ）を
ゼロにし、条件レジスタを１に等しくセットし、次の順
次命令に行く。
ロコードがＩ１０テストのための制御をディスパッチか
ら受は取る時、Ｓ／３７０マイクロコードは条件コード
わチエツクする。このとき、ＣＣが０または３に等しい
、ＣＣが１に等しい、及びＣＣが２に等しい、という３
つの選択肢がある。ＣＣがＯまたは３に等しい場合、マ
イクロコードは条件レジスタをＣＣ値に等しくセットし
、次の順次命令に行く。第２の選択肢の場合、ＣＣは１
に等しく、マイクロコードは割り込みをポツプしてＣ３
ＷをＳ／３７０記憶中に配置し、条件レジスタを、Ｃ８
Ｗ記憶済みを意味するｌにセットして次の順次命令に至
る。第３の選択肢の場合、ＣＣは２に等しく、マイクロ
コードはＳ／３７０記憶中のｃｓｗ９Ｘ域（４０Ｘ）を
ゼロにし、条件レジスタを１に等しくセットし、次の順
次命令に行く。
（９）チャネルＩＤ記憶（第４４Ｈ図）−Ｓ／３７０マ
イクロコードがディスバッチからチャネルＩＤ記憶のた
めの制御を受は取る時、５７３７０マイクロコードはチ
ャネル・アドレスをチエツクする。このとき、チャネル
・アドレス有効及びチャネル・アドレス無効という２つ
の選択肢がある。チャネル・アドレス有効の場合、マイ
クロコードはＳ／３．７０記憶位置を、１５進Ａ８から
１５進２０００００００にセットする。マイクロコード
は次に、条件レジスタを０にセットし、次の順次命令に
行く。
イクロコードがディスバッチからチャネルＩＤ記憶のた
めの制御を受は取る時、５７３７０マイクロコードはチ
ャネル・アドレスをチエツクする。このとき、チャネル
・アドレス有効及びチャネル・アドレス無効という２つ
の選択肢がある。チャネル・アドレス有効の場合、マイ
クロコードはＳ／３．７０記憶位置を、１５進Ａ８から
１５進２０００００００にセットする。マイクロコード
は次に、条件レジスタを０にセットし、次の順次命令に
行く。
（ｌＯ）チャネル・テスト（第４４Ｉ図＞−Ｓ／３７０
マイクロコードがチャネル。テストのための制御をディ
スバッチから受は取る時、Ｓ／３７０マイクロコードは
チャネル・アドレスをチエツクする。この場合、２つの
主要な選択肢と、３つのあまり主要でない選択肢がある
ことに留意されたい。第１の主要選択肢、すなわちチャ
ネル・アドレス無効の場合、マイクロコードは条件レジ
スタを３にセットし、次の順次命令に行く。
マイクロコードがチャネル。テストのための制御をディ
スバッチから受は取る時、Ｓ／３７０マイクロコードは
チャネル・アドレスをチエツクする。この場合、２つの
主要な選択肢と、３つのあまり主要でない選択肢がある
ことに留意されたい。第１の主要選択肢、すなわちチャ
ネル・アドレス無効の場合、マイクロコードは条件レジ
スタを３にセットし、次の順次命令に行く。
第２の主要選択肢、すなわちチャネル・アドレス有効の
場合、マイクロコードはさらにこのチャネルがあるかど
うか全てのＤＳＴエントリをチエツクする。第１の主要
でない選択肢の場合は、マイクロコードが、この装置が
保留割り込みをもつことを意味するＣＣ＝１を有する特
定装置のためのＤＳＴエントリを発見した時に生じる。
場合、マイクロコードはさらにこのチャネルがあるかど
うか全てのＤＳＴエントリをチエツクする。第１の主要
でない選択肢の場合は、マイクロコードが、この装置が
保留割り込みをもつことを意味するＣＣ＝１を有する特
定装置のためのＤＳＴエントリを発見した時に生じる。
この場合、マイクロコードは条件レジスタを１に等しく
セットし、次の順次命令に行く。もしマイクロコードが
このチャネルのためのＤＳＴエントリのリストの底に到
達するなら、マイクロコードはＣＣ−１のエントリを見
出さなかったということであり、次にＣＣ−２の少なく
とも１つのエントリが存在するかどうかを調べるための
チエツクを行う。もしそうなら、これが第２の主要でな
い選択肢であり、この場合、マイクロコードは条件レジ
スタを２に等しくセットして次の順次命令に行く。さも
なければ、第３の主要でない選択肢が生じて、条件レジ
スタをＯに等しくセットして次の順次命令に行く。
セットし、次の順次命令に行く。もしマイクロコードが
このチャネルのためのＤＳＴエントリのリストの底に到
達するなら、マイクロコードはＣＣ−１のエントリを見
出さなかったということであり、次にＣＣ−２の少なく
とも１つのエントリが存在するかどうかを調べるための
チエツクを行う。もしそうなら、これが第２の主要でな
い選択肢であり、この場合、マイクロコードは条件レジ
スタを２に等しくセットして次の順次命令に行く。さも
なければ、第３の主要でない選択肢が生じて、条件レジ
スタをＯに等しくセットして次の順次命令に行く。
（１１）１次及び２次割り込み（第４４Ｊ及び４４に図
）−１次及び２次割り込みという用語は、Ｓ／３７０の
用語である。１次割り込みは、Ｉ１０動作から生じるＣ
８Ｗ中に少なくとも１つのチャネル終了（ｃＥ）状況ビ
ットを含む。２次割り込みは、そのＩ １０１＆作のた
めの装置終了＜ＤＥ）を含む第２の割り込みであるかま
たは、サービスを要求する装置によって開始される非同
期割り込みである。
）−１次及び２次割り込みという用語は、Ｓ／３７０の
用語である。１次割り込みは、Ｉ１０動作から生じるＣ
８Ｗ中に少なくとも１つのチャネル終了（ｃＥ）状況ビ
ットを含む。２次割り込みは、そのＩ １０１＆作のた
めの装置終了＜ＤＥ）を含む第２の割り込みであるかま
たは、サービスを要求する装置によって開始される非同
期割り込みである。
この説明のこのレベルでは、１次及び２次割り込みの間
には差異がないので、１次割り込みについてのみ説明す
る。第４４Ｊ図及び第４４に図の間の、Ｉ１０マスクさ
れた割り込みと、Ｉ１０イネーブルされた割り込みの閏
の差異は、Ｉｌｏがマスクされているかどうか、という
ことである。
には差異がないので、１次割り込みについてのみ説明す
る。第４４Ｊ図及び第４４に図の間の、Ｉ１０マスクさ
れた割り込みと、Ｉ１０イネーブルされた割り込みの閏
の差異は、Ｉｌｏがマスクされているかどうか、という
ことである。
すなわち、Ｓ／３７０プロセツサが、チャネルからやっ
てくる割り込みを受は入れるかどうか、ということであ
る。もし割り込みがＳ／３７０プロセツサによって受は
入れられないなら、チャネルはその割り込みをスタック
し、それは、５７３７０プロセツサがイネーブルされる
時間まで保留割り込みと呼ばれる。ＥＸＥＣ３７０が特
定の装置動作をエミュ１ノートしている間に割り込み条
件が生じた時、ＥＸＥＣ３７０はＣＳＷを構築してそれ
をメツセージ中に格納し、そのメツセージはＳ／３７０
マイクロコードに送られる。マイクロコードがその割り
込みメツセージを受は取る時、マイクロコードは、Ｉｌ
ｏがマスクされているか、あるいはイネーブルさている
かどうかを見出すためにＳ／３７０マスクをチエツクす
る。そして、もしそのＩｌｏがマスクされている（第４
４Ｊ図）なら、マイクロコードはその割り込みをスタッ
クする。割り込み処理をスタックすることの説明は、以
下で与える。Ｓ／３７０マイクロコードがマスクをチエ
ツクしＩｌｏがイネーブルされているならく第４４に図
）、割り込みをかける装置のＤＳＴＳツエントリ中件コ
ード・フィールドが、割り込みメツセージ中の次の条＊
（ＮＣ）に等しくセットされ、そのメツセージからの
ＣＳＷがＳ／３７０記憶に入れられ、マイクロコードが
Ｉ／Ｏ割り込みの実行を引き起こす。
てくる割り込みを受は入れるかどうか、ということであ
る。もし割り込みがＳ／３７０プロセツサによって受は
入れられないなら、チャネルはその割り込みをスタック
し、それは、５７３７０プロセツサがイネーブルされる
時間まで保留割り込みと呼ばれる。ＥＸＥＣ３７０が特
定の装置動作をエミュ１ノートしている間に割り込み条
件が生じた時、ＥＸＥＣ３７０はＣＳＷを構築してそれ
をメツセージ中に格納し、そのメツセージはＳ／３７０
マイクロコードに送られる。マイクロコードがその割り
込みメツセージを受は取る時、マイクロコードは、Ｉｌ
ｏがマスクされているか、あるいはイネーブルさている
かどうかを見出すためにＳ／３７０マスクをチエツクす
る。そして、もしそのＩｌｏがマスクされている（第４
４Ｊ図）なら、マイクロコードはその割り込みをスタッ
クする。割り込み処理をスタックすることの説明は、以
下で与える。Ｓ／３７０マイクロコードがマスクをチエ
ツクしＩｌｏがイネーブルされているならく第４４に図
）、割り込みをかける装置のＤＳＴＳツエントリ中件コ
ード・フィールドが、割り込みメツセージ中の次の条＊
（ＮＣ）に等しくセットされ、そのメツセージからの
ＣＳＷがＳ／３７０記憶に入れられ、マイクロコードが
Ｉ／Ｏ割り込みの実行を引き起こす。
（１２）Ｓ／３７０ Ｉ／Ｏマスク事象（第４４Ｌ図）
−もしＥＸＥＣ３７０が５７３７０マイクロコードに割
り込みメツセージを送る時Ｉｌｏがマスクされているな
ら、割り込みは保留割り込みテーブル（ＰＩＴ）エント
リ中にスタックされる。そして、後の時点で、Ｉ／Ｏ割
り込みのイネーブルをもたらすＳ／３７０事象が生じる
こヒになる。このことは、ロードＰＳＷ命令、セット・
システム・マスク命令、またはマスクがＩｌｏをイネー
ブルする何らかの割り込みである。、ＰＳＷシステム・
マスクが、以前にマスクされたＩｌｏをイネーブルする
ように変更された時の任意の時点で、Ｓ／３７０マイク
ロコードはそれらのチャネルのために保留である割り込
みがないかどうかをチエツクする。そしてもし見付から
ないなら、マイクロコードは単に次の順次命令へと脱出
する。しかしもし１つ見付かったら、マイクロコードは
その割り込みをデープルからポツプして出し、Ｓ／３７
０記憶中にＣ８Ｗを配置して工／０割り込みを実行する
。
−もしＥＸＥＣ３７０が５７３７０マイクロコードに割
り込みメツセージを送る時Ｉｌｏがマスクされているな
ら、割り込みは保留割り込みテーブル（ＰＩＴ）エント
リ中にスタックされる。そして、後の時点で、Ｉ／Ｏ割
り込みのイネーブルをもたらすＳ／３７０事象が生じる
こヒになる。このことは、ロードＰＳＷ命令、セット・
システム・マスク命令、またはマスクがＩｌｏをイネー
ブルする何らかの割り込みである。、ＰＳＷシステム・
マスクが、以前にマスクされたＩｌｏをイネーブルする
ように変更された時の任意の時点で、Ｓ／３７０マイク
ロコードはそれらのチャネルのために保留である割り込
みがないかどうかをチエツクする。そしてもし見付から
ないなら、マイクロコードは単に次の順次命令へと脱出
する。しかしもし１つ見付かったら、マイクロコードは
その割り込みをデープルからポツプして出し、Ｓ／３７
０記憶中にＣ８Ｗを配置して工／０割り込みを実行する
。
以下に示すのは、直ぐ上で参照された処理の説明を与え
るものである。
るものである。
（１）スタックされた割り込み−スタックされた割り込
みという用語は、Ｓ／３７０ Ｉｌｏがマスク・オフ
された時Ｓ／３７０マイクロコードによって受は取られ
る割り込みメツセージと結合して使用される。割り込み
は、いわゆる保留割り込みテーブルまたはＰＩＴ中の装
置状況摂域中にスタックされる。ＰＩＴエントリは、割
り込みを引き起こすＳ／３７０装置をあられすＤＳＴエ
ントリに対してＦＩＦＯ順に連鎖される。割り込みをス
タックすることは、自由リストからＰＩＴエントリを取
得し、それをこのＤＳＴエントリのためにＰＩＴリスト
の終端に連鎖し、そのＣ８ＷをＰＩＴエントリの状況フ
ィールド中に配置し、ＰＩＴエントリのＮＣフィールド
にＮＣ値を配置し、ＤＳＴのＣＣＷフィールドを「１」
にセットすることからなる。ＣＣを「１」にセットする
ことは、この装置に保留割り込みが存在することを示す
。
みという用語は、Ｓ／３７０ Ｉｌｏがマスク・オフ
された時Ｓ／３７０マイクロコードによって受は取られ
る割り込みメツセージと結合して使用される。割り込み
は、いわゆる保留割り込みテーブルまたはＰＩＴ中の装
置状況摂域中にスタックされる。ＰＩＴエントリは、割
り込みを引き起こすＳ／３７０装置をあられすＤＳＴエ
ントリに対してＦＩＦＯ順に連鎖される。割り込みをス
タックすることは、自由リストからＰＩＴエントリを取
得し、それをこのＤＳＴエントリのためにＰＩＴリスト
の終端に連鎖し、そのＣ８ＷをＰＩＴエントリの状況フ
ィールド中に配置し、ＰＩＴエントリのＮＣフィールド
にＮＣ値を配置し、ＤＳＴのＣＣＷフィールドを「１」
にセットすることからなる。ＣＣを「１」にセットする
ことは、この装置に保留割り込みが存在することを示す
。
（２）割り込みポツプ−割り込みをポツプすることは、
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリを連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０
ＣＳＷを含むＰＩＴエントリの状況フィールドをセー
ブし、ＰＩＴエントリを自由リストに戻すことからなる
。
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリを連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０
ＣＳＷを含むＰＩＴエントリの状況フィールドをセー
ブし、ＰＩＴエントリを自由リストに戻すことからなる
。
（３ンＥＸＥＣ３７０へのメツセージ送信（第４３図）
−これは、この説明では、例として参照されるものであ
る。この時点でオプションＣＣが０に等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメツセージ
を送る必要があると決定している。そのメツセージは特
に、Ｉ／Ｏ開始メツセージである。このメツセージまた
は５７３７０マイクロコードが送る他のメツセージに対
して、手続きは同一である。Ｓ／３７０マイクロコード
は、記憶１６２中のメイルボックス・エントリ中のデー
タ・フィールドにそのメツセージの内容を記入する。Ｓ
／３７０マイクロコードは次に、ＰＵからＢＣＵへの要
求を発行し、それはＢＣＵ論理２５３によって受領され
る。Ｓ／３７０マイクロコードは次に、肯定応答の戻り
を待つ。
−これは、この説明では、例として参照されるものであ
る。この時点でオプションＣＣが０に等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメツセージ
を送る必要があると決定している。そのメツセージは特
に、Ｉ／Ｏ開始メツセージである。このメツセージまた
は５７３７０マイクロコードが送る他のメツセージに対
して、手続きは同一である。Ｓ／３７０マイクロコード
は、記憶１６２中のメイルボックス・エントリ中のデー
タ・フィールドにそのメツセージの内容を記入する。Ｓ
／３７０マイクロコードは次に、ＰＵからＢＣＵへの要
求を発行し、それはＢＣＵ論理２５３によって受領され
る。Ｓ／３７０マイクロコードは次に、肯定応答の戻り
を待つ。
ところで、ＢＣＵ論理は、ＰＵからＢＣＵへの表示を受
は取る時、メイルボックスからＢＣ１Ｊ記憶２１０ヘデ
ータを転送するために、記憶アクセス及びＤＭＡ１１１
作を開始する。ＤＭＡが完了した時、ＢＣＵはＳ／３７
０マイクロコードに肯定応答信号を返し、Ｓ／３７０マ
イクロコードは次にその次の順次命令を進める。それと
同時に、ＤＭＡＣ論理がシステム８日に割り込みをかけ
る。ソフトウェア・ルーチンが［１を受は取り、動作の
有効性をチエツクし、ＥＸＥＣ３７０に通知を送り、Ｅ
ＸＥＣ３７０は次にワーク・キューからメツセージを取
り出す。
は取る時、メイルボックスからＢＣ１Ｊ記憶２１０ヘデ
ータを転送するために、記憶アクセス及びＤＭＡ１１１
作を開始する。ＤＭＡが完了した時、ＢＣＵはＳ／３７
０マイクロコードに肯定応答信号を返し、Ｓ／３７０マ
イクロコードは次にその次の順次命令を進める。それと
同時に、ＤＭＡＣ論理がシステム８日に割り込みをかけ
る。ソフトウェア・ルーチンが［１を受は取り、動作の
有効性をチエツクし、ＥＸＥＣ３７０に通知を送り、Ｅ
ＸＥＣ３７０は次にワーク・キューからメツセージを取
り出す。
（４）Ｓ／３７０マイクロコードに対するメツセージの
送信−ＥＸＥＣ３７０がＳ／３７０マイクロコードに送
るメツセージには、いくつかの異なるタイプがある。Ｓ
／３７０ Ｉ／Ｏマスク事象（第４４Ｌ図）は、そのよ
うな割り込みメツセージの例である。ＥＸＥＣ３７０は
、ＢＣＵ論理とインターフェースするＥＴＩＯマイクロ
コードを呼び出す。ＥＴＩＯはＢＣＵ記憶２１０からＳ
／３７０記憶へメツセージを転送するＤＭＡ動作を開始
する。ＤＭＡが完了した時、ＢＣＵからＰＵへのメツセ
ージがＳ／３７０マイクロコードへ送られ、割り込みが
システム８８に送られ、このことはＥＴＩＯインターフ
ェース・ルーチンの、ＥＸＥＣ３７０への通知の送信を
引き起こす。
送信−ＥＸＥＣ３７０がＳ／３７０マイクロコードに送
るメツセージには、いくつかの異なるタイプがある。Ｓ
／３７０ Ｉ／Ｏマスク事象（第４４Ｌ図）は、そのよ
うな割り込みメツセージの例である。ＥＸＥＣ３７０は
、ＢＣＵ論理とインターフェースするＥＴＩＯマイクロ
コードを呼び出す。ＥＴＩＯはＢＣＵ記憶２１０からＳ
／３７０記憶へメツセージを転送するＤＭＡ動作を開始
する。ＤＭＡが完了した時、ＢＣＵからＰＵへのメツセ
ージがＳ／３７０マイクロコードへ送られ、割り込みが
システム８８に送られ、このことはＥＴＩＯインターフ
ェース・ルーチンの、ＥＸＥＣ３７０への通知の送信を
引き起こす。
Ｅ１９．パス制御ユニット（ＢＣＵ）の動作（１）序論
前述のシステム要素及びその機能の一部を簡単に要約し
てみよう。すなわち、ＢＣＵ１５ＢはＳ／３７０チツプ
・セット１５０と、Ｓ／８８ＰＥ６２とモジュール１０
中の関連システム及びＩ１０素子からなるＩ１０サブシ
ステムの間のインターフェース機能を実行する。Ｓ／３
７０チツプ・セット１６０とＩ１０サブシステムは、パ
ス・アダプタ１６４を介して通信する。Ｓ／８８主記憶
１６内の８／３７０記憶領域１６２は、場合によっては
基本的記憶モジュール（ＢＳＭ）１６２と呼ばれること
がある。ＢＣＵ１６８とパス・アダプタ１５４とを結合
する２組のアダプタ・パス・インターフェース１ｉ１２
４９．２５０（チャネル０）及び２５１，２５２（チャ
ネル１）がある。
てみよう。すなわち、ＢＣＵ１５ＢはＳ／３７０チツプ
・セット１５０と、Ｓ／８８ＰＥ６２とモジュール１０
中の関連システム及びＩ１０素子からなるＩ１０サブシ
ステムの間のインターフェース機能を実行する。Ｓ／３
７０チツプ・セット１６０とＩ１０サブシステムは、パ
ス・アダプタ１６４を介して通信する。Ｓ／８８主記憶
１６内の８／３７０記憶領域１６２は、場合によっては
基本的記憶モジュール（ＢＳＭ）１６２と呼ばれること
がある。ＢＣＵ１６８とパス・アダプタ１５４とを結合
する２組のアダプタ・パス・インターフェース１ｉ１２
４９．２５０（チャネル０）及び２５１，２５２（チャ
ネル１）がある。
ＢＣ１Ｊ１６８は、６４ＫＢローカル記憶２１０と、直
接アクセス・コントローラ（ＤＭＡＣ）２０９と、３２
ビツト・ローカル・アドレス・パス２４７と、３２ビツ
ト・ローカル・データ・パス２２３及びインターフェー
ス論理２０５を有する。
接アクセス・コントローラ（ＤＭＡＣ）２０９と、３２
ビツト・ローカル・アドレス・パス２４７と、３２ビツ
ト・ローカル・データ・パス２２３及びインターフェー
ス論理２０５を有する。
前記に詳細に説明したように、ＤＭＡＣ２０９は、４つ
のデータ転送チャネルをもつ。
のデータ転送チャネルをもつ。
チャネルＯ−メイルボックス・コマンドがＰＥ８５から
ＢＣＵ１５８へ転送される。メッセーシハ、Ｓ／３７０
記憶ｖＡ域１６２かラローカル記憶２１０へ読み出され
る。
ＢＣＵ１５８へ転送される。メッセーシハ、Ｓ／３７０
記憶ｖＡ域１６２かラローカル記憶２１０へ読み出され
る。
チャネル１ − Ｓ／３７０ＰＥ８５のデータ書込。
データは、ローカル記憶２１０への転送のために、Ｓ／
３７０記憶領域１６２から読み取られる。
３７０記憶領域１６２から読み取られる。
チャネル２ − Ｓ／３７０ＰＥ８３のデータ読取。
データは、ローカル記憶２１０からＳ／３７０記憶領域
１６２に転送される。
１６２に転送される。
チャネル３ − ＢＣＵ１６６からＳ／３７０ＰＥ８
６への高優先順位メツセージ転送。メツセージは、ロー
カル記憶２１０からＳ／３７０記憶領域１６２に転送さ
れる。
６への高優先順位メツセージ転送。メツセージは、ロー
カル記憶２１０からＳ／３７０記憶領域１６２に転送さ
れる。
ＤＭＡＣ２０９は、パス・アダプタ１６４とローカル記
憶２１０の間でダブル・ワード（３２ビツト）を転送す
る。それは、Ｉ１０データ転送が完了した時にＩ１０サ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。
憶２１０の間でダブル・ワード（３２ビツト）を転送す
る。それは、Ｉ１０データ転送が完了した時にＩ１０サ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。
ローカル記憶２１０は、ＤＭＡＣ２０９を介する自動メ
イルボックス・ロードのためのＩｌｏ及びメツセージ・
データ・バッファＷＱＢと、リンク・リスト・データを
もつ。
イルボックス・ロードのためのＩｌｏ及びメツセージ・
データ・バッファＷＱＢと、リンク・リスト・データを
もつ。
ＢＣＵ論理２０５は、ローカル・パス調停ユニット２１
Ｇを有し、そこにおいて、Ｓ／８８ＰＥ８２とＤＭＡＣ
２０９が、ローカル・パス、すなわち、データ・パス２
２３及びアドレス・パス２４７に対するアクセスを求め
てｉｌｔ＆する。ＰＥ６２「パス要求」線１９０は、以
下のアドレス（第４１Ｃ図参照）がアドレス・デコード
及び調停ユニット２１６によって検出される時はいつで
もアクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
ト、８３Ｍ書込セレクト・アップ、８３Ｍ書込セレクト
・アップ、及びＢＣＵ状況読取を含む、ＢＣＵによって
指示されたコマンド；ローカル・パス割り込み肯定応答
サイクル；及びＤＭＡＣによって指示された読取または
書込レジスタ・コマンドである。
Ｇを有し、そこにおいて、Ｓ／８８ＰＥ８２とＤＭＡＣ
２０９が、ローカル・パス、すなわち、データ・パス２
２３及びアドレス・パス２４７に対するアクセスを求め
てｉｌｔ＆する。ＰＥ６２「パス要求」線１９０は、以
下のアドレス（第４１Ｃ図参照）がアドレス・デコード
及び調停ユニット２１６によって検出される時はいつで
もアクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
ト、８３Ｍ書込セレクト・アップ、８３Ｍ書込セレクト
・アップ、及びＢＣＵ状況読取を含む、ＢＣＵによって
指示されたコマンド；ローカル・パス割り込み肯定応答
サイクル；及びＤＭＡＣによって指示された読取または
書込レジスタ・コマンドである。
ＤＭＡＣパス要求１１２８９は、ＤＭＡＣシーケンス（
ローカル記憶２１０の読取または書込〉、マたはリンク
・リスト・ロード・シーケンス（ローカル記憶からの読
取）のためにローカル・パス２２３．２４７の制御を得
たいと望む時にアクティブとなる。パス許可線２６８は
、ローカル・パスの制御が論理２１６によってＤ Ｍ
’Ａ Ｃ２０９に与えられた時に立ち上げられる。１ｉ
１９１は、制御がＰＥ６２に与えられているなら立ち上
げられる。
ローカル記憶２１０の読取または書込〉、マたはリンク
・リスト・ロード・シーケンス（ローカル記憶からの読
取）のためにローカル・パス２２３．２４７の制御を得
たいと望む時にアクティブとなる。パス許可線２６８は
、ローカル・パスの制御が論理２１６によってＤ Ｍ
’Ａ Ｃ２０９に与えられた時に立ち上げられる。１ｉ
１９１は、制御がＰＥ６２に与えられているなら立ち上
げられる。
ＢＣＵ論理２０５は、パス・アダプタ１５４とＩ１０サ
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４ＫＢまでのＩ１０転送の、チャネルＯ及び１上の
パス・アダプタ１５４のための６４バイト・ブロック転
送への変換を行う。
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４ＫＢまでのＩ１０転送の、チャネルＯ及び１上の
パス・アダプタ１５４のための６４バイト・ブロック転
送への変換を行う。
ＢＣＵ論理２０６は、ブロック転送の際の６４バイト境
界交差を検出する。もしこれが生じると、そのブロック
は、２回の個別の転送に分割される。ＢＣＵ１６８がそ
の第１の転送のための６４バイト境界までのワードの数
を計算する。これは、パス・アダプタ１６４に対する開
始アドレスとともに提供される。残りのワードは、新し
いアドレスとともに、後のコマンド（ＢＳＭｌを取／Ｂ
ＳＭ書込）によってパス・アダプタ１５４に提供される
ことになる。ＢＣＵ論理はまた、高優先順位メツセージ
またはメイルボックス読取要求か生じる時、Ｉ１０デー
タ転送（６４バイト境界上）の優先使用を与える。高優
先順位メツセージ及びメイルボックス読取要求は、ＢＣ
Ｕ１５８上で同時に処理することができる。ｒＢＳＭ読
取」及びｒＢＳＭ書込」は、ＢＣＵ２５Ｓ中で同時に処
理することができる。
界交差を検出する。もしこれが生じると、そのブロック
は、２回の個別の転送に分割される。ＢＣＵ１６８がそ
の第１の転送のための６４バイト境界までのワードの数
を計算する。これは、パス・アダプタ１６４に対する開
始アドレスとともに提供される。残りのワードは、新し
いアドレスとともに、後のコマンド（ＢＳＭｌを取／Ｂ
ＳＭ書込）によってパス・アダプタ１５４に提供される
ことになる。ＢＣＵ論理はまた、高優先順位メツセージ
またはメイルボックス読取要求か生じる時、Ｉ１０デー
タ転送（６４バイト境界上）の優先使用を与える。高優
先順位メツセージ及びメイルボックス読取要求は、ＢＣ
Ｕ１５８上で同時に処理することができる。ｒＢＳＭ読
取」及びｒＢＳＭ書込」は、ＢＣＵ２５Ｓ中で同時に処
理することができる。
ＢＣｔＪ１５６は次のような４つのＩ１０動作を実行す
る。
る。
メイルボックス読取動作：これは、ｒＰｔＪからＢＣＵ
５！求」１１２６８ａを介して、Ｓ／３７０Ｉ１０命令
マイクロコードによって開始される。
５！求」１１２６８ａを介して、Ｓ／３７０Ｉ１０命令
マイクロコードによって開始される。
メイルボックス１８８は、Ｓ／３７０ ＢＳＭＩ６２
中にある。それは、Ｉ１０サブシステム（Ｉ１０ｊｌ始
なと）によって実行されるこヒになるＩ１０コマンドを
記憶するために使用される。それはまた、Ｉ１０サブシ
ステムがＰＥ８５から受領する状況または他の情報をも
含む。「メイルボックス・セレクト・アップ」コマンド
は、ｒＰＩＪからＢＣＵ選択線」２１０がアダプタ・パ
ス・チャネルＯ上で活動化される時にＢＣＵ１５６によ
って開始される。Ｓ／３７０ Ｉ１０書込動作（アダ
プタ・パス・チャネル０）は、もしｒＰＬＩからＢＣＵ
への要求」がＳ／３７０ＰＥ８５によって活動化される
なら、６４バイト境界上で優、先便用される。
中にある。それは、Ｉ１０サブシステム（Ｉ１０ｊｌ始
なと）によって実行されるこヒになるＩ１０コマンドを
記憶するために使用される。それはまた、Ｉ１０サブシ
ステムがＰＥ８５から受領する状況または他の情報をも
含む。「メイルボックス・セレクト・アップ」コマンド
は、ｒＰＩＪからＢＣＵ選択線」２１０がアダプタ・パ
ス・チャネルＯ上で活動化される時にＢＣＵ１５６によ
って開始される。Ｓ／３７０ Ｉ１０書込動作（アダ
プタ・パス・チャネル０）は、もしｒＰＬＩからＢＣＵ
への要求」がＳ／３７０ＰＥ８５によって活動化される
なら、６４バイト境界上で優、先便用される。
Ｓ／３７０ Ｉ１０読取及び書込動作：これは、アダ
プタ・パス・チャネル０及び１上での、Ｓ／３７０記憶
１６２とＩ１０装置の閏のデータ転送（最大４ＫＢブロ
ツク〉を用意する。全てのデータ転送は、ｒＢＳＭセレ
クト・アップ」アダプタ・パス・コマンドを介して、Ｉ
／Ｏサブシステムによって開始される。
プタ・パス・チャネル０及び１上での、Ｓ／３７０記憶
１６２とＩ１０装置の閏のデータ転送（最大４ＫＢブロ
ツク〉を用意する。全てのデータ転送は、ｒＢＳＭセレ
クト・アップ」アダプタ・パス・コマンドを介して、Ｉ
／Ｏサブシステムによって開始される。
高優先順位メツセージ転送： Ｉ１０サブシステムか
らＳ／３７０に渡される高い優先順位の性質の、割り込
み、状況、エラーなどのメツセージ。全ての転送は、「
キュー・セレクト・アップ」コマンドを介して、ＢＣＵ
１５６から開始される。もし、高優先順位メツセージ要
求が生じるなら、Ｓ／３７０ Ｉ／Ｏ読取動作（アダプ
タ・パス、チャネル１）が６４バイト境界上で優先使用
されることになる。
らＳ／３７０に渡される高い優先順位の性質の、割り込
み、状況、エラーなどのメツセージ。全ての転送は、「
キュー・セレクト・アップ」コマンドを介して、ＢＣＵ
１５６から開始される。もし、高優先順位メツセージ要
求が生じるなら、Ｓ／３７０ Ｉ／Ｏ読取動作（アダプ
タ・パス、チャネル１）が６４バイト境界上で優先使用
されることになる。
Ｅ２０．Ｓ／３７０ ｌ１０１ｊｌ始シーケンス・フ
ロー、概要及び詳細説明 ｍｌ／−０開始命令５ＩＯＪ、「チャネル・アドレス・
ワードＣＡＷＪ及び「チャネル制御ワードＣＣＷＪが、
Ｓ／３７０記憶１６２中の予定の「メイルボックス」位
置中に記憶される。この情報は、ＢＣＵインターフェー
ス論理２０５及びパス・アダプタ１５４を介してローカ
ル記憶２１０に渡される。
ロー、概要及び詳細説明 ｍｌ／−０開始命令５ＩＯＪ、「チャネル・アドレス・
ワードＣＡＷＪ及び「チャネル制御ワードＣＣＷＪが、
Ｓ／３７０記憶１６２中の予定の「メイルボックス」位
置中に記憶される。この情報は、ＢＣＵインターフェー
ス論理２０５及びパス・アダプタ１５４を介してローカ
ル記憶２１０に渡される。
第１８１！ｌに示されているＤＭＡＣチャネル０レジス
タは、メイルボックス読取動作のために使用される。そ
れらは、Ｓ／８８ Ｐ Ｅ ６２によって、「リンク・
アレイ連鎖モード」で動作するようにプログラムされる
こヒになるｌ、ＰＥ８２は、ローカル記憶２１０（第４
１ Ｈ１５）中の一連の「リンク・リスト（テーブル）
」をセットアツプすることによって、このモードを初期
化する。それは次に、第１のｒ最先にリンクされたリス
ト・アドレス」をＤＭＡＣチャネルＯベース・アドレス
・レジスタ（３２ピツト）ＢＡＲにセットすることにな
る。このアドレスは、リンクされたリスト・データの記
憶２１０中の最初の位置を指し示すことになる。
タは、メイルボックス読取動作のために使用される。そ
れらは、Ｓ／８８ Ｐ Ｅ ６２によって、「リンク・
アレイ連鎖モード」で動作するようにプログラムされる
こヒになるｌ、ＰＥ８２は、ローカル記憶２１０（第４
１ Ｈ１５）中の一連の「リンク・リスト（テーブル）
」をセットアツプすることによって、このモードを初期
化する。それは次に、第１のｒ最先にリンクされたリス
ト・アドレス」をＤＭＡＣチャネルＯベース・アドレス
・レジスタ（３２ピツト）ＢＡＲにセットすることにな
る。このアドレスは、リンクされたリスト・データの記
憶２１０中の最初の位置を指し示すことになる。
ＤＭＡＣ’ＰＣＬＪ （周辺１ｆｌり ２６７ ａは
、ＰＥ６２によって、ＰＣＬ：１２５７ａが活動化され
る時はいつでも、ＤＭＡＣ２０９をしてそのＩＲＱ割り
込み入力線２５８を活動化させるようにプログラムされ
ることになる。ｒＰｃＬＪ線２５７ａは、アダプタ・バ
ッファ２５９を介する主記憶１８２からローカル記憶２
１０へのメイルボックス・データ転送の完了に続いて活
動化されることになる。その割り込みは、Ｓ／８８プロ
セツサＰＥ６２に、メイルボックス・ロードが丁に完了
したことを通知する。
、ＰＥ６２によって、ＰＣＬ：１２５７ａが活動化され
る時はいつでも、ＤＭＡＣ２０９をしてそのＩＲＱ割り
込み入力線２５８を活動化させるようにプログラムされ
ることになる。ｒＰｃＬＪ線２５７ａは、アダプタ・バ
ッファ２５９を介する主記憶１８２からローカル記憶２
１０へのメイルボックス・データ転送の完了に続いて活
動化されることになる。その割り込みは、Ｓ／８８プロ
セツサＰＥ６２に、メイルボックス・ロードが丁に完了
したことを通知する。
リンク・リスト・データ（第４１Ｈ図）は、次のものか
らなる。すなわち、データ・ブロックの開始記憶アドレ
スと、記憶転送カウントと、次のテーブル・エントリに
対するリンク・アドレスである。そのテーブル中の最後
のリンク・アドレスは、ゼロとなる。
らなる。すなわち、データ・ブロックの開始記憶アドレ
スと、記憶転送カウントと、次のテーブル・エントリに
対するリンク・アドレスである。そのテーブル中の最後
のリンク・アドレスは、ゼロとなる。
Ｓ／８８プロセツサＰＥ６２は、ＤＭＡＣチャネル０ベ
ース・アドレス・レジスタ中の最上リスト・アドレスを
セットする。
ース・アドレス・レジスタ中の最上リスト・アドレスを
セットする。
５７８８プロセツサＰＥ８２は、チャネル０チヤ、ネル
制御レジスタ２１４のビット７（開始ビット）中に「１
」を書き込むことによってＤＭＡＣ２０９を活動化する
二とになる。ＤＭＡＣ２０９は次に、次のようにしてそ
のチャネルＯレジスタ中に最初のリンク・リストを読み
込む。
制御レジスタ２１４のビット７（開始ビット）中に「１
」を書き込むことによってＤＭＡＣ２０９を活動化する
二とになる。ＤＭＡＣ２０９は次に、次のようにしてそ
のチャネルＯレジスタ中に最初のリンク・リストを読み
込む。
メモリ・アドレス・レジスタ２１９中への記憶２１０の
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・レジスタ２１４に対する転送カウント（メイルボ
ックス・データのバイト〉 次のデータ・ブロック・アドレス・レジスタ２１４への
リンク・アドレス より詳しく述べると、命令実行の間に、Ｓ／３７０ＰＥ
８６が「Ｉ１０開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的「メイルボックス」位置
に、「Ｉ１０開始」コマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース＋キュー長）は、初
期化時点で、パス・アダプタ１５４のベース・レジスタ
に格納される。
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・レジスタ２１４に対する転送カウント（メイルボ
ックス・データのバイト〉 次のデータ・ブロック・アドレス・レジスタ２１４への
リンク・アドレス より詳しく述べると、命令実行の間に、Ｓ／３７０ＰＥ
８６が「Ｉ１０開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的「メイルボックス」位置
に、「Ｉ１０開始」コマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース＋キュー長）は、初
期化時点で、パス・アダプタ１５４のベース・レジスタ
に格納される。
Ｓ／３７０ＰＥ８６は、ビット１１をアクティブにする
ことによって、プロセッサ・パスを介して’ＬＤ ０
ＳＣＷＪ制御ＯＰを発行する。このことは、パス・プロ
セッサ１５４中の制御ワード中のｒＰＩＪからＢＣｌＪ
への要求」ビットをオンにセットする。もし、Ｉ１０デ
ータ転送の間に「ＰＵからＢＣＵ！！！求」が生じたな
ら、ＢＣＵ１５６はメイルボックス・ロードを行わせる
ために、６４バイト境界上でＩ１０転送を優先使用する
ことになる。
ことによって、プロセッサ・パスを介して’ＬＤ ０
ＳＣＷＪ制御ＯＰを発行する。このことは、パス・プロ
セッサ１５４中の制御ワード中のｒＰＩＪからＢＣｌＪ
への要求」ビットをオンにセットする。もし、Ｉ１０デ
ータ転送の間に「ＰＵからＢＣＵ！！！求」が生じたな
ら、ＢＣＵ１５６はメイルボックス・ロードを行わせる
ために、６４バイト境界上でＩ１０転送を優先使用する
ことになる。
ＢＣＵ１６８は次に、パス２９０上で、第４５Ａ図に示
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネル０コマンド・
レジスタ２１４に記憶する。尚、第４６Ａ図で、ビット
０．１はコマンド・ビットであり、ビット２乃至７は、
バイト・カウントである。メイルボックス・アドレス・
ビットは、第４５Ｂ図に示すフォーマットでパス２９０
を介してレジスタ２１９中に記憶される。
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネル０コマンド・
レジスタ２１４に記憶する。尚、第４６Ａ図で、ビット
０．１はコマンド・ビットであり、ビット２乃至７は、
バイト・カウントである。メイルボックス・アドレス・
ビットは、第４５Ｂ図に示すフォーマットでパス２９０
を介してレジスタ２１９中に記憶される。
尚、第４５Ｂ図で、ビット７は記憶１６２中のＩＯＡ領
域を識別し、ビット２４乃至２ＧはＢＣＵチャネル番号
であり、ビット２７乃至３１は、メイルボックス・オフ
セットである。
域を識別し、ビット２４乃至２ＧはＢＣＵチャネル番号
であり、ビット２７乃至３１は、メイルボックス・オフ
セットである。
ＢＣＵ１６８が、レジスタ２１４及び２１９に値を格納
することによって、コマンド／状況パス２４９及びアド
レス／データ・パス２５０を活動化した後、ＢＣＵ１６
６は、パス・アダプタからのデータを待つ。ＢＣＵ１５
６は、「タグ・ダウン、＋ｌ１２６２ｂをサンプリング
することによってこれを行う。「タグ・ダウン」がパス
・アダプタ１５４によって非活動化される時（データ・
レディ）、メイルボックス・データの最初の４バイトは
２つのチャネル０サブサイクルを介してチャネル０読取
バツフア２２６中にラッチされる。
することによって、コマンド／状況パス２４９及びアド
レス／データ・パス２５０を活動化した後、ＢＣＵ１６
６は、パス・アダプタからのデータを待つ。ＢＣＵ１５
６は、「タグ・ダウン、＋ｌ１２６２ｂをサンプリング
することによってこれを行う。「タグ・ダウン」がパス
・アダプタ１５４によって非活動化される時（データ・
レディ）、メイルボックス・データの最初の４バイトは
２つのチャネル０サブサイクルを介してチャネル０読取
バツフア２２６中にラッチされる。
ＢＣＵ論理２６３は次に、ＤＭＡＣ２０９のチャネル０
上の「＊求」線２６３ａを立ち上げる。ＤＭＡＣ２０９
は次に、ローカル・パス調停回１２１６に対するｌ１２
６９に、「パス要求」（ＢＲ）を立ち上げる。もしロー
カル・パスが５７８８プロセツサ６２によって使用され
ていないなら、ＤＭＡＣ２０９に対するパス許可線（Ｂ
Ｇ）を介してパス・アクセスが許可される。ＤＭＡＣ２
０９は次に、ＭＡＲからアドレス・パス２４７に対して
（記憶２１０中の）ＷＱＢローカル・メイルボックスの
開始アドレスを転送し、’ＡＣＫＯＪ （ＤＭＡＣチ
ャネルＯ肯定応答）線２６４ａを立ち上げる。ｒＡｃＫ
ｏ」備考は、バッファ２２６から、データ・パス２２３
を介しての、記憶２１０中のＷＱＢのローカル・メイル
ボックス部分に対するデータの転送を開始する。
上の「＊求」線２６３ａを立ち上げる。ＤＭＡＣ２０９
は次に、ローカル・パス調停回１２１６に対するｌ１２
６９に、「パス要求」（ＢＲ）を立ち上げる。もしロー
カル・パスが５７８８プロセツサ６２によって使用され
ていないなら、ＤＭＡＣ２０９に対するパス許可線（Ｂ
Ｇ）を介してパス・アクセスが許可される。ＤＭＡＣ２
０９は次に、ＭＡＲからアドレス・パス２４７に対して
（記憶２１０中の）ＷＱＢローカル・メイルボックスの
開始アドレスを転送し、’ＡＣＫＯＪ （ＤＭＡＣチ
ャネルＯ肯定応答）線２６４ａを立ち上げる。ｒＡｃＫ
ｏ」備考は、バッファ２２６から、データ・パス２２３
を介しての、記憶２１０中のＷＱＢのローカル・メイル
ボックス部分に対するデータの転送を開始する。
’ＤＴＡＣＫＪ線２６５が、ＤＭＡＣ２０９に、動作が
完了したことを知らせるために活動化される。
完了したことを知らせるために活動化される。
ＢＣＵクロック信号（第２５図）は、バッファ２６９か
らレジスタ２２６へのメイルボックス・データの転送を
続ける。ＢＣＵ１５６は、各ローカル記憶２１０／ＤＭ
ＡＣ２０９シーケンス（３２ビツト）のための２つのア
ダプタ・パス（「タグ・アップ」／・「タグ・ダウン」
）シーケンスを実行する。
らレジスタ２２６へのメイルボックス・データの転送を
続ける。ＢＣＵ１５６は、各ローカル記憶２１０／ＤＭ
ＡＣ２０９シーケンス（３２ビツト）のための２つのア
ダプタ・パス（「タグ・アップ」／・「タグ・ダウン」
）シーケンスを実行する。
ＤＭＡＣサイクルが完了した時（ＤＴＡＣＫアクティブ
） 、ＤＭＡＣ２０９はＢＣＵ論理２５３に対して「デ
ータ転送完了Ｊ （ＤＴＣ）！２６７を立ち上げ、Ｂ
ＣＵ論理２６３は次に、レジスタ２２ＢからＷＱＢメイ
ルボックスへの第２の４バイトの読取を行うために線２
６３ａ上にＤＭＡＣ２０９に対する別の「要求」を発行
する。ＤＭＡＣサイクルは、メイルボックス・データの
全体く１６バイト）が転送されてしまう（４０−カル・
パス・サイクル）まで、反復される。「ＰＣＬＪ線２５
７ａは、次に、ＢＣＵ＠理２６理化６３てＤＭＡＣ２０
９に対して活動化される。このことは、ＤＭＡＣ２０９
からＳ／８８プロセッサ優先順位エンコーダ／割り込み
論理２１２に対するｒｌＲＱＪｉ１２６８の活動化を引
き起こす。ＰＥ８２は次に、メイルボックス要求を処理
する。
） 、ＤＭＡＣ２０９はＢＣＵ論理２５３に対して「デ
ータ転送完了Ｊ （ＤＴＣ）！２６７を立ち上げ、Ｂ
ＣＵ論理２６３は次に、レジスタ２２ＢからＷＱＢメイ
ルボックスへの第２の４バイトの読取を行うために線２
６３ａ上にＤＭＡＣ２０９に対する別の「要求」を発行
する。ＤＭＡＣサイクルは、メイルボックス・データの
全体く１６バイト）が転送されてしまう（４０−カル・
パス・サイクル）まで、反復される。「ＰＣＬＪ線２５
７ａは、次に、ＢＣＵ＠理２６理化６３てＤＭＡＣ２０
９に対して活動化される。このことは、ＤＭＡＣ２０９
からＳ／８８プロセッサ優先順位エンコーダ／割り込み
論理２１２に対するｒｌＲＱＪｉ１２６８の活動化を引
き起こす。ＰＥ８２は次に、メイルボックス要求を処理
する。
ＤＭＡＣ２０９がリンク・リストからのそのチャネルＯ
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックス・ロードを開始するために、ＢＣＵ論理
２６３からのチャネル０’ＲＥＱＪ線２６３ａ上の信号
を待つ。−旦開始されると、ＤＭＡＣチャネルＯは非決
定的にアクティブにとどまり、５７８８プロセツサ６２
が環状リンク・リストを制御し、ＢＣＵＩ！５６が、’
ＲＥＱＪ線２８３ａ８非活動性に維持することによって
データ転送を保留する。もし「リストの終了」条件によ
ってチャネル０が停止すると、５７８８プロセツサは終
了割り込みを受は取って適当な時チャネルＯを再開始す
る。
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックス・ロードを開始するために、ＢＣＵ論理
２６３からのチャネル０’ＲＥＱＪ線２６３ａ上の信号
を待つ。−旦開始されると、ＤＭＡＣチャネルＯは非決
定的にアクティブにとどまり、５７８８プロセツサ６２
が環状リンク・リストを制御し、ＢＣＵＩ！５６が、’
ＲＥＱＪ線２８３ａ８非活動性に維持することによって
データ転送を保留する。もし「リストの終了」条件によ
ってチャネル０が停止すると、５７８８プロセツサは終
了割り込みを受は取って適当な時チャネルＯを再開始す
る。
Ｅ２１．Ｓ／３７０ Ｉ／Ｏデータ転送シーケンス・フ
ロー、−設電説明 全てのＩ１０読取及び書込転送は、アダプタ・パス・ア
ーキテクチャによるｒＢＳＭ読取セレクト・アップ」及
びｒＢＳＭ書込セレクト・アップ」コマンドを介してＳ
／８８プロセツサ６２を源とする。Ｓ／３７００ＣＷコ
マンド及び開始アドレス（Ｓ／３７０メモリ１６２中の
）は、「ｌ１０ＩＩＩ始」のためにＣＣＷから導出され
る。データは、Ｓ／８８プロセツサＳ２によって、各Ｉ
１０装置と、ローカル記憶２１０中のローカル・バッフ
ァの間で移動される。
ロー、−設電説明 全てのＩ１０読取及び書込転送は、アダプタ・パス・ア
ーキテクチャによるｒＢＳＭ読取セレクト・アップ」及
びｒＢＳＭ書込セレクト・アップ」コマンドを介してＳ
／８８プロセツサ６２を源とする。Ｓ／３７００ＣＷコ
マンド及び開始アドレス（Ｓ／３７０メモリ１６２中の
）は、「ｌ１０ＩＩＩ始」のためにＣＣＷから導出され
る。データは、Ｓ／８８プロセツサＳ２によって、各Ｉ
１０装置と、ローカル記憶２１０中のローカル・バッフ
ァの間で移動される。
ローカル記憶２１０は、Ｓ／８８プロセツサ６２によっ
て管理されるＩ１０書込動作のための記憶ブロックのキ
ューを含む。そのキューが少なくとも１つのエントリを
含む時、Ｉ１０書込動作を送出する準備ができている。
て管理されるＩ１０書込動作のための記憶ブロックのキ
ューを含む。そのキューが少なくとも１つのエントリを
含む時、Ｉ１０書込動作を送出する準備ができている。
これらのブロックのうちの選択された１つのための開始
アドレスは、書込動作の開始の前に、Ｓ／８８プロセツ
サ６２によってＤＭＡＣ２０９中のＤＭＡチャネル１レ
ジスタ中に記憶される。ＤＭＡチャネル１レジスタは、
ローカル記憶２１０を介するＳ／３７０Ｉ１０書込動作
（Ｉｌ書込対するＳ／３７０記憶１８２の書込）のため
に予約されている。アダプタ・データ・バッファ２６９
（６４バイト）は、メイルボックス読取及びＳ／３７
０ Ｉ１０書込動？ （Ｓ／３７０メモリ１６２から
ローカル記憶２１０へのデータ転送）のために予約され
ている。このバッファは、チャネル１アダプタ・パス２
４９．２５０に関連づけられている。バッファ２８０
（６４バイト）は、（Ｓ／３７０に対する）メツセージ
書込及びＳ／３７０ Ｉ１０読取動作（ローカル記憶
２１０からＳ／３７０メモリ１６２へのデータ転送）の
ために予約されている。このバッファは、チャネル１ア
ダプタ・パス２５１．２５２と関連付けられている。Ｓ
／８８プロセツサ６２は、ＤＭＡＣチャネル１及び２の
メモリ・アドレス・レジスタの高位ワードをゼロに初期
化する。このことは、ローカル記憶２１０が１６ビツト
以上のアドレスを必要としないので、これらのレジスタ
が動作シーケンスの間にロードされた時に、余分のパス
・サイクルを節約するものである。
アドレスは、書込動作の開始の前に、Ｓ／８８プロセツ
サ６２によってＤＭＡＣ２０９中のＤＭＡチャネル１レ
ジスタ中に記憶される。ＤＭＡチャネル１レジスタは、
ローカル記憶２１０を介するＳ／３７０Ｉ１０書込動作
（Ｉｌ書込対するＳ／３７０記憶１８２の書込）のため
に予約されている。アダプタ・データ・バッファ２６９
（６４バイト）は、メイルボックス読取及びＳ／３７
０ Ｉ１０書込動？ （Ｓ／３７０メモリ１６２から
ローカル記憶２１０へのデータ転送）のために予約され
ている。このバッファは、チャネル１アダプタ・パス２
４９．２５０に関連づけられている。バッファ２８０
（６４バイト）は、（Ｓ／３７０に対する）メツセージ
書込及びＳ／３７０ Ｉ１０読取動作（ローカル記憶
２１０からＳ／３７０メモリ１６２へのデータ転送）の
ために予約されている。このバッファは、チャネル１ア
ダプタ・パス２５１．２５２と関連付けられている。Ｓ
／８８プロセツサ６２は、ＤＭＡＣチャネル１及び２の
メモリ・アドレス・レジスタの高位ワードをゼロに初期
化する。このことは、ローカル記憶２１０が１６ビツト
以上のアドレスを必要としないので、これらのレジスタ
が動作シーケンスの間にロードされた時に、余分のパス
・サイクルを節約するものである。
（Ａ）Ｉ１０書込動作（Ｓ／３７０肥憶１６２からロー
カル記憶２１０へ） Ｓ／８８プロセツサｅ２は、第４５ Ｃｒ２ニ示ｔよう
に（パス１６１ ａ ｓ ドライバ２１７、パス２４７
及びラッチ２３３を介して）ＤＭＡＣアドレス及びデー
タ・パス２４８上に情報を配置することにより、ＤＭＡ
Ｃチャネル１メモリ・アドレス・レジスタＭＡＲ中にロ
ーカル・バッファ開始アドレスをセットする。尚、第４
６Ｃ図で、ビット３１−０８巳００７ＥＯＯ＝ ｒＤＭ
ＡＣレジスタ選択」コマンドであり、ビット０７−０７
−００＝Ｄチヤネル１メモリ・アドレス・レジスタ（低
）選択である。５７８８は、パス上の最上位及び最下位
ビットをそれぞれ「３１」及び「０」として識別子、こ
れはＳ／３７０プロトコルとは逆であることに留意され
たい。
カル記憶２１０へ） Ｓ／８８プロセツサｅ２は、第４５ Ｃｒ２ニ示ｔよう
に（パス１６１ ａ ｓ ドライバ２１７、パス２４７
及びラッチ２３３を介して）ＤＭＡＣアドレス及びデー
タ・パス２４８上に情報を配置することにより、ＤＭＡ
Ｃチャネル１メモリ・アドレス・レジスタＭＡＲ中にロ
ーカル・バッファ開始アドレスをセットする。尚、第４
６Ｃ図で、ビット３１−０８巳００７ＥＯＯ＝ ｒＤＭ
ＡＣレジスタ選択」コマンドであり、ビット０７−０７
−００＝Ｄチヤネル１メモリ・アドレス・レジスタ（低
）選択である。５７８８は、パス上の最上位及び最下位
ビットをそれぞれ「３１」及び「０」として識別子、こ
れはＳ／３７０プロトコルとは逆であることに留意され
たい。
第４６Ｄ図（ＭＡＲ用）に示されている内容は、データ
・パス２２３上に配置され、ここで、ビット３ｌ−１６
＝Ｉ１０書込のための記憶２１０中のローカル・バッフ
ァの開始アドレスである。その高位データ・パス・ビッ
ト（３１−１６）は、チャネル１メモリ・アドレス・レ
ジスタの低位（１５−００）部分にロードされる。ＭＡ
Ｒの高位ピッ１１３１−１６）は、初期化の間にＯにセ
ットされている。ＤＭＡＣ２０９は、５７８８プロセツ
サＣＰＵに対して、ＢＣＵ論理２５３を介する１６ビツ
ト・ポート’ＤＳＡＣ−Ｋ」信号線２６６ａ、ｂで応答
する。Ｓ／８８７’ロセツサ６２は、ローカル・アドレ
ス・パス２４７上に、ＢＣＵデータ（バイト・カウント
、記憶キー、アダプタ・パス優先順位及びカスタマ／１
０Ａ空間データ）及びＤＭＡＣチャネル１メモリ転送カ
ウント・データを配置する。第４５Ｅ図は、アドレス・
パス上のコマンドを示し、ここで、３１−０８品００７
４００＝ 「ＤＭＡＣレジスタ選択」コマンド、 ０７−００冨ＢＣＵ選択及びＤＭＡＣチャネルＩＭＴＣ
選択 バイト・カウント、（ｃＣＷから導出された）記憶キー
、アダプタ・パス優先順位、及びカスクマ／ＩＯＡ空間
ビットは、５７８８プロセツサ８２によって第４６Ｆ図
に示すフォーマットでデータ・パス２２３上に配置され
、ここで、そのビット指定は次のとおりである。
・パス２２３上に配置され、ここで、ビット３ｌ−１６
＝Ｉ１０書込のための記憶２１０中のローカル・バッフ
ァの開始アドレスである。その高位データ・パス・ビッ
ト（３１−１６）は、チャネル１メモリ・アドレス・レ
ジスタの低位（１５−００）部分にロードされる。ＭＡ
Ｒの高位ピッ１１３１−１６）は、初期化の間にＯにセ
ットされている。ＤＭＡＣ２０９は、５７８８プロセツ
サＣＰＵに対して、ＢＣＵ論理２５３を介する１６ビツ
ト・ポート’ＤＳＡＣ−Ｋ」信号線２６６ａ、ｂで応答
する。Ｓ／８８７’ロセツサ６２は、ローカル・アドレ
ス・パス２４７上に、ＢＣＵデータ（バイト・カウント
、記憶キー、アダプタ・パス優先順位及びカスタマ／１
０Ａ空間データ）及びＤＭＡＣチャネル１メモリ転送カ
ウント・データを配置する。第４５Ｅ図は、アドレス・
パス上のコマンドを示し、ここで、３１−０８品００７
４００＝ 「ＤＭＡＣレジスタ選択」コマンド、 ０７−００冨ＢＣＵ選択及びＤＭＡＣチャネルＩＭＴＣ
選択 バイト・カウント、（ｃＣＷから導出された）記憶キー
、アダプタ・パス優先順位、及びカスクマ／ＩＯＡ空間
ビットは、５７８８プロセツサ８２によって第４６Ｆ図
に示すフォーマットでデータ・パス２２３上に配置され
、ここで、そのビット指定は次のとおりである。
３１−２７＝予約
２６＝高位バイト・カウント。このビットは、最大バイ
ト・カウント＜４にバイト）が転送されつつあるときの
み１となる。
ト・カウント＜４にバイト）が転送されつつあるときの
み１となる。
２Ｂ−１６＝ＤＭＡＣチャネルＩＭＴＣレジスタにロー
ドされるバイト・カウント ２６−１４＝ＢＣＵレジスタ２２０にロードされるバイ
ト・カウント（最大４０９Ｂ）、そのカウントの少なく
とも一部は、バイト・カウント動作において後で説明す
るようにレジスタ２２１にロードされる。パス・アダプ
タ１５４は、４０９６バイト（バイト・カウント−１）
を転送するために１１１１ １１１１ １１１１という
カウントを必要とする。それゆえ、ＢＣＵ１５８は、そ
れを、（６４バイト・ブロック中の）バイト・オフセッ
ト・ビット１６−１４とともにパス・アダプタ１５４に
提供する前に一度、ダブル・ワード境界ビットをデクリ
メントする。
ドされるバイト・カウント ２６−１４＝ＢＣＵレジスタ２２０にロードされるバイ
ト・カウント（最大４０９Ｂ）、そのカウントの少なく
とも一部は、バイト・カウント動作において後で説明す
るようにレジスタ２２１にロードされる。パス・アダプ
タ１５４は、４０９６バイト（バイト・カウント−１）
を転送するために１１１１ １１１１ １１１１という
カウントを必要とする。それゆえ、ＢＣＵ１５８は、そ
れを、（６４バイト・ブロック中の）バイト・オフセッ
ト・ビット１６−１４とともにパス・アダプタ１５４に
提供する前に一度、ダブル・ワード境界ビットをデクリ
メントする。
１６−１４＝ 下位バイト・カウント・ビットＢＣＵ
１５６゜これらのビットは、ダブル・バイト境界からの
バイト・オフセット−１（パス・アダプタ条件のため）
をあられす。これらのビットは、ＤＭＡＣ２０９または
ＢＣＵ１５６によっては使用されない。というのは、そ
れらはダブル・ワードしか転送しな、いからである。そ
れらは、Ｓ／３７０ ８３Ｍ１６２に提供するために、
パス・アダプタ１５４に渡される。
１５６゜これらのビットは、ダブル・バイト境界からの
バイト・オフセット−１（パス・アダプタ条件のため）
をあられす。これらのビットは、ＤＭＡＣ２０９または
ＢＣＵ１５６によっては使用されない。というのは、そ
れらはダブル・ワードしか転送しな、いからである。そ
れらは、Ｓ／３７０ ８３Ｍ１６２に提供するために、
パス・アダプタ１５４に渡される。
１３−１２− アダプタ・パス・チャネル優先順位
０７＝ カスタマ／ＩＯＡ空間ビット
０６− Ｓ／８８プロセツサは、１つの追加的ローカ
ル記憶が必要であることを示すためにこのビット（１）
を活動化する。このことは、開始Ｓ／３７０記憶アドレ
スがダブルワード（３２ビツト）境界上にない時に生じ
る。全てのＢＣＵアドレスはダブルワード境界上で開始
しなくてはならないので、最初のアクセスは指定された
開始アドレスにあるバイトを含み、先行するバイトがそ
のダブルワード・アドレスに含まれる。先行バイトは棄
却される。
ル記憶が必要であることを示すためにこのビット（１）
を活動化する。このことは、開始Ｓ／３７０記憶アドレ
スがダブルワード（３２ビツト）境界上にない時に生じ
る。全てのＢＣＵアドレスはダブルワード境界上で開始
しなくてはならないので、最初のアクセスは指定された
開始アドレスにあるバイトを含み、先行するバイトがそ
のダブルワード・アドレスに含まれる。先行バイトは棄
却される。
Ｏ５−００冨 予約済み
ＤＭＡＣ２０９は、そのデータ・パスの高位ツー１：（
すなわち、バイト・カウント）を、チャネルＩＭＴＣレ
ジスタにロードすることになる。
すなわち、バイト・カウント）を、チャネルＩＭＴＣレ
ジスタにロードすることになる。
ＢＣＵは、次のようにデータ・パス内容を把捉する。
ビット２６−１４ − ８８Ｍ読取セレクト・アップ・
カウンタ２２０に対して ビット１３−Ｏ６−アダプタ・パス・チャネルＯＡ／Ｄ
レジスタ２１９に対して（但し再配列されて） １つのＳ／８８プロセツサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない。ＤＭＡＣチャネルＩＭＴＣ
のアドレスは、ダブルワード境界上にないので（ビット
０７−００＝ ０Ｘ００１０１０）、ＢＣＵ１６６及
びＤＭＡＣ２０９に１つの５７８８プロゼツサ・コマン
ドをロードするためには次の動作が行なわれる。すなわ
ち、ＢＣＵ１６６はアドレス・ピッｌ−１を反転してそ
れを別のレジスタ選択ビットとともにＤＭＡＣ２０９に
提供する。このことは、チャネル１のためのＤＭＡＣ２
０９を適切に選択する（アドレス・ビット０７−００＝
０１００１０１０）ことを可能ならしめる。このことは
、チャネル２Ｉ１０読取動作のためのＭＴＣレジスタの
選択にも当てはまる。ＤＭＡＣ２０９は、ＢＣＵ論理２
５３に対して、線２８Ｓ上のｒＤＴＡｃＫ、信号で応答
する。ＢＣＵ論理２５３は、「ＤＴＡＣＫＪ信号を、５
７８８プロセツサ６２に対する、ｔＩｓ２６６ａ、ｂ上
の３２ビツト・ボートｒＤ ５ＡＣＫ」応答に変換する
。その転送バイト・カウントは、残りのデータ・パス・
データとともに、後のｒＢｓＭｍ取セレクト・アップ」
コマンドの間にパス・アダプタ１５４に提供される。Ｂ
ＳＭ読取境界カウンタ２２１またはＢＳＭ読取セレクト
アップ・バイト・カウンタ２２０は、チャネル０読取コ
マンド・レジスタ２１４中にロードされることになる。
カウンタ２２０に対して ビット１３−Ｏ６−アダプタ・パス・チャネルＯＡ／Ｄ
レジスタ２１９に対して（但し再配列されて） １つのＳ／８８プロセツサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない。ＤＭＡＣチャネルＩＭＴＣ
のアドレスは、ダブルワード境界上にないので（ビット
０７−００＝ ０Ｘ００１０１０）、ＢＣＵ１６６及
びＤＭＡＣ２０９に１つの５７８８プロゼツサ・コマン
ドをロードするためには次の動作が行なわれる。すなわ
ち、ＢＣＵ１６６はアドレス・ピッｌ−１を反転してそ
れを別のレジスタ選択ビットとともにＤＭＡＣ２０９に
提供する。このことは、チャネル１のためのＤＭＡＣ２
０９を適切に選択する（アドレス・ビット０７−００＝
０１００１０１０）ことを可能ならしめる。このことは
、チャネル２Ｉ１０読取動作のためのＭＴＣレジスタの
選択にも当てはまる。ＤＭＡＣ２０９は、ＢＣＵ論理２
５３に対して、線２８Ｓ上のｒＤＴＡｃＫ、信号で応答
する。ＢＣＵ論理２５３は、「ＤＴＡＣＫＪ信号を、５
７８８プロセツサ６２に対する、ｔＩｓ２６６ａ、ｂ上
の３２ビツト・ボートｒＤ ５ＡＣＫ」応答に変換する
。その転送バイト・カウントは、残りのデータ・パス・
データとともに、後のｒＢｓＭｍ取セレクト・アップ」
コマンドの間にパス・アダプタ１５４に提供される。Ｂ
ＳＭ読取境界カウンタ２２１またはＢＳＭ読取セレクト
アップ・バイト・カウンタ２２０は、チャネル０読取コ
マンド・レジスタ２１４中にロードされることになる。
５７８８プロセツサ６２は次に、第４５Ｇ図に示すフォ
ーマットでデータ・パス２２３上で「８３Ｍ読取セレク
トアップ」コマンドを発生し、そのとき、ビット３１−
００電００７ＥＯ１０８−ｒＢＳＭｍ取セレクトアップ
」コマンドである。
ーマットでデータ・パス２２３上で「８３Ｍ読取セレク
トアップ」コマンドを発生し、そのとき、ビット３１−
００電００７ＥＯ１０８−ｒＢＳＭｍ取セレクトアップ
」コマンドである。
Ｓ／８８プロセツサ６２はまた、データ・パス２２３上
に第４６Ｈｒ：ＡでしめずフォーマットでＢＳＭ開始ア
ドレスを配置し、ここでビット２３−０−記憶１６２中
の開始アドレスである。
に第４６Ｈｒ：ＡでしめずフォーマットでＢＳＭ開始ア
ドレスを配置し、ここでビット２３−０−記憶１６２中
の開始アドレスである。
パス２２３上のＢＳＭＩ！！ｌ始アドレスは、アドレス
・レジスタ２１９とＢＳＭＩ！取アドレス・レジスタ２
３１上に記憶される。それは、後で、Ｓ／３７０記憶１
６２に提供するためにパス・アダプタ１６４に送られる
。ＢＣＵ１６６は次に、Ｓ／８８プロセツサ６２に対す
る’ＤＳＡＣＫＪｉ１２６６ａ、ｄを活動化する。この
時点で、Ｓ／８８プロセツサは解放され、最早この動作
に関与しない。
・レジスタ２１９とＢＳＭＩ！取アドレス・レジスタ２
３１上に記憶される。それは、後で、Ｓ／３７０記憶１
６２に提供するためにパス・アダプタ１６４に送られる
。ＢＣＵ１６６は次に、Ｓ／８８プロセツサ６２に対す
る’ＤＳＡＣＫＪｉ１２６６ａ、ｄを活動化する。この
時点で、Ｓ／８８プロセツサは解放され、最早この動作
に関与しない。
ＢＣＩＪ１５６は、パス２９０を介してレジスタ２１４
にｒＢＳＭセレクト・アップ」（読取）コマンドを配置
し、第４５Ｉ図に示すようにコマンド／状況パス２４９
上にそれを配置する。第４ＳＩ図で、ビットは、 ０−１＝ ’ＢＳＭＪセレクト・アップ」コマンド
（読取 ） ２−７− フィールド長−１（最大６４バイト）そのフ
ィールド長は、前版てレジスタ２２０または２２１から
レジスタ２１４に転送されていたものである。レジスタ
２１９は、第４５Ｊ図に示すフォーマットでパス２５０
上にアドレス情報を配置する。そこで、 ０−３Ｍ 記憶キー ４品 １ ６−６冨 優先順位（プロセッサ・パスＩ／Ｏに対する
パス・アダプタ１５４の〉 ７諺 １雪カスタマ領域アクセス ０冨マイクロコード領域アクセス ８−３１− 記憶１６３中のデータ・フィールド中の
最初のバイトのアドレス ＢＣＵ＆理２５３は次に、そのコマンドと、フィールド
長データを、コマンド・レジスタ１２４（第１３図）に
ラッチし、キー・アドレス・データをレジスタ１２２に
ラッチするためにパス・アダプタ１５４に対するタグ・
アップＡｌ１１２６２ａを立ち上げる。パス・アダプタ
１５４は、もしデータが有効でないならＢＣＵ＃１理２
５３理財５３タグ・ダウンを立ち上げる。ＢＣＵ論理２
５３は、タグ・ダウンが降下するまで待つ。パス・アダ
プタ１５４は、第４６Ｋ及び第４６Ｌ図に示すように、
アダプタ・パスＢＳＭセレクト・アップ・コマンドをプ
ロセッサ・パスＩ１０メモリ・コマンドに変換する。こ
のとき、プロセッサ・アドレス／データ・パスＩ／Ｏ上
のビットは次のことをあられす。
にｒＢＳＭセレクト・アップ」（読取）コマンドを配置
し、第４５Ｉ図に示すようにコマンド／状況パス２４９
上にそれを配置する。第４ＳＩ図で、ビットは、 ０−１＝ ’ＢＳＭＪセレクト・アップ」コマンド
（読取 ） ２−７− フィールド長−１（最大６４バイト）そのフ
ィールド長は、前版てレジスタ２２０または２２１から
レジスタ２１４に転送されていたものである。レジスタ
２１９は、第４５Ｊ図に示すフォーマットでパス２５０
上にアドレス情報を配置する。そこで、 ０−３Ｍ 記憶キー ４品 １ ６−６冨 優先順位（プロセッサ・パスＩ／Ｏに対する
パス・アダプタ１５４の〉 ７諺 １雪カスタマ領域アクセス ０冨マイクロコード領域アクセス ８−３１− 記憶１６３中のデータ・フィールド中の
最初のバイトのアドレス ＢＣＵ＆理２５３は次に、そのコマンドと、フィールド
長データを、コマンド・レジスタ１２４（第１３図）に
ラッチし、キー・アドレス・データをレジスタ１２２に
ラッチするためにパス・アダプタ１５４に対するタグ・
アップＡｌ１１２６２ａを立ち上げる。パス・アダプタ
１５４は、もしデータが有効でないならＢＣＵ＃１理２
５３理財５３タグ・ダウンを立ち上げる。ＢＣＵ論理２
５３は、タグ・ダウンが降下するまで待つ。パス・アダ
プタ１５４は、第４６Ｋ及び第４６Ｌ図に示すように、
アダプタ・パスＢＳＭセレクト・アップ・コマンドをプ
ロセッサ・パスＩ１０メモリ・コマンドに変換する。こ
のとき、プロセッサ・アドレス／データ・パスＩ／Ｏ上
のビットは次のことをあられす。
０冨０冨Ｉ１０メモリ・コマンド
１冨１冨フ工ツチ動作
２−７冨フイールド長
８−３１冨実バイト・アドレス
また、プロセッサ・キー／状況パス・ピットは次のこと
をあられす。
をあられす。
０−３＝ 記憶キー
４冨０＝動的変換なし
アドレスされたデータがＳ／３７０メモリ１６２から返
されたとき、それはパス・アダプタ・データ・バッファ
２Ｓ９（チャネルＯ）でラッチされる。そのパス・アダ
プタ１５４は次に、アダプタ・パス・チャネルＯ上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
ＣＵ１５６に、２バイト（１６ビツト）のデータをラッ
チするように報知し、そのＭ後にクロック左及びクロッ
ク右信号を介してのチャネルＯ読取バッファ２２６ （
４バイト）中の別の２バイトが続く。ＢＣＵ１５６は次
に、ＤＭＡＣ２０９に対するその’ＲＥＱ Ｉ Ｊ ！
２６３ ｂ （ＤＭＡＣチーｙネル１ 要求〉を活動化
する。ＤＭＡＣ２０９は、ローカル・パス・サイクルを
実行するために、ＢＣＵローカル・パス調停論理２１６
に対する線２８９上に’ＢＣＵ ＲＥＱＪを発行する
。
されたとき、それはパス・アダプタ・データ・バッファ
２Ｓ９（チャネルＯ）でラッチされる。そのパス・アダ
プタ１５４は次に、アダプタ・パス・チャネルＯ上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
ＣＵ１５６に、２バイト（１６ビツト）のデータをラッ
チするように報知し、そのＭ後にクロック左及びクロッ
ク右信号を介してのチャネルＯ読取バッファ２２６ （
４バイト）中の別の２バイトが続く。ＢＣＵ１５６は次
に、ＤＭＡＣ２０９に対するその’ＲＥＱ Ｉ Ｊ ！
２６３ ｂ （ＤＭＡＣチーｙネル１ 要求〉を活動化
する。ＤＭＡＣ２０９は、ローカル・パス・サイクルを
実行するために、ＢＣＵローカル・パス調停論理２１６
に対する線２８９上に’ＢＣＵ ＲＥＱＪを発行する
。
：１！２６８上のパス許可信号がＢＣＵ調停論理から返
された時、ＤＭＡＣ２０９がローカル記憶２１０に対す
るチャネルＯＲ取バッファ２５９動作を開始する。ＤＭ
ＡＣ２０９はＢＣＵ論理２５３に対するＡｌ２６４ｂ上
にＡＣＫＩ （ＤＭＡチャネル１肯定応答）を返し、パ
ス２４８、ラッチ２３３、アドレス・パス２４７及びマ
ルチプレクサ２３２を介して記憶２１０アドレシング回
路に対してＤＭＡＣチャネル１レジスタ２４８中のロー
カル記憶アドレスをゲートすることによってそのことを
行う。ＢＣＵ論理２５３は、ＭＡＲレジスタによって指
定されたアドレスにおいて記憶２１０に記憶するために
バッファ２２６からデータ・パス２２３へ第１のデータ
（４バイト）をゲートするために線２６４ｂ上のＡＣＫ
１信号と線２１０ａ上のＲＡＭ！！択信号を使用する。
された時、ＤＭＡＣ２０９がローカル記憶２１０に対す
るチャネルＯＲ取バッファ２５９動作を開始する。ＤＭ
ＡＣ２０９はＢＣＵ論理２５３に対するＡｌ２６４ｂ上
にＡＣＫＩ （ＤＭＡチャネル１肯定応答）を返し、パ
ス２４８、ラッチ２３３、アドレス・パス２４７及びマ
ルチプレクサ２３２を介して記憶２１０アドレシング回
路に対してＤＭＡＣチャネル１レジスタ２４８中のロー
カル記憶アドレスをゲートすることによってそのことを
行う。ＢＣＵ論理２５３は、ＭＡＲレジスタによって指
定されたアドレスにおいて記憶２１０に記憶するために
バッファ２２６からデータ・パス２２３へ第１のデータ
（４バイト）をゲートするために線２６４ｂ上のＡＣＫ
１信号と線２１０ａ上のＲＡＭ！！択信号を使用する。
ＤＴＡＣＫがＢＣＵ＃理２５理化５３っｉ”Ａｍ１２８
５上に戻さレタヒき、ＤＭＡＣ２０９は線２６７上でＤ
ＴＣ（データ転送完了）を立ち上げる。
５上に戻さレタヒき、ＤＭＡＣ２０９は線２６７上でＤ
ＴＣ（データ転送完了）を立ち上げる。
ＢＣＵ１５６は、レジスタ２２０１ＭＴＣ中に保持され
ているバイト・カウントをデクリメントし、チャネルＩ
ＭＡＲをインクリメントし、パス・アダプタ１６４かも
受信される６４バイトまでのデータのダブルワード毎に
アドレス・レジスタ２３１をデクリメントする。上述の
シーケンスはＢＣＵコマンドの４バイト毎に（６４まで
）反復される。もし転送バイト・カウントが６４よりも
大きいなら、ＢＣＵ１６Ｂは次の６４バイトをフェッチ
するためにレジスタ２３１．２１９を介してパス・アダ
プタ１５４に新しい８３Ｍ開始アドレスを提供する。レ
ジスタ２３１は上述のように４バイト転送毎にデクリメ
ントされており、従って、適切な次の開始アドレスをも
つ。パス・アダプタ１５４は、そのコマンドによって要
求される（４ＫＢまでの）データ転送全体が完了するま
で各開始アドレス毎に６４バイトのデータをバッファす
る。
ているバイト・カウントをデクリメントし、チャネルＩ
ＭＡＲをインクリメントし、パス・アダプタ１６４かも
受信される６４バイトまでのデータのダブルワード毎に
アドレス・レジスタ２３１をデクリメントする。上述の
シーケンスはＢＣＵコマンドの４バイト毎に（６４まで
）反復される。もし転送バイト・カウントが６４よりも
大きいなら、ＢＣＵ１６Ｂは次の６４バイトをフェッチ
するためにレジスタ２３１．２１９を介してパス・アダ
プタ１５４に新しい８３Ｍ開始アドレスを提供する。レ
ジスタ２３１は上述のように４バイト転送毎にデクリメ
ントされており、従って、適切な次の開始アドレスをも
つ。パス・アダプタ１５４は、そのコマンドによって要
求される（４ＫＢまでの）データ転送全体が完了するま
で各開始アドレス毎に６４バイトのデータをバッファす
る。
ＢＣＵ１６６は、もしパス・アダプタ２５９が空ならＤ
ＭＡＣ２０９を（ＲＥＱを立ち上げないことによって）
アイドル状態にととめ、次の有効データ・ワードが受信
されるまで、タグ・ダウンの状態がバッファ２６９中の
有効データの可用性全反映する。ＲＥＱ／ＡＣＫサイク
ルは、バイト・カウントがゼロになるまで続き、その時
点でＤＭＡＣ２０９がＳ／８８プロセツサ６２に対する
線２５８上でＩＲＱを立ち上げる。このことは、Ｓ／８
Ｂプロセツサ６２に、適切な処理のためＳ／３７０記憶
１６２から読取られたデータを含むローカル記憶バッフ
ァを読取るように報知する。
ＭＡＣ２０９を（ＲＥＱを立ち上げないことによって）
アイドル状態にととめ、次の有効データ・ワードが受信
されるまで、タグ・ダウンの状態がバッファ２６９中の
有効データの可用性全反映する。ＲＥＱ／ＡＣＫサイク
ルは、バイト・カウントがゼロになるまで続き、その時
点でＤＭＡＣ２０９がＳ／８８プロセツサ６２に対する
線２５８上でＩＲＱを立ち上げる。このことは、Ｓ／８
Ｂプロセツサ６２に、適切な処理のためＳ／３７０記憶
１６２から読取られたデータを含むローカル記憶バッフ
ァを読取るように報知する。
（Ｂ）Ｉ１０読取動作（ローカル記憶２１０からＳ／３
７０記憶１ｅ２） Ｉ１０読取動作は（ＥＸＥＣ３７０の制御の下で）少な
くとも１つのエントリが記憶２１０中のｌ１０ａｔ取キ
ユー中に存在する時キック・オフされる。Ｓ／８８プロ
セツサ６２はもしそれがＤＭＡＣ２０９によって使用さ
れていないならローカル・バスの制御を獲得する。Ｓ／
８８プロセツサ６２は、第４５Ｍ図に示すフォーマット
で情報をパス２４７上に配置することによってＤＭＡＣ
チャネル２メモリ・アドレス・レジスタ（ＭＡＲ）にロ
ーカル・バッファＩ１０読取開始アト１ノスをセットす
る。ここで、 ３１−０３１−０８＝００７ＥＯＯ＝Ｄノジスタ選択コ
マンド ０７−０７−００＝Ｄチヤネル２メモリ・アドレス・レ
ジスタ（低位）選択 また、第４６Ｎ図に示すように（記憶２１０中のバッフ
ァの）開始アドレスをデータ・パス２２３上に配置する
。このとき、ビットは、３ｌ−１６＝ ローカル・バ
ッファＩ１０読取データの開始アドレス １５−００巳 予約済み 高位データ・バス・ピッｌ−３１−１６は、チャネル２
メモリ・アドレス・レジスタの低位（１５−００） ビ
ット中にロードされる。ＭＡＲの高位ビット（３１−１
６）は、初期化の間に０にセットされている。ＤＭＡＣ
２０９は線２６６ａ、ｂ上でＤＳＡＣＫ信号に変換され
る線２６５上のＤＴＡＣＫ信号によって５７８８プロセ
ツサ６２に応答する。５７８８プロセツサｅ２は次に、
選択されたローカル記憶Ｉ１０読取バッファの開始アド
レスを使用して、５７８８プログラム制御を使用してＩ
１０コントローラ２０または２４などからローカル記憶
２１０に（４ＫＢまでの）データを移動する。。
７０記憶１ｅ２） Ｉ１０読取動作は（ＥＸＥＣ３７０の制御の下で）少な
くとも１つのエントリが記憶２１０中のｌ１０ａｔ取キ
ユー中に存在する時キック・オフされる。Ｓ／８８プロ
セツサ６２はもしそれがＤＭＡＣ２０９によって使用さ
れていないならローカル・バスの制御を獲得する。Ｓ／
８８プロセツサ６２は、第４５Ｍ図に示すフォーマット
で情報をパス２４７上に配置することによってＤＭＡＣ
チャネル２メモリ・アドレス・レジスタ（ＭＡＲ）にロ
ーカル・バッファＩ１０読取開始アト１ノスをセットす
る。ここで、 ３１−０３１−０８＝００７ＥＯＯ＝Ｄノジスタ選択コ
マンド ０７−０７−００＝Ｄチヤネル２メモリ・アドレス・レ
ジスタ（低位）選択 また、第４６Ｎ図に示すように（記憶２１０中のバッフ
ァの）開始アドレスをデータ・パス２２３上に配置する
。このとき、ビットは、３ｌ−１６＝ ローカル・バ
ッファＩ１０読取データの開始アドレス １５−００巳 予約済み 高位データ・バス・ピッｌ−３１−１６は、チャネル２
メモリ・アドレス・レジスタの低位（１５−００） ビ
ット中にロードされる。ＭＡＲの高位ビット（３１−１
６）は、初期化の間に０にセットされている。ＤＭＡＣ
２０９は線２６６ａ、ｂ上でＤＳＡＣＫ信号に変換され
る線２６５上のＤＴＡＣＫ信号によって５７８８プロセ
ツサ６２に応答する。５７８８プロセツサｅ２は次に、
選択されたローカル記憶Ｉ１０読取バッファの開始アド
レスを使用して、５７８８プログラム制御を使用してＩ
１０コントローラ２０または２４などからローカル記憶
２１０に（４ＫＢまでの）データを移動する。。
データ転送が完了した時、５７８８プロセツサ６２は第
４５０図に示すフォーマットでアドレス・パス２４７上
にＤＭＡＣチャネル２メモリ転送カウント選択を配置す
る。このとき、ビットは、 ３１−０８冨 ００７ＥＯＯ冨ＤＭＡＣレジスタ選択・
コマンド ０７−００冨 ＢＣＵ及びＤＭＡＣチャネル２ＭＴＣ選
択 バイト・カウント、＜ＣＣＷから得られた）記憶キー、
アダプタ・パス優先順位、及びカスタマ／ＩＯＡ空間ビ
ットは、Ｓ／８８プロセツサ６２によって第４５Ｐ図に
示〜すフォーマットでデータ・パス２２３上に配置され
る。
４５０図に示すフォーマットでアドレス・パス２４７上
にＤＭＡＣチャネル２メモリ転送カウント選択を配置す
る。このとき、ビットは、 ３１−０８冨 ００７ＥＯＯ冨ＤＭＡＣレジスタ選択・
コマンド ０７−００冨 ＢＣＵ及びＤＭＡＣチャネル２ＭＴＣ選
択 バイト・カウント、＜ＣＣＷから得られた）記憶キー、
アダプタ・パス優先順位、及びカスタマ／ＩＯＡ空間ビ
ットは、Ｓ／８８プロセツサ６２によって第４５Ｐ図に
示〜すフォーマットでデータ・パス２２３上に配置され
る。
このとき、
３１−２７＝ 予約
２６＝ 高位バイト・カウント・ビット。このビットは
、最大バイト・カウントが転送されつつある間のみ１と
なる。
、最大バイト・カウントが転送されつつある間のみ１と
なる。
２６−１６＝ ＤＭＡＣチャネル２ＭＴＣレジスタの
バイト・カウント ２８−１４冨 ＢＣＬ１１６６にロードされるバイト・
カウント（最大４０９６）。バス・アダプタ１５４は、
４０９６バイトを転送するために１１１１ １１１１
１１１１というカウント（バイト・カウント−１）を要
する。それゆえ、ＢＣＵは、（６４バイト・ブロック中
の）バイト・オフセット・ビット１５−１４とともにそ
れをバス・アダプタ１５４に提供する前に一度、ダブル
ワード境界ビット２６−１６をデクリメントする。
バイト・カウント ２８−１４冨 ＢＣＬ１１６６にロードされるバイト・
カウント（最大４０９６）。バス・アダプタ１５４は、
４０９６バイトを転送するために１１１１ １１１１
１１１１というカウント（バイト・カウント−１）を要
する。それゆえ、ＢＣＵは、（６４バイト・ブロック中
の）バイト・オフセット・ビット１５−１４とともにそ
れをバス・アダプタ１５４に提供する前に一度、ダブル
ワード境界ビット２６−１６をデクリメントする。
１６−１４＝ 下位バイト・カウント・ビット。
これらのビットは、ダブルワード（３２ビツト）境界か
らのバイト・オフセット−１（バス・アダプタのために
）をあられす。これらのビットは、ＤＭＡＣ２０９また
はＢＣＵ１５６がダブルワードしか転送しないので、そ
れらによっては使用されない。それらのビットは、Ｓ／
３７０ ＢＳＭ１６２に対して提供するために、パス
・アダプタ１５４に渡される。
らのバイト・オフセット−１（バス・アダプタのために
）をあられす。これらのビットは、ＤＭＡＣ２０９また
はＢＣＵ１５６がダブルワードしか転送しないので、そ
れらによっては使用されない。それらのビットは、Ｓ／
３７０ ＢＳＭ１６２に対して提供するために、パス
・アダプタ１５４に渡される。
１３−１２− アダプタ・パス・チャネル優先順位
１１−０８ヨ 記憶キー
０７冨 カスタマ／ＩＯＡ空間ビット
０６−００３ 予約
ＤＭＡＣ２０９は、データ・パス２２３の（バイト・カ
ウント）をチャネル２ＭＴＣレジスタにロードする。Ｂ
ＣＵ１６６は、上記コマンドがアドレス・パス２４７上
にあられれた時にデータ・パス内容を捕獲する。ビット
２６−１６は８８Ｍ書込セレクト・アップ・バイト・カ
ウンタ２２２中に格納され、ビット１３−０７は、アダ
プタ・パス・チャネル１アドレス・レジスタ２２７の高
位バイトに格納される。ＤＭＡＣ２０９は、線２６５上
のＤＴＡＣＫ信号によりＢＣＵ論理２６３に応答する。
ウント）をチャネル２ＭＴＣレジスタにロードする。Ｂ
ＣＵ１６６は、上記コマンドがアドレス・パス２４７上
にあられれた時にデータ・パス内容を捕獲する。ビット
２６−１６は８８Ｍ書込セレクト・アップ・バイト・カ
ウンタ２２２中に格納され、ビット１３−０７は、アダ
プタ・パス・チャネル１アドレス・レジスタ２２７の高
位バイトに格納される。ＤＭＡＣ２０９は、線２６５上
のＤＴＡＣＫ信号によりＢＣＵ論理２６３に応答する。
論理２５３は、ＤＴＡＣＫ信号を、Ｓ／８８プロセツサ
６２に対する３２ビツト・ポートＤＳＡＣＫ応答に変換
する。転送バイト・カウントは、残りのデータ・パス・
カウントとともに、後の８８Ｍ書込セレクト・アップ・
コマンドの間にパス・アダプタ１５４に提供される。、
ＢＳＭ書込境界カウンタ２２４（最後の転送以外の全て
〉またはＢＳＭ書込バイト・カウンタ（最後の転送）中
のカウントは、アダプタ・チャネル１書込コマンド・レ
ジスタ２２２５にロードされる。
６２に対する３２ビツト・ポートＤＳＡＣＫ応答に変換
する。転送バイト・カウントは、残りのデータ・パス・
カウントとともに、後の８８Ｍ書込セレクト・アップ・
コマンドの間にパス・アダプタ１５４に提供される。、
ＢＳＭ書込境界カウンタ２２４（最後の転送以外の全て
〉またはＢＳＭ書込バイト・カウンタ（最後の転送）中
のカウントは、アダプタ・チャネル１書込コマンド・レ
ジスタ２２２５にロードされる。
５７８８プロセツサｅ２は次に、第４５Ｑ図に示すフォ
ーマットでローカル・アドレス・パス２４７上にＢＳＭ
セレクト・アップ・コマンドを発生し、このとき、ビッ
トは、 ３１−００− ００７ＥＯ１０４＝ＢＳＭ書込セレクト
・アップ・コマンド Ｓ／８８プロセツサはまた、ＢＳＭ開始アドレスを第４
５Ｒ図に示すフォーマットでデータ・パス２２３上に配
置し、このとき、ビットは、３１−２４台 予約 ２３−００豐 ８３Ｍ開始アドレス データ・パス２２３上のＢＳＭＩｊｌ始アドレスは、チ
ャネル１アドレス・レジスタ２２７及びＢＳＭ書込アド
レス・レジスタ２２８の下位バイトによって捕獲される
。それは後で（後述するように）Ｓ／３７０記憶１６２
に提供するためにパス・アダプタ１６４に送られる。Ｂ
ＣＵ１６８は次に、５７８８プロセツサ６２に対するＤ
ＳＡＣＫ１ｉＬ２６６ａＳｂ （３２ビツト・ポート）
を活動化する。この時点で、Ｓ／８８プロセツサ６２は
解放され、最早この動作に関与しない。
ーマットでローカル・アドレス・パス２４７上にＢＳＭ
セレクト・アップ・コマンドを発生し、このとき、ビッ
トは、 ３１−００− ００７ＥＯ１０４＝ＢＳＭ書込セレクト
・アップ・コマンド Ｓ／８８プロセツサはまた、ＢＳＭ開始アドレスを第４
５Ｒ図に示すフォーマットでデータ・パス２２３上に配
置し、このとき、ビットは、３１−２４台 予約 ２３−００豐 ８３Ｍ開始アドレス データ・パス２２３上のＢＳＭＩｊｌ始アドレスは、チ
ャネル１アドレス・レジスタ２２７及びＢＳＭ書込アド
レス・レジスタ２２８の下位バイトによって捕獲される
。それは後で（後述するように）Ｓ／３７０記憶１６２
に提供するためにパス・アダプタ１６４に送られる。Ｂ
ＣＵ１６８は次に、５７８８プロセツサ６２に対するＤ
ＳＡＣＫ１ｉＬ２６６ａＳｂ （３２ビツト・ポート）
を活動化する。この時点で、Ｓ／８８プロセツサ６２は
解放され、最早この動作に関与しない。
ＢＣＵ論理２５３はＢＳＭセレクト・アップ・コマンド
を発行してビット「０１」をパス２９０を介してコマン
ド・レジスタ２２５の高位バイトにゲートシ、レジスタ
２２５のコマンド及びフィールド長を第４５Ｓ図に示す
フォーマットでパス２５２上に配置する。ここで、 ０−１− ＢＳＭセレクト・アップ・コマンド（書込
） ２−７＝ フィールド長−１（最大６４バイト）レジス
タ２２７の内容は、第４６Ｔ図に示すフォーマットでア
ドレス／データ２５１上に（２サブサイクルで）配置さ
れる。ここで、ビットは、 ０−３＝ 記憶キー −１ ５−６冨 優先順位（プロセッサ・パスに対するパス・
アダプタの） ７！ １＝カスタマ領域アクセス Ｏ！マイクロコード領域アクセス ８−３１− データ・フィールドの第１のバイトのＳ
／３７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２６に格納される。キー／アドレス・データは
、５ＹＮＣレジスタ１１３を介してアダプタ１５４のレ
ジスタ１２３に格納される。ＢＣＵ論理２５３はＤＭＡ
Ｃチャネル２に対する線２８３Ｃ上でＲＥＱ２信号を活
動化する。
を発行してビット「０１」をパス２９０を介してコマン
ド・レジスタ２２５の高位バイトにゲートシ、レジスタ
２２５のコマンド及びフィールド長を第４５Ｓ図に示す
フォーマットでパス２５２上に配置する。ここで、 ０−１− ＢＳＭセレクト・アップ・コマンド（書込
） ２−７＝ フィールド長−１（最大６４バイト）レジス
タ２２７の内容は、第４６Ｔ図に示すフォーマットでア
ドレス／データ２５１上に（２サブサイクルで）配置さ
れる。ここで、ビットは、 ０−３＝ 記憶キー −１ ５−６冨 優先順位（プロセッサ・パスに対するパス・
アダプタの） ７！ １＝カスタマ領域アクセス Ｏ！マイクロコード領域アクセス ８−３１− データ・フィールドの第１のバイトのＳ
／３７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２６に格納される。キー／アドレス・データは
、５ＹＮＣレジスタ１１３を介してアダプタ１５４のレ
ジスタ１２３に格納される。ＢＣＵ論理２５３はＤＭＡ
Ｃチャネル２に対する線２８３Ｃ上でＲＥＱ２信号を活
動化する。
ＤＭＡＣ２０９は、ダブルワードのデータを記憶２１０
からアドレス・レジスタ２２７に転送するために、パス
２４８、ラッチ２３３、パス２４７、マルチプレクサ２
３２を介してＭＡＲから記憶２１０へＩ１０バッファ開
始アドレスを送る。
からアドレス・レジスタ２２７に転送するために、パス
２４８、ラッチ２３３、パス２４７、マルチプレクサ２
３２を介してＭＡＲから記憶２１０へＩ１０バッファ開
始アドレスを送る。
ＡＣＫ２ （ＤＭＡＣチャネル２肯定応答）がアドレス
・レジスタ２２７上で立ち上げられる。このことは、ア
ダプタ１６４に対する線２６２ａ上のタグ・アップをも
たらす。
・レジスタ２２７上で立ち上げられる。このことは、ア
ダプタ１６４に対する線２６２ａ上のタグ・アップをも
たらす。
アダプタ１５４は次に、レジスタ１１３を介する２つの
サブサイクルでレジスタ２２７からパス・アダプタ・バ
ッファ２６０にダブルワードのデータを転送する。各ダ
ブルワードのデータを転送するために、ＲＥＱ／ＡＣＫ
（１号の書込みシーケンスとそれに続くタグ・アップ・
コマンドが反復される。ＢＣＵ１６６は、パス・アダプ
タ１５４に６４バイトまで提供される各ダブルワード（
３２ビツト）毎にレジスタ２２２．２２４中のバイト・
カウントと、ＤＭＡＣチャネル２のレジスタ２２８とＭ
ＴＣ中のアドレスをデ、クリメントする。
サブサイクルでレジスタ２２７からパス・アダプタ・バ
ッファ２６０にダブルワードのデータを転送する。各ダ
ブルワードのデータを転送するために、ＲＥＱ／ＡＣＫ
（１号の書込みシーケンスとそれに続くタグ・アップ・
コマンドが反復される。ＢＣＵ１６６は、パス・アダプ
タ１５４に６４バイトまで提供される各ダブルワード（
３２ビツト）毎にレジスタ２２２．２２４中のバイト・
カウントと、ＤＭＡＣチャネル２のレジスタ２２８とＭ
ＴＣ中のアドレスをデ、クリメントする。
もし転送バイト・カウントが８４より大きいなら、（書
込み動作に関連して前述したように）ＢＣＵ１６６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシ・−ケンスは、レジスタ２２２（最大４
ＫＢ）中のバイト・カウントがゼロになるまで繰り返さ
れる。
込み動作に関連して前述したように）ＢＣＵ１６６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシ・−ケンスは、レジスタ２２２（最大４
ＫＢ）中のバイト・カウントがゼロになるまで繰り返さ
れる。
パス・アダプタ・バッファ２６０が満杯であるとき、Ｂ
ＣＵ１５８は、パス・アダプタがタグ・ダウン線２６２
Ｃを介して可用性の表示を与えるまで書込みシーケンス
を中断する。
ＣＵ１５８は、パス・アダプタがタグ・ダウン線２６２
Ｃを介して可用性の表示を与えるまで書込みシーケンス
を中断する。
パス・アダプタ１５４は、アダプタ・パスＢＳＭセレク
ト・アップ・コマンドを、プロセッサ・パスＩ／Ｏ及び
キー／状況パス上で、第４６Ｕ及び第４６Ｖ図に示すフ
ォーマットでＳ／３７０プロセツサ・パスＩ１０メモリ
・コマンドに変換する。ここで、プロセッサ・パス・ビ
ットにおいて、 ０！ ０婁Ｉ／Ｏメモリ・コマンド １瓢 ０！記憶動作 ２−７窩 フィールド長 ８−３１＝実バイト・アドレス キー／状況パス・ビットにおいて、 ０−３− 記憶キー ４＝ 非動的変換 全てのデータが転送された時（バイト・カウント＝Ｏ）
、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位エン
コーダ２１２に対する割り込み線２６８ａを活動化する
。
ト・アップ・コマンドを、プロセッサ・パスＩ／Ｏ及び
キー／状況パス上で、第４６Ｕ及び第４６Ｖ図に示すフ
ォーマットでＳ／３７０プロセツサ・パスＩ１０メモリ
・コマンドに変換する。ここで、プロセッサ・パス・ビ
ットにおいて、 ０！ ０婁Ｉ／Ｏメモリ・コマンド １瓢 ０！記憶動作 ２−７窩 フィールド長 ８−３１＝実バイト・アドレス キー／状況パス・ビットにおいて、 ０−３− 記憶キー ４＝ 非動的変換 全てのデータが転送された時（バイト・カウント＝Ｏ）
、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位エン
コーダ２１２に対する割り込み線２６８ａを活動化する
。
（ｃ）Ｓ／３７０高優先順位メツセージ転送シーケンス
・フロー 全ての高優先順位データは、Ｉ１０サブシステム（Ｓ／
８８プロセツサ８２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１６バイト）を実行するためにＳ／
８８プロセツサ６２によってセットアツプされる。ＢＣ
Ｕ １５８は、データ通Ｉｔ（キュー・セレクト・アッ
プ・コマンド）のためにアダプタ・パス・チャネル１を
使用することになる。
・フロー 全ての高優先順位データは、Ｉ１０サブシステム（Ｓ／
８８プロセツサ８２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１６バイト）を実行するためにＳ／
８８プロセツサ６２によってセットアツプされる。ＢＣ
Ｕ １５８は、データ通Ｉｔ（キュー・セレクト・アッ
プ・コマンド）のためにアダプタ・パス・チャネル１を
使用することになる。
ＢＣＵＩ ５６１６６は、Ｓ／８８プロセツサＰＥ６２
がチャネル３中のレジスタ１１３に対してＤＭＡＣメモ
リ転送カウント・ロードを実行する時、高優先順位メツ
セージ要求を検出する。この結果、ＢＣＵ１６６はチャ
ネル１のアダプタ・パス２５２上でＳ／３７０ＰＥ８５
に対するキュー・セレクト・アップ・コマンドを発生す
る。もしその要求が検出された時Ｓ／３７０ Ｉ１０
読取データ転送（アダプタ・パス・チャネル１）が進行
中なら、ＢＣＵ１６６は、その要求を受は入れる前に現
在の６４バイト・ブロック転送が完了するまで待つ。
がチャネル３中のレジスタ１１３に対してＤＭＡＣメモ
リ転送カウント・ロードを実行する時、高優先順位メツ
セージ要求を検出する。この結果、ＢＣＵ１６６はチャ
ネル１のアダプタ・パス２５２上でＳ／３７０ＰＥ８５
に対するキュー・セレクト・アップ・コマンドを発生す
る。もしその要求が検出された時Ｓ／３７０ Ｉ１０
読取データ転送（アダプタ・パス・チャネル１）が進行
中なら、ＢＣＵ１６６は、その要求を受は入れる前に現
在の６４バイト・ブロック転送が完了するまで待つ。
もしアダプタ・パス・チャネル１上にＩ１０活動が存在
しないなら、その要求は即時に処理されることになる。
しないなら、その要求は即時に処理されることになる。
この高優先順位メツセージ転送について次に詳細に説明
する。ＰＥ８２は、もしそれがＤＭＡＣ２０９によって
使用されていないなら、ローカル・パス２２３．２４７
の制御を獲得する。ＰＥ６２は次に、プログラム制御に
よって、ローカル記憶２１０−中にメツセージ・データ
を記憶する。
する。ＰＥ８２は、もしそれがＤＭＡＣ２０９によって
使用されていないなら、ローカル・パス２２３．２４７
の制御を獲得する。ＰＥ６２は次に、プログラム制御に
よって、ローカル記憶２１０−中にメツセージ・データ
を記憶する。
ＰＥ６２は、第４１５Ｗ図に示すフォーマットでローカ
ル・アドレス・パス２４７上に情報を配置することによ
り、ＤＭＡＣチャネル３メモリ・アドレス・レジスタＭ
ＡＲにローカル・バッファ・メツセージ開始アドレスを
セットする。ここで、３１−０１−０８＝００７ＥＯＯ
＝Ｄアドレス選択コマンド ０７−００− ＤＭＡＣチャネル３．メモリ・アドレス
・レジスタ（低）選択 メモリ・アドレス・レジスタヒして意図されているロー
カル・バッファ・メツセージの開始アドレスは、第４６
Ｘ図に示すフォーマットでデータ・パス２２３上に配置
される。ここで、３ｌ−１８＝ 記憶２１０中のロー
カル・バッファ・メツセージ・データの開始アドレス１
５−００雪 予約 高位データ・パスくビット３ｌ−１６）は、ＤＭＡＣチ
ャネル３メモリ・アドレス・レジスタＭＡＲの低位（ビ
ット１６−０）部分にロードされることになる。ＭＡＲ
の高位ビット（３１−１６）は、初期化の間にゼロにセ
ットされている。
ル・アドレス・パス２４７上に情報を配置することによ
り、ＤＭＡＣチャネル３メモリ・アドレス・レジスタＭ
ＡＲにローカル・バッファ・メツセージ開始アドレスを
セットする。ここで、３１−０１−０８＝００７ＥＯＯ
＝Ｄアドレス選択コマンド ０７−００− ＤＭＡＣチャネル３．メモリ・アドレス
・レジスタ（低）選択 メモリ・アドレス・レジスタヒして意図されているロー
カル・バッファ・メツセージの開始アドレスは、第４６
Ｘ図に示すフォーマットでデータ・パス２２３上に配置
される。ここで、３ｌ−１８＝ 記憶２１０中のロー
カル・バッファ・メツセージ・データの開始アドレス１
５−００雪 予約 高位データ・パスくビット３ｌ−１６）は、ＤＭＡＣチ
ャネル３メモリ・アドレス・レジスタＭＡＲの低位（ビ
ット１６−０）部分にロードされることになる。ＭＡＲ
の高位ビット（３１−１６）は、初期化の間にゼロにセ
ットされている。
ＤＭＡＣ２０９は、Ｓ／８８プロセツサ６２に対して、
Ｉ！２６ ｅ ａ上でＢＣＵ論理２５３を介して１６ビ
ツト・ボートＤＳＡＣＫ信号に変換される線２６６上の
ＤＴＡＣＫ信号で以て応答する。
Ｉ！２６ ｅ ａ上でＢＣＵ論理２５３を介して１６ビ
ツト・ボートＤＳＡＣＫ信号に変換される線２６６上の
ＤＴＡＣＫ信号で以て応答する。
Ｓ／８８プロセツサ６２は次に、第４５Ｙ図で示すフォ
ーマットでローカル・アドレス・パス２４７上にコマン
ドを配置する。ここで、３１−０８冨 ００７ＥＯＯ冨
ＤＭＡＣレジスタ選択コマンド ０７−００冨 ＢＣＵ及びＤＭＡＣチャネル３ＭＴＣ選
択 バイト・カウント、記憶キー及びカスタマ／■ＯＡ空間
ビットは、第４６２１１に示すフォーマットで５７８８
プロセツサ６２によってデータ・パス上に配置されるこ
とになる。ここで、３１−２０瓢 予約 １９−１８Ｍ−転送バイト・カウント・ビット。
ーマットでローカル・アドレス・パス２４７上にコマン
ドを配置する。ここで、３１−０８冨 ００７ＥＯＯ冨
ＤＭＡＣレジスタ選択コマンド ０７−００冨 ＢＣＵ及びＤＭＡＣチャネル３ＭＴＣ選
択 バイト・カウント、記憶キー及びカスタマ／■ＯＡ空間
ビットは、第４６２１１に示すフォーマットで５７８８
プロセツサ６２によってデータ・パス上に配置されるこ
とになる。ここで、３１−２０瓢 予約 １９−１８Ｍ−転送バイト・カウント・ビット。
これらのビットは、ＤＭＡＣ２０９及びＢＣｌＪ １５
６にロードされる。それらは、ＤＭＡＣ２０９及びＢＣ
Ｕ１５Ｂに対するダブルワード・カウントをあられすく
最大８４バイト）。
６にロードされる。それらは、ＤＭＡＣ２０９及びＢＣ
Ｕ１５Ｂに対するダブルワード・カウントをあられすく
最大８４バイト）。
１６−１２− ゼロ
１１−０８瓢 記憶キー
０７富 カスタマ／ＩＯＡ空間ビット
０８−００冨 予約
ＤＭＡＣ２０９は、データ・パス２２３の高位ワード（
バイト・カウント）を、チャネル３メモリ転送カウント
・レジスタ２２５中にロードする。ＢＣＵ１５Ｂは、こ
の特定のコマンドが、ビット１９−１８をキュー・セレ
クト・アップ・カウンタ２５４に格納しビット１１−０
７をチャネル１アドレス・レジスタ２２７に格納するこ
とによってアドレス・パス２４７上にあられれりとき、
そのデータ・パス内容を獲得する。
バイト・カウント）を、チャネル３メモリ転送カウント
・レジスタ２２５中にロードする。ＢＣＵ１５Ｂは、こ
の特定のコマンドが、ビット１９−１８をキュー・セレ
クト・アップ・カウンタ２５４に格納しビット１１−０
７をチャネル１アドレス・レジスタ２２７に格納するこ
とによってアドレス・パス２４７上にあられれりとき、
そのデータ・パス内容を獲得する。
ＤＭＡＣ２０９は、ＰＥ８２に対して、線２６６ ａ
ｓ ｂ上の３２ビツト・ポートＤＳＡＣＫ応答にＤＴＡ
ＣＫｌｔ号を変換する論理２５３に対するＤＴＡＣＫＩ
Ｉ号で応答する。この動作は、ＢＣＵ１５Ｂに、ローカ
ル記憶２１０からＳ／３７０ＢＳＭ１６２に対する高優
先順位メツセージ転送を開始するように報知する。その
転送バイト・カウントは、第４６Ｚ図に記す追加的なデ
ータとヒもに、ＢＣＵによって発生されたキュー・セレ
クト・アップ・コマンドの間にパス・アダプタ１５４に
提供される。キュー選択カウンタ２５４は、チャネル１
書込コマンド・レジスタ２２５のビット４−７にロード
される。ＢＣＵ１５６は、パス２９０を介してレジスタ
２２５にキュー・セレクト・アップ・コマンドを配置し
、レジスタ２２５中のデータは、第４５ＡＡ図に示すフ
ォーマットでアダプタ・パス２５２（チャネル１）上に
配置される。ここで、 ０−１ヨ キュー・セレクト・アップ・コマンド（書込
） ２−７Ｍ フィールド長−１（１６バイト）レジスタ２
２７を介してアドレス／データ・パス２５１上に配置さ
れる情報は、第４５ＡＢ図に示されており、ここで、 ０−３巳 記憶キー ４−６冨 ゼロ ７＝ １＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１＝ 無関係 パス２５２及び２６１じようのデータは、それぞれ、ア
ダプタ・レジスタ１２５及び１２３にロードされる。Ｂ
ＣＵ論理２６３は次に、ＲＥＱんせ２６３ｄ （ＤＭＡ
チャネル要求）を付勢する。ＤＭＡＣ２０９は（ＭＡＲ
からの）Ｉ１０バッファ開始アドレスをローカル・パス
上に配置し、ＡＣＫ （ＤＭＡＣチャネル３肯定応答）
線２６４ｄを立ち上げる。ＢＣＵ１６６は次に、ローカ
ル記憶２１０中のアドレスされたＩ１０バッファ中のデ
ータの最初の４バイトを、５ＹＮＣレジスタ１１３を介
する２サブサイクルでアダプタ・バッファ２６０に転送
する。それに続く４バイトは、パス・アダプタ１５４に
対するタグ・アップ・コマンドと、ＤＭＡＣに対するＲ
ＥＱ／ＡＣＫ線２６３ｄ１２６４ｄによって指令される
シーケンスによって転送される。ＢＣＬ１１５６は、パ
ス・アダプタ１５４に提供される各ダブルワード（３２
ビツト）毎に、そのバイト・カウントをデクリメントす
る。
ｓ ｂ上の３２ビツト・ポートＤＳＡＣＫ応答にＤＴＡ
ＣＫｌｔ号を変換する論理２５３に対するＤＴＡＣＫＩ
Ｉ号で応答する。この動作は、ＢＣＵ１５Ｂに、ローカ
ル記憶２１０からＳ／３７０ＢＳＭ１６２に対する高優
先順位メツセージ転送を開始するように報知する。その
転送バイト・カウントは、第４６Ｚ図に記す追加的なデ
ータとヒもに、ＢＣＵによって発生されたキュー・セレ
クト・アップ・コマンドの間にパス・アダプタ１５４に
提供される。キュー選択カウンタ２５４は、チャネル１
書込コマンド・レジスタ２２５のビット４−７にロード
される。ＢＣＵ１５６は、パス２９０を介してレジスタ
２２５にキュー・セレクト・アップ・コマンドを配置し
、レジスタ２２５中のデータは、第４５ＡＡ図に示すフ
ォーマットでアダプタ・パス２５２（チャネル１）上に
配置される。ここで、 ０−１ヨ キュー・セレクト・アップ・コマンド（書込
） ２−７Ｍ フィールド長−１（１６バイト）レジスタ２
２７を介してアドレス／データ・パス２５１上に配置さ
れる情報は、第４５ＡＢ図に示されており、ここで、 ０−３巳 記憶キー ４−６冨 ゼロ ７＝ １＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１＝ 無関係 パス２５２及び２６１じようのデータは、それぞれ、ア
ダプタ・レジスタ１２５及び１２３にロードされる。Ｂ
ＣＵ論理２６３は次に、ＲＥＱんせ２６３ｄ （ＤＭＡ
チャネル要求）を付勢する。ＤＭＡＣ２０９は（ＭＡＲ
からの）Ｉ１０バッファ開始アドレスをローカル・パス
上に配置し、ＡＣＫ （ＤＭＡＣチャネル３肯定応答）
線２６４ｄを立ち上げる。ＢＣＵ１６６は次に、ローカ
ル記憶２１０中のアドレスされたＩ１０バッファ中のデ
ータの最初の４バイトを、５ＹＮＣレジスタ１１３を介
する２サブサイクルでアダプタ・バッファ２６０に転送
する。それに続く４バイトは、パス・アダプタ１５４に
対するタグ・アップ・コマンドと、ＤＭＡＣに対するＲ
ＥＱ／ＡＣＫ線２６３ｄ１２６４ｄによって指令される
シーケンスによって転送される。ＢＣＬ１１５６は、パ
ス・アダプタ１５４に提供される各ダブルワード（３２
ビツト）毎に、そのバイト・カウントをデクリメントす
る。
パス・アダプタ１５４は、記憶１６２の領域１８９にメ
ツセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセツサ・パスＩ１０メモリ・コ
マンドに変換する。そのフォーマットは、第４６ＡＣ図
に示されており、ここで、ＰＲＯＣＢｔＪＳビットは、 ＯＭ Ｏ雪Ｉ１０メモリ・コマンド １冨 ０冨記憶動作 ２−７Ｂ フィールド長（最大６４バイト）８−３１−
（アダプタ・レジスタＩ／Ｏ，１１２からの）実バ
イト・アドレス プロセッサ８Ｓキー／状況バスは、第４５ＡＤ図に示す
フォーマットをもち、ここで、０−３！ 記憶キー ４冨 動的変換なし そのメツセージ・データが全てパス・アダプタ１５４（
バイト・カウントエ０）に転送された時、ＤＭＡＣ２０
９はＳ／８８プロセッサ優先順位エンコーダ２１２に対
する割り込み、１１２０９を活動化する。ＤＭＡＣ２０
９は、牛のデータ、パス２４８の最下位バイトから、ロ
ーカル・データ・パス２２３のドライバ・レシーバ２３
４及びビット２３−１６を介してＳ／８８プロセツサ・
データ・パス１６１Ｄのビット２３−１６に割り込みベ
クタを提供する。ＤＭＡＣ２０９は、ＰＥ６２に、１６
ビツトＤＳＡＣＫを返す。
ツセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセツサ・パスＩ１０メモリ・コ
マンドに変換する。そのフォーマットは、第４６ＡＣ図
に示されており、ここで、ＰＲＯＣＢｔＪＳビットは、 ＯＭ Ｏ雪Ｉ１０メモリ・コマンド １冨 ０冨記憶動作 ２−７Ｂ フィールド長（最大６４バイト）８−３１−
（アダプタ・レジスタＩ／Ｏ，１１２からの）実バ
イト・アドレス プロセッサ８Ｓキー／状況バスは、第４５ＡＤ図に示す
フォーマットをもち、ここで、０−３！ 記憶キー ４冨 動的変換なし そのメツセージ・データが全てパス・アダプタ１５４（
バイト・カウントエ０）に転送された時、ＤＭＡＣ２０
９はＳ／８８プロセッサ優先順位エンコーダ２１２に対
する割り込み、１１２０９を活動化する。ＤＭＡＣ２０
９は、牛のデータ、パス２４８の最下位バイトから、ロ
ーカル・データ・パス２２３のドライバ・レシーバ２３
４及びビット２３−１６を介してＳ／８８プロセツサ・
データ・パス１６１Ｄのビット２３−１６に割り込みベ
クタを提供する。ＤＭＡＣ２０９は、ＰＥ６２に、１６
ビツトＤＳＡＣＫを返す。
＜Ｄ）ＢＣＵ状況コマンド
読取りＣＵ状況コマンドは、ＢＣ０１５８の現在の状況
を読取るためにＳ／８８プロセツサＳ２によって発行す
ることができる。そのコマンドは、第４６ＡＥ図に示す
フォーマットで、Ｓ／８８プロセツサ６２によってアド
レス・パス２４７じように配置される。すなわち、 ３ｌ−００＝ ００７４０１０Ｃ−読取りＣＵ状況コ
マンド ＢＣＵ１６６は、第４６Ｆ図に示す状況をデータ・パス
上に配置し、ＤＳＡＣＫ （３２ピツト・ポート）をパ
ス２６８ＰＥ８２上に配置する。第４ＳＡＦ図に示すビ
ットは次のことをあられす。
を読取るためにＳ／８８プロセツサＳ２によって発行す
ることができる。そのコマンドは、第４６ＡＥ図に示す
フォーマットで、Ｓ／８８プロセツサ６２によってアド
レス・パス２４７じように配置される。すなわち、 ３ｌ−００＝ ００７４０１０Ｃ−読取りＣＵ状況コ
マンド ＢＣＵ１６６は、第４６Ｆ図に示す状況をデータ・パス
上に配置し、ＤＳＡＣＫ （３２ピツト・ポート）をパ
ス２６８ＰＥ８２上に配置する。第４ＳＡＦ図に示すビ
ットは次のことをあられす。
３ｌ−２９＝ アダプタ・パス・チャネルＯ状況−キ
ーチェック、アドレス・チエツク２８− １−最後のデ
ータ・サイクル ０−他の全てのデータ・サイクル ２７−２６− アダプタ・パス・チャネル１状況−キ
ーチエツク、アドレス・チエツク２５諺 バッファが可
用でない（キュー・セレクト・アップ・コマンド） ２４− １−最後のデータ・サイクル ０菖他の全てのデータ・サイクル ２３瓢 アダプタ・パス・チャネル１タグ・ダウン ２２鳳 アダプタ・パス・チャネル１タグ・ダウン ２１■ ＢＳＭ読取同期チエツク ２０− ＢＳＭ読取セレクト・アップ要求／保留ラッ
チ １９− ＢＳＭ書込セレクト・アップ要求／保留ラッ
チ １８冒 キュー・セレクト・アップ要求／保留ラッチ １７冨 読取メイルボックス進行中 １６＝ ＢＳＭ読取進行中 ＩＥ５＝ ＢＳＭ書込進行中 １４＝ キュー・セレクト・アップ進行中ＢＣＵ状況ビ
ット２１ （ＢＳＭ読取同期チエツク）は、Ｓ／８８プ
ロセツサＳ２によって読取られた後、リセットされるこ
とになる。このビットは、ＢＳＭ動作が完了した時パス
・アダプタ１５４及びＢＣＵ １６６バイト・カウント
が一致しないことを示す。それゆえ、再同期を要するエ
ラーが検出される。
ーチェック、アドレス・チエツク２８− １−最後のデ
ータ・サイクル ０−他の全てのデータ・サイクル ２７−２６− アダプタ・パス・チャネル１状況−キ
ーチエツク、アドレス・チエツク２５諺 バッファが可
用でない（キュー・セレクト・アップ・コマンド） ２４− １−最後のデータ・サイクル ０菖他の全てのデータ・サイクル ２３瓢 アダプタ・パス・チャネル１タグ・ダウン ２２鳳 アダプタ・パス・チャネル１タグ・ダウン ２１■ ＢＳＭ読取同期チエツク ２０− ＢＳＭ読取セレクト・アップ要求／保留ラッ
チ １９− ＢＳＭ書込セレクト・アップ要求／保留ラッ
チ １８冒 キュー・セレクト・アップ要求／保留ラッチ １７冨 読取メイルボックス進行中 １６＝ ＢＳＭ読取進行中 ＩＥ５＝ ＢＳＭ書込進行中 １４＝ キュー・セレクト・アップ進行中ＢＣＵ状況ビ
ット２１ （ＢＳＭ読取同期チエツク）は、Ｓ／８８プ
ロセツサＳ２によって読取られた後、リセットされるこ
とになる。このビットは、ＢＳＭ動作が完了した時パス
・アダプタ１５４及びＢＣＵ １６６バイト・カウント
が一致しないことを示す。それゆえ、再同期を要するエ
ラーが検出される。
ＢＳＭ書込動作の場合、パス・アダプタ１５４は、全て
のデータが受信されたことを示すために、タグ・ダウン
２６２ｂを活動化する。タグ・ダウン２６２ｂは次に、
パス・アダプタ１５４によって非活動化され、その時点
で状況表示子がＢＣＵ１６８に提供されＢＣ１Ｊ１５６
によって獲得される。もしタグ・ダウンか１００μ秒以
内に非活動化されないなら、ＢＣＵ１６６はパス・アダ
プタ１６４に対するキャンセル＠＜ｒ：ＩＡ示しない）
を活動化する。このことは次に、パス・アダプタ１５４
のＢＣＵ１５６からの切り放しをもたらす。タグ・ダウ
ン２６２ｂはまた、コマンド／状況パス２６２を介して
はＢＣＵ１６６に報告することがでないエラーを示すた
めにパス・アダプタ１５４によって使用される。
のデータが受信されたことを示すために、タグ・ダウン
２６２ｂを活動化する。タグ・ダウン２６２ｂは次に、
パス・アダプタ１５４によって非活動化され、その時点
で状況表示子がＢＣＵ１６８に提供されＢＣ１Ｊ１５６
によって獲得される。もしタグ・ダウンか１００μ秒以
内に非活動化されないなら、ＢＣＵ１６６はパス・アダ
プタ１６４に対するキャンセル＠＜ｒ：ＩＡ示しない）
を活動化する。このことは次に、パス・アダプタ１５４
のＢＣＵ１５６からの切り放しをもたらす。タグ・ダウ
ン２６２ｂはまた、コマンド／状況パス２６２を介して
はＢＣＵ１６６に報告することがでないエラーを示すた
めにパス・アダプタ１５４によって使用される。
（Ｅ）プログラムされたＢＣＵリセットＰＥ６２によっ
て発行されるプログラムされたＢＣＵリセットは、ＢＣ
Ｕ１６６に対する電源投入時リセットと同一の機能を果
たす。それは、ＢＣＵの任意の以上条件をリセットする
ために、任意の時点で発行することができる。しかし、
このコマンドを実行するためには、ハードウェアによっ
てローカル・パス・サイクル（ｃ０７ＥＸＸＸＸ）が認
識されなくてはならない。
て発行されるプログラムされたＢＣＵリセットは、ＢＣ
Ｕ１６６に対する電源投入時リセットと同一の機能を果
たす。それは、ＢＣＵの任意の以上条件をリセットする
ために、任意の時点で発行することができる。しかし、
このコマンドを実行するためには、ハードウェアによっ
てローカル・パス・サイクル（ｃ０７ＥＸＸＸＸ）が認
識されなくてはならない。
このコマンドは、第４６ＡＧ図で示すフォーマットで５
７８８プロセツサによってローカル−アドレス・パス２
４７上に配置され、ここで、３１−００− ００７ＥＯ
ＯＯＯ−ＢＣＵリセット０コマンド そのデータ・パス内容は、ＢＣＵ１６６によって無視さ
れることになる。ＢＣＵ１５６はＳ／８８プロセツサ６
２に対して、１ｉＬ２６６ａ％ｂ上でＤＳＡＣＫ （３
２ビツト・ポート）を返すことになる。
７８８プロセツサによってローカル−アドレス・パス２
４７上に配置され、ここで、３１−００− ００７ＥＯ
ＯＯＯ−ＢＣＵリセット０コマンド そのデータ・パス内容は、ＢＣＵ１６６によって無視さ
れることになる。ＢＣＵ１５６はＳ／８８プロセツサ６
２に対して、１ｉＬ２６６ａ％ｂ上でＤＳＡＣＫ （３
２ビツト・ポート）を返すことになる。
Ｅ２２．・カウント、キー、及びデータ・フォーマット
・エミュレーション（第４６Ａないしに図） Ｓ７８８上でのＳ／３７０ＤＡＳＤのエミュレーション
について、Ｓ／３７０ １’１０プログラムを５７８８
プロセツサ及びＩ１０！！置によって実行することがで
きるような好適な様式を示す例によって説明しよう。Ｓ
／３７０は、オブジェクト・システムと呼ばれ、Ｓ／８
８はターゲット・システムと呼ばれる。オブジェクト・
システムのためのＤＡＳＤ （直接アクセス記憶装置）
データは、エミュレーシヨン・フォーマットでターゲッ
ト・システムによって維持される。Ｓ／３７０プロセツ
サで走るＳ／３７０コードは、オブジェクト・システム
・ソフトウェアと呼ばれる。以下の説明は３つの部分に
分けられる。
・エミュレーション（第４６Ａないしに図） Ｓ７８８上でのＳ／３７０ＤＡＳＤのエミュレーション
について、Ｓ／３７０ １’１０プログラムを５７８８
プロセツサ及びＩ１０！！置によって実行することがで
きるような好適な様式を示す例によって説明しよう。Ｓ
／３７０は、オブジェクト・システムと呼ばれ、Ｓ／８
８はターゲット・システムと呼ばれる。オブジェクト・
システムのためのＤＡＳＤ （直接アクセス記憶装置）
データは、エミュレーシヨン・フォーマットでターゲッ
ト・システムによって維持される。Ｓ／３７０プロセツ
サで走るＳ／３７０コードは、オブジェクト・システム
・ソフトウェアと呼ばれる。以下の説明は３つの部分に
分けられる。
（１）オブジェクト・システム−二二では、既存のＳ／
３７０ｍｌ接アクセス記憶製品によって使用されるカウ
ント、キー、及び記録フォーマットの簡単な説明を与え
る。
３７０ｍｌ接アクセス記憶製品によって使用されるカウ
ント、キー、及び記録フォーマットの簡単な説明を与え
る。
（２）ターゲット・システム−ここでは、ＤＡＳＤプロ
グラム・インターフェース・モデルを説明する。
グラム・インターフェース・モデルを説明する。
（３）エミュレーション・フォーマット−ここでは、使
用されるエミュレーション・フォーマットへのオブジェ
クト・システム・フィールドのマツピングを説明する。
用されるエミュレーション・フォーマットへのオブジェ
クト・システム・フィールドのマツピングを説明する。
（４）エミュレーション機能−二二では、エミュレーシ
ョン機能へのオブジェクト・システム機能のマツピング
を説明する。
ョン機能へのオブジェクト・システム機能のマツピング
を説明する。
（１）オブジェクト・システム
ＤＡＳＤ物理的媒体は、シリンダと、トラックに区画さ
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで興なる。各シリンダは、２バイトのシリン
ダ番号（ｃＣ）によってプログラムがアドレス可能であ
り、シリンダ内の個々のトラックは、めいめいが２バイ
トのヘッド番号（ＨＨ）によってアドレス可能な個別の
読取／書込ヘッドによってアクセスされる。トラックの
物理的位置は、そのシリンダ及び与えられ、それゆえ、
４バイト・トラック・アドレス（ｃＣＨＨ）によって指
定される。各トラックは、ホーム・アドレスと、トラッ
ク記述子（レコード０）と、１つまたはそれ以上のデー
タ・レコードを有する。各レコードのサイズはプログラ
ム可能である。そして、ホーム・アドレス及びレコード
・サイズがトラック上に書かれる時、そのトラックはフ
ォーマットされたと称される。全てのトラックは、その
トラック・インデックスから次のトラック・インデック
スへとフォーマットされる。第４６Ａｆｆｉは、そのよ
うな１つのトラックを示す。
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで興なる。各シリンダは、２バイトのシリン
ダ番号（ｃＣ）によってプログラムがアドレス可能であ
り、シリンダ内の個々のトラックは、めいめいが２バイ
トのヘッド番号（ＨＨ）によってアドレス可能な個別の
読取／書込ヘッドによってアクセスされる。トラックの
物理的位置は、そのシリンダ及び与えられ、それゆえ、
４バイト・トラック・アドレス（ｃＣＨＨ）によって指
定される。各トラックは、ホーム・アドレスと、トラッ
ク記述子（レコード０）と、１つまたはそれ以上のデー
タ・レコードを有する。各レコードのサイズはプログラ
ム可能である。そして、ホーム・アドレス及びレコード
・サイズがトラック上に書かれる時、そのトラックはフ
ォーマットされたと称される。全てのトラックは、その
トラック・インデックスから次のトラック・インデック
スへとフォーマットされる。第４６Ａｆｆｉは、そのよ
うな１つのトラックを示す。
物理的媒体上に記録された情報の基本的単位は、８つの
ビットからなるデータ・バイトである。データ・バイト
のグループがｖＡ域を構成し、装置は、それらの領域の
間にギャップを書き込むことによってこれらの領域を分
割する。各レコードは２つの（カウント、データ）また
は３つの（カウント、キー データ）領域からなり、−
方、ホームアドレスは、１つだけの領域からなる。オブ
ジェクト・システム・レコードを構成する３つの領域は
、カウント、キー（オプション〉、及びデータである。
ビットからなるデータ・バイトである。データ・バイト
のグループがｖＡ域を構成し、装置は、それらの領域の
間にギャップを書き込むことによってこれらの領域を分
割する。各レコードは２つの（カウント、データ）また
は３つの（カウント、キー データ）領域からなり、−
方、ホームアドレスは、１つだけの領域からなる。オブ
ジェクト・システム・レコードを構成する３つの領域は
、カウント、キー（オプション〉、及びデータである。
カウント領域は、次のようなフィールドを含む。
Ｆ フラグ １バイト トラック条件、論理レコード・
トラック・オーバーフローをあられす。
トラック・オーバーフローをあられす。
ＣＣＨＨトラック・アドレス ２バイト トラックが物
理的に位置するシリンダ及びヘッド番号を示す。
理的に位置するシリンダ及びヘッド番号を示す。
Ｒレコード番号 １バイト トラック上のレコードの順
次番号を示す。
次番号を示す。
ＫＬ キー長 １バイト キー領域中のバイト数を示
す。
す。
ＤＬ データ長 ２バイト データ領域中のバイト数
をあられす。
をあられす。
ＦＣＣエラー・コード ２バイト エラー検出／訂正コ
ードヒして使用される。
ードヒして使用される。
キーｉａ域は、次のようなフィールドを含む。
（もしＫＬ＝０なら、この領域及びそのギャップは、省
略される）ＫＥＹ キー ＫＬバイトユーザー・デー
タ ＥＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
略される）ＫＥＹ キー ＫＬバイトユーザー・デー
タ ＥＣＣエラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
データ領域は、次のようなフィールドを含む。
ＤＡＴＡ データ ＤＬバイト ユーザー・データ
ＥＣＣエラー・コード ２バイト エラー検出／酊正コ
ードとして使用される。
ードとして使用される。
各トラックの最初の領域は、ホーム・アドレスである。
それは、次のフィールドを含む。
Ｆ フラグ １バイト トラック条件を示す。
ＣＣＨＨトラック・アドレス ２バイト トラックが物
理的に位置するシリンダ及びヘッド番号を示す。
理的に位置するシリンダ及びヘッド番号を示す。
ＦＣＣエラー・コード ２バイト エラー検出／酊正コ
ードとして使用される。
ードとして使用される。
レコード０（トラック記述子）は常に、ホーム・アドレ
スに続く最初のレコードである。好適なプログラミング
・システムにおいては１、レコードＯＣＣＨＨフィール
ドは、そのトラックが欠陥としてフラグされた場合の代
替トラックを決定する。キー長は、レコード０の場合通
常ゼロである。キー領域はオプシ３ンであって、もし存
在するなら、１乃至２５５バイトを含むことかできる。
スに続く最初のレコードである。好適なプログラミング
・システムにおいては１、レコードＯＣＣＨＨフィール
ドは、そのトラックが欠陥としてフラグされた場合の代
替トラックを決定する。キー長は、レコード０の場合通
常ゼロである。キー領域はオプシ３ンであって、もし存
在するなら、１乃至２５５バイトを含むことかできる。
レコードの数は、フォーマット書込ＣＣ前コマンドが、
カウント、キー及びデータ領域を書込時に決定される。
カウント、キー及びデータ領域を書込時に決定される。
レコードがフォーマットされた後、ユーザー・データ領
域はそのトラックの隣接レコードを破壊することなく読
取り、または再書込することができる。もしレコードが
再フォ−マツトされたなら、そのトラック上のそれに続
くレコードが破壊される。
域はそのトラックの隣接レコードを破壊することなく読
取り、または再書込することができる。もしレコードが
再フォ−マツトされたなら、そのトラック上のそれに続
くレコードが破壊される。
（２）ターゲット・システム
ＤＡ、ＳＤ（第４６Ｂ図）は、１から順次的に番号付け
された４０９８ブロツクのデータを含むファイルの形式
で５７８８マイクロコードに提供される。工泉ニレ・−
ジョン機構は、オブジェクト・システム・フォーマット
及び！ｌ＃＠を、使用可能なターゲット・システム・フ
ォーマット及び機能の組合せにマツプする。
された４０９８ブロツクのデータを含むファイルの形式
で５７８８マイクロコードに提供される。工泉ニレ・−
ジョン機構は、オブジェクト・システム・フォーマット
及び！ｌ＃＠を、使用可能なターゲット・システム・フ
ォーマット及び機能の組合せにマツプする。
（３）エミュレーション・フォーマットオブジェクト・
システムにおけるＤＡＳＤの物理的パラメータは、タイ
プとモデルによって興なる。Ｄ Ａ、 Ｓタイプとモデ
ルは、さまざまなパラメータとともに、ターゲット・シ
ステム・ファイル（第４８Ｃ図）の最初のデータ・ブロ
ック（情報）に維持される。このファイルの残りは、エ
ミュレートされたオブジェクト・トラック・データ（第
４６Ｃ図）を含む。各トラック毎に必要とされるターゲ
ット・システム・データ・ブロックの数は、最初のデー
タ・ブロックに維持されているパラメータである。ＣＣ
ＨＨ＝００００で始まる、オブジェクト・システム中の
各トラックは、ターゲット・システム・ファイル中に順
次的に維持される。その開始ブロック番号は、ＣＣＨＨ
と、情報ブロック中に維持されるオブジェクト・ディス
ク・サイズが与えられると計算することができる。
システムにおけるＤＡＳＤの物理的パラメータは、タイ
プとモデルによって興なる。Ｄ Ａ、 Ｓタイプとモデ
ルは、さまざまなパラメータとともに、ターゲット・シ
ステム・ファイル（第４８Ｃ図）の最初のデータ・ブロ
ック（情報）に維持される。このファイルの残りは、エ
ミュレートされたオブジェクト・トラック・データ（第
４６Ｃ図）を含む。各トラック毎に必要とされるターゲ
ット・システム・データ・ブロックの数は、最初のデー
タ・ブロックに維持されているパラメータである。ＣＣ
ＨＨ＝００００で始まる、オブジェクト・システム中の
各トラックは、ターゲット・システム・ファイル中に順
次的に維持される。その開始ブロック番号は、ＣＣＨＨ
と、情報ブロック中に維持されるオブジェクト・ディス
ク・サイズが与えられると計算することができる。
エミュレートされた各トラック（第４６Ｄ図）は、現在
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー、データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセスし、トラック・オーバーフローを処理する
ために使用される。
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー、データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセスし、トラック・オーバーフローを処理する
ために使用される。
オブジェクト・システム・データは、維持、暗示的に保
持、及び維持しない、という３つの様式の１つでエミュ
レーション環境で処理される。
持、及び維持しない、という３つの様式の１つでエミュ
レーション環境で処理される。
全てのギャップは不要であって、維持されない。ＦＣＣ
は、データの完全性がターゲット・システムによって維
持されるので、作成されずまた維持されない。ターゲッ
ト・システムによって提供されるプログラム・モデルが
全ての障害的物理表置領域を除去するので、オブジェク
ト・システム中の代替トラックが障害のない様式で実現
される。このこヒは、トラック条件を示すフラグ・バイ
ト（Ｆ）が維持されず、オブジェクト・システム・ソフ
トウェアによって書かれるフラグ・バイトが有効性のた
めチエツクされ棄却されることを意味する。
は、データの完全性がターゲット・システムによって維
持されるので、作成されずまた維持されない。ターゲッ
ト・システムによって提供されるプログラム・モデルが
全ての障害的物理表置領域を除去するので、オブジェク
ト・システム中の代替トラックが障害のない様式で実現
される。このこヒは、トラック条件を示すフラグ・バイ
ト（Ｆ）が維持されず、オブジェクト・システム・ソフ
トウェアによって書かれるフラグ・バイトが有効性のた
めチエツクされ棄却されることを意味する。
オブジェクト・システム・ソフトウェアによって渡され
るＣＣＨＨ（トラック・アドレス）は、ターゲット・シ
ステムＤＡＳＤファイル中のエミュレートされたトラッ
クの位置を計算するために使用される。それは、後述す
るトラック・ヘッダ中に維持されるが、エミュレートさ
れたトラックのカウント及びホーム・アドレスを通じて
増加しない。ホーム・アドレスは、明示的ｔＲ域として
は維持されない。やはりオブジェクト・システム・ソフ
トウェアによって渡されるレコード番号（Ｒ）は、暗示
的に維持され、明示データとじては現れない。
るＣＣＨＨ（トラック・アドレス）は、ターゲット・シ
ステムＤＡＳＤファイル中のエミュレートされたトラッ
クの位置を計算するために使用される。それは、後述す
るトラック・ヘッダ中に維持されるが、エミュレートさ
れたトラックのカウント及びホーム・アドレスを通じて
増加しない。ホーム・アドレスは、明示的ｔＲ域として
は維持されない。やはりオブジェクト・システム・ソフ
トウェアによって渡されるレコード番号（Ｒ）は、暗示
的に維持され、明示データとじては現れない。
各レコードの、ユーザー・データ、オプションのキー及
びデータ・フィールドは、トラック・ディレクトリ（第
４６ ＤＩ！１ｉｌ）の直ぐ後に続くエミュレートされ
たトラックに順次的な様式で維持される。
びデータ・フィールドは、トラック・ディレクトリ（第
４６ ＤＩ！１ｉｌ）の直ぐ後に続くエミュレートされ
たトラックに順次的な様式で維持される。
オブジェクト・システム・データの残り（Ｆ（論理レコ
ード・トラック・オーバーフロー）、ＫＬ及びＤＬ）は
、トラック・ディレクトリに維持される（第４６Ｅ図）
。ディレクトリ・エントリは、Ｆと、ＫＬと、ＤＬと、
レコード毎のユーザー・データ（キー及びデータ）に対
するポインタルを含む。第４６Ｅ図は、ヘッダと、ディ
レクトリ及びユーザー・データ構成と、エミュレ−トさ
れたトラックのターゲット・システム４ＫＢブロツクに
対するマツピングを示す。ポインタｐＯ−ｐ２は、ユー
ザー・データ・レコード番号２の開始アドレス＜４ＫＢ
ブロツク内の）を指し示す。
ード・トラック・オーバーフロー）、ＫＬ及びＤＬ）は
、トラック・ディレクトリに維持される（第４６Ｅ図）
。ディレクトリ・エントリは、Ｆと、ＫＬと、ＤＬと、
レコード毎のユーザー・データ（キー及びデータ）に対
するポインタルを含む。第４６Ｅ図は、ヘッダと、ディ
レクトリ及びユーザー・データ構成と、エミュレ−トさ
れたトラックのターゲット・システム４ＫＢブロツクに
対するマツピングを示す。ポインタｐＯ−ｐ２は、ユー
ザー・データ・レコード番号２の開始アドレス＜４ＫＢ
ブロツク内の）を指し示す。
（４）エミュレーション機能
この章は、オブジェクト・システムのＤＡＳＤＣＣＷコ
マンドのいくつかを与える点での、上述のエミュレーシ
ョン・フォーマットの使用に関連するものである。第４
８Ｆ乃至Ｋｒ：ＩＩＪは、包括的に、読取及び書込動作
の間に、オブジェクト・システム・ソフトウェアによっ
て転送されるデータを表す。ホーム・アドレスに関連す
るｃｃｗｍ作の場合、第４６Ｆ図のＦ及びＣＣＩ（Ｈが
計算され、あるいはチエツクされるが、エミュレートさ
れたトラックにはなにも書かれない。
マンドのいくつかを与える点での、上述のエミュレーシ
ョン・フォーマットの使用に関連するものである。第４
８Ｆ乃至Ｋｒ：ＩＩＪは、包括的に、読取及び書込動作
の間に、オブジェクト・システム・ソフトウェアによっ
て転送されるデータを表す。ホーム・アドレスに関連す
るｃｃｗｍ作の場合、第４６Ｆ図のＦ及びＣＣＩ（Ｈが
計算され、あるいはチエツクされるが、エミュレートさ
れたトラックにはなにも書かれない。
レコードＯに係わるｃｃｗ＠作の場合（第４６Ｇ図）、
ＣＣＨＨ及びＲフィールドがチエツクされるが何も書か
れない。ＫＬ及びＤＬフィールドは、適切なディレクト
リ・エントリとの間で転送される。レコード・ゼロは、
ユーザー・チー′夕領域中へのオフセット・ゼロにある
。
ＣＣＨＨ及びＲフィールドがチエツクされるが何も書か
れない。ＫＬ及びＤＬフィールドは、適切なディレクト
リ・エントリとの間で転送される。レコード・ゼロは、
ユーザー・チー′夕領域中へのオフセット・ゼロにある
。
カウントに関与するＣＣＷ動作は常にヘッドをトラック
中の次のレコードへと向き付ける（第４６Ｈ図）、キー
及びデータに係わるＣＣＷ動作の場合、ユーザー・デー
タの位置及びサイズがディレクトリ中に見出される（第
４ｅＩ図）。カウント、キー及びデータに関与するＣＣ
Ｗ動作は読取／書込ヘッドをトラック中の次のレコード
へと向き付ける（第４８）（図）。多重カウント、キー
及びデータに係わるＣＣＷ動作の場合、処理は、次のデ
ィレクトリ・エントリで始まり、最後の有効ディレクト
リ・エントリまで統く （第４６に＋ｒｌＡ）。
中の次のレコードへと向き付ける（第４６Ｈ図）、キー
及びデータに係わるＣＣＷ動作の場合、ユーザー・デー
タの位置及びサイズがディレクトリ中に見出される（第
４ｅＩ図）。カウント、キー及びデータに関与するＣＣ
Ｗ動作は読取／書込ヘッドをトラック中の次のレコード
へと向き付ける（第４８）（図）。多重カウント、キー
及びデータに係わるＣＣＷ動作の場合、処理は、次のデ
ィレクトリ・エントリで始まり、最後の有効ディレクト
リ・エントリまで統く （第４６に＋ｒｌＡ）。
Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１６の共有
（１）序論
さて、１つのまたはそれ以上のＳ／３７０ブ、ロセッサ
のための実（物理的）記憶１８における１つのまたはそ
れ以上の領域の「査収」と、記憶１Ｂの管理及びマツピ
ングについて詳細に説明する。
のための実（物理的）記憶１８における１つのまたはそ
れ以上の領域の「査収」と、記憶１Ｂの管理及びマツピ
ングについて詳細に説明する。
関連する図は次のとおりである。
第１０図は、Ｓ／８８仮想記憶１０Ｇ及び物理記憶１８
と、Ｓ／３７０プロセツサ２１．２３と、２５．２７と
、２９．３１のための５７３７０物理的記憶領域１ ｆ
ＥＳ２−１６４の割り振りについて概念的に示す図であ
る。
と、Ｓ／３７０プロセツサ２１．２３と、２５．２７と
、２９．３１のための５７３７０物理的記憶領域１ ｆ
ＥＳ２−１６４の割り振りについて概念的に示す図であ
る。
第４７図は、Ｓ／８８物理記憶１６からＳ／８８領域を
獲得する方法を動的に示している。
獲得する方法を動的に示している。
第４８Ａ乃至に図は、マツピングがＳ／３７０記憶領域
の獲得を許容するように制御されるＳ／８８記憶管理に
おいて使用されるような既知の仮想／ソフトウェア・マ
ツピングを示している。
の獲得を許容するように制御されるＳ／８８記憶管理に
おいて使用されるような既知の仮想／ソフトウェア・マ
ツピングを示している。
記憶１６は、４ＫＢページ及び、各４ＫＢベージ毎に１
つの複数の記憶マツプ・エントリ（ｍ ｍｅ）に分割さ
れ、合弁して記憶ＩＢ全全体マツプするｍｍｅアレイ（
第４８Ａ図）に′＆表れる。使用のため割当てられてい
ないエントリは、各エントリ（第４８Ａｌｌ！Ｉ）にお
いてリスト中の前及び次のエントリの物理記憶ページ（
ポインタ）を含めることによって「自由リスト」に結び
付けられる。５７８８オペレーテイング・システムのソ
フトウェア・ポインタは常に、自由リストの開始点を指
し示す。物理記憶ページは、この自由リストの開始から
さまざまなプロセスに割当てられ、自由りストに戻され
るページは、好適には自由リストの開始点に配置される
。その「前及び次の」ページ番号及び自由リストの開始
に対するソフトウェア・ポインタは、適切に更新される
。
つの複数の記憶マツプ・エントリ（ｍ ｍｅ）に分割さ
れ、合弁して記憶ＩＢ全全体マツプするｍｍｅアレイ（
第４８Ａ図）に′＆表れる。使用のため割当てられてい
ないエントリは、各エントリ（第４８Ａｌｌ！Ｉ）にお
いてリスト中の前及び次のエントリの物理記憶ページ（
ポインタ）を含めることによって「自由リスト」に結び
付けられる。５７８８オペレーテイング・システムのソ
フトウェア・ポインタは常に、自由リストの開始点を指
し示す。物理記憶ページは、この自由リストの開始から
さまざまなプロセスに割当てられ、自由りストに戻され
るページは、好適には自由リストの開始点に配置される
。その「前及び次の」ページ番号及び自由リストの開始
に対するソフトウェア・ポインタは、適切に更新される
。
システム７８８がブートされる時、これらのエントリは
、連続的なアドレス順に自由リストに配置され、この時
点状はわずかな数のページしか使用には割当てられない
。それゆえ、自由リストから割当てに利用可能な記憶１
５の大きい連続領域が存在する。それゆえ、ブート時点
で、記憶領域（例、ｔば１８２．１６３．１６４）ｉｔ
ｓ／３７０プロセッサから「査収」しなくてはならない
。その後、ページが必要に応じて自由リストから割当て
られ自由リストに戻されるにつれて、自由リスト上の大
きい連続ブロックは、組合化されて最早利用可能ではな
くなる。もし連続的なＳ／３７０領域をｆＰ處しようと
する試みがなされたヒしたら６、全てのプロセスを停止
し、十分な連続領域が可〜用となるまでさまざまなプロ
セスに既に割当てられている記憶ブロックを再割当てす
るために複雑なルーチンを実行する必要がある。
、連続的なアドレス順に自由リストに配置され、この時
点状はわずかな数のページしか使用には割当てられない
。それゆえ、自由リストから割当てに利用可能な記憶１
５の大きい連続領域が存在する。それゆえ、ブート時点
で、記憶領域（例、ｔば１８２．１６３．１６４）ｉｔ
ｓ／３７０プロセッサから「査収」しなくてはならない
。その後、ページが必要に応じて自由リストから割当て
られ自由リストに戻されるにつれて、自由リスト上の大
きい連続ブロックは、組合化されて最早利用可能ではな
くなる。もし連続的なＳ／３７０領域をｆＰ處しようと
する試みがなされたヒしたら６、全てのプロセスを停止
し、十分な連続領域が可〜用となるまでさまざまなプロ
セスに既に割当てられている記憶ブロックを再割当てす
るために複雑なルーチンを実行する必要がある。
後述するアプリケーション・プログラムＥＸＥＣ３７０
におけるサービス・ルーチンが、Ｓ／８８オペレーテイ
ング・システムからＳ／３７０記憶領域を「盗む」ため
の機能を与える。
におけるサービス・ルーチンが、Ｓ／８８オペレーテイ
ング・システムからＳ／３７０記憶領域を「盗む」ため
の機能を与える。
（２）Ｓ／８８記憶１６のマツピング
しかし、先ず最初に、第４８Ａ乃至に図を参照して、Ｓ
／８８主記憶１６の管理／マツピングの好適な態様につ
いて説明する。第４８Ａ図は、プロセスの仮想アドレス
空間８維持するために５７８８オペレーテイング・シス
テムによってセット・アップされるソフトウェア構造の
簡単な概要図である。そのソフトウェア構造は、次のよ
うな要素からなる。
／８８主記憶１６の管理／マツピングの好適な態様につ
いて説明する。第４８Ａ図は、プロセスの仮想アドレス
空間８維持するために５７８８オペレーテイング・シス
テムによってセット・アップされるソフトウェア構造の
簡単な概要図である。そのソフトウェア構造は、次のよ
うな要素からなる。
ｐｔｅ−処理テーブル・エントリ（プロセスをあられす
） ｐＩＩｌｂ−プロセス・マツプ・ブロック。互いに連鎖
されると、それらは、この処理の仮想アドレス空間のた
めの、ａｐｔｅに対する＜ｐｍｅの〕ポインタを含むこ
とになる。
） ｐＩＩｌｂ−プロセス・マツプ・ブロック。互いに連鎖
されると、それらは、この処理の仮想アドレス空間のた
めの、ａｐｔｅに対する＜ｐｍｅの〕ポインタを含むこ
とになる。
ｐｍｂｐ−チエインの最初のｐｌＩｌｂに対するｐｔｅ
中のポインタ ｐｍｓ −ｐｔｎｂに含まれる（ａｐｔｅを指し示す）
プロセス・マツプ・エントリ ｍ［Ｄｅ−物理的記憶マツプ・エントリ。ｍｍｅｍレア
レイ中まれると、システム、すなわち記憶１６中の物理
記憶の４ＫＢページ毎に１つのｍｍｅが存在する。
中のポインタ ｐｍｓ −ｐｔｎｂに含まれる（ａｐｔｅを指し示す）
プロセス・マツプ・エントリ ｍ［Ｄｅ−物理的記憶マツプ・エントリ。ｍｍｅｍレア
レイ中まれると、システム、すなわち記憶１６中の物理
記憶の４ＫＢページ毎に１つのｍｍｅが存在する。
ａｐｔｅ−アクティブ・ページ・テーブル・エントリ。
ａｐｔブロック中に含まれると、システムの各固有仮想
ページ毎に１つのａｐｔｅか存在する。
ページ毎に１つのａｐｔｅか存在する。
ｖｐｎ−プロセスの仮想アドレス空間内の仮想ページ番
号 ｐｍｔ−プロセス管理テーブル。システムの各プロセス
（ｐｔｅ）に対してｐａｎｔ中にポインタｐｔｅｐが存
在する。
号 ｐｍｔ−プロセス管理テーブル。システムの各プロセス
（ｐｔｅ）に対してｐａｎｔ中にポインタｐｔｅｐが存
在する。
ｐｔｅｐ −１つのプロセスに対するプロセス・テーブ
ル・エントリ・ポインタ 第４８Ａ図の記憶マツプ構造は、記憶管理ユニット１０
５（第１０及び４７図）によって使用される。これは、
１つまたはそれ以上のＬＩＩＩＩＩｅアレイ（Ｍ４８Ｃ
図）からなり、好適な実施例では、６１２個の順序付け
られた１ＩＩＩＯｅを含む。各ｃｌｌｌＩｅは、１つの
４ＫＢの実記憶をあられし、それゆえ、＋ｎｍｅアレイ
は、５１２）ｙ：４ＫＢ＝２ＭＢの連続的記憶をあられ
す。
ル・エントリ・ポインタ 第４８Ａ図の記憶マツプ構造は、記憶管理ユニット１０
５（第１０及び４７図）によって使用される。これは、
１つまたはそれ以上のＬＩＩＩＩＩｅアレイ（Ｍ４８Ｃ
図）からなり、好適な実施例では、６１２個の順序付け
られた１ＩＩＩＯｅを含む。各ｃｌｌｌＩｅは、１つの
４ＫＢの実記憶をあられし、それゆえ、＋ｎｍｅアレイ
は、５１２）ｙ：４ＫＢ＝２ＭＢの連続的記憶をあられ
す。
第４７ｒ５！Ｊの記憶マツプ・アレイは、概念的には、
連続的順序で配列された１ｌｌｌｅアレイの全てのをあ
られしている。
連続的順序で配列された１ｌｌｌｅアレイの全てのをあ
られしている。
ｍｍｅは、ｉｌｌ常、３つのリストのうちの１つに連糸
される。
される。
１〉使用済みリスト、プロセスに割当てられたｍ［Ｉｌ
２）リフレーム・リスト、自由リストに返却されるべき
ｔｏｎｎｅ ３）自由リスト、プロセスに割当て可能なｍｍ８ｏ ’
１ｍｅが１つのリストから別のリストに移動される時、
それらのポインタは適切に更新される。
２）リフレーム・リスト、自由リストに返却されるべき
ｔｏｎｎｅ ３）自由リスト、プロセスに割当て可能なｍｍ８ｏ ’
１ｍｅが１つのリストから別のリストに移動される時、
それらのポインタは適切に更新される。
もしそれらがリスト上にないなら、それらは、恒久的に
結び付けられたページをあられすがまたは、過渡的状態
にある。記憶管理ユニット１０５によって使用されるｍ
ｍｅデータ構造は、第４８Ｂ図で示す３つのリスト・ポ
インタを含み、ここで、 フラグは、 連結済み ページが連結されている Ｉ１０１０中 ディスクＩ１０が命運行中書込み
このフレームのための最後の（または現在の）■１０が
ディスクに対する書込みであることを示す 接続済み ページが、ハードウェア、レジスタ中にＰＴ
Ｗ （物理的テーブル・ワード〉をもつ 変更済み 変更ビットの最終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように通
知 未使用（１） 解放取り戻し このページをクリーンし、解放するよう
に通知 ページ・フォールト このページ上でｐｆが待っている 次のｍｍｅ 次のｍｍｅに対するｐｐｎ （物理的ペ
ージ番号） 前のｍａｔｅ 前のｎｍｅに対するｐｐｎアドレス
メモリ中にある間の、ディスク・アドレス ａｐｔｅｐ このページのためのａｐｔｅに対するポ
インタ １次の」及び１前のＪ ｌ１ｌｌ！フイールドが、連鎖
リスト（使用済み、リフレーム、自由リスト）をｆ１！
！戒するために使用される。
結び付けられたページをあられすがまたは、過渡的状態
にある。記憶管理ユニット１０５によって使用されるｍ
ｍｅデータ構造は、第４８Ｂ図で示す３つのリスト・ポ
インタを含み、ここで、 フラグは、 連結済み ページが連結されている Ｉ１０１０中 ディスクＩ１０が命運行中書込み
このフレームのための最後の（または現在の）■１０が
ディスクに対する書込みであることを示す 接続済み ページが、ハードウェア、レジスタ中にＰＴ
Ｗ （物理的テーブル・ワード〉をもつ 変更済み 変更ビットの最終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように通
知 未使用（１） 解放取り戻し このページをクリーンし、解放するよう
に通知 ページ・フォールト このページ上でｐｆが待っている 次のｍｍｅ 次のｍｍｅに対するｐｐｎ （物理的ペ
ージ番号） 前のｍａｔｅ 前のｎｍｅに対するｐｐｎアドレス
メモリ中にある間の、ディスク・アドレス ａｐｔｅｐ このページのためのａｐｔｅに対するポ
インタ １次の」及び１前のＪ ｌ１ｌｌ！フイールドが、連鎖
リスト（使用済み、リフレーム、自由リスト）をｆ１！
！戒するために使用される。
Ｓ／８８の物理的記憶がＳ／３７０記憶領域のために捕
獲されるとき後述のように変更されるのが、次のｍｍｅ
及び前のｏｍｅに対する物理的ページである。好適な実
施例では、各ｍｍｅアレイ（第４８Ｃ図〉が１２８個の
ポインタのアレイであり、そのめいめいがＩｎｌ１ｌｅ
アレイの仮想アドレスである。
獲されるとき後述のように変更されるのが、次のｍｍｅ
及び前のｏｍｅに対する物理的ページである。好適な実
施例では、各ｍｍｅアレイ（第４８Ｃ図〉が１２８個の
ポインタのアレイであり、そのめいめいがＩｎｌ１ｌｅ
アレイの仮想アドレスである。
最初のｎ個のポインタは、全ての（ＩＩＩＩＩｅアレイ
の順序リストである。残りの１２８−ｎ個のポインタは
、ＮＵＬＬである。このことは、１２８Ｘ２ＭＢ−２６
６ＭＢの実記憶を追跡する能力を与える。これらの各ポ
インタは、物理ページ番号（ｐｐｎ）と呼ばれる、物理
アドレスの１６個の高位ビットをもち、特定のｍｍｅに
対するポインタとして使用される。ｐｐｎの７つの高位
ビットは、ｍＩＩＩｅアＩノイを選択し、ｐｐｒｌの９
つの下位ビットがそのアレイ内のｌ１ｌｔｌＩｅを選択
する。物理アドレスの１２個の下位ビットは、記憶１６
の実（物理）ページへのオフセットである。
の順序リストである。残りの１２８−ｎ個のポインタは
、ＮＵＬＬである。このことは、１２８Ｘ２ＭＢ−２６
６ＭＢの実記憶を追跡する能力を与える。これらの各ポ
インタは、物理ページ番号（ｐｐｎ）と呼ばれる、物理
アドレスの１６個の高位ビットをもち、特定のｍｍｅに
対するポインタとして使用される。ｐｐｎの７つの高位
ビットは、ｍＩＩＩｅアＩノイを選択し、ｐｐｒｌの９
つの下位ビットがそのアレイ内のｌ１ｌｔｌＩｅを選択
する。物理アドレスの１２個の下位ビットは、記憶１６
の実（物理）ページへのオフセットである。
メモリ・マツプ情報構造（第４８Ｄ図）は、マツプのた
めに使用されるメモリを追跡するために使用され、ここ
で、 ｆＩＩＩＩＩｅマツプ１ｎｆｏｐ−Ｉ ｍ初のｍｍｅ
マツプ情報構造に対するポインタ 次のｎｏｎｅマツプ１ｎｆｏｐ次のｍｍｅマツプ情報構
造に対するポインタ ｎページ このマツプによって使用される４にページの
実メモリの番号（最大１６） ページ毎（１６） その構造の残りは、ページ毎の情報
のアレイである。
めに使用されるメモリを追跡するために使用され、ここ
で、 ｆＩＩＩＩＩｅマツプ１ｎｆｏｐ−Ｉ ｍ初のｍｍｅ
マツプ情報構造に対するポインタ 次のｎｏｎｅマツプ１ｎｆｏｐ次のｍｍｅマツプ情報構
造に対するポインタ ｎページ このマツプによって使用される４にページの
実メモリの番号（最大１６） ページ毎（１６） その構造の残りは、ページ毎の情報
のアレイである。
ｐｐｎ このページのためのｍｌｌ１ｅに対する物理
的ページ番号 アクティブ・ページ・テーブル・エントリ（ａｐｔｅ）
は、仮想記憶を追跡するために使用される。ａｐｔｅ構
造（第４８ＥＩＩＡ）は、仮想記憶の所有者と、ページ
の仮想アドレスと、ページ・フォールトである場合のデ
ィスク・アドレスの実メモリ・アドレスを示す。
的ページ番号 アクティブ・ページ・テーブル・エントリ（ａｐｔｅ）
は、仮想記憶を追跡するために使用される。ａｐｔｅ構
造（第４８ＥＩＩＡ）は、仮想記憶の所有者と、ページ
の仮想アドレスと、ページ・フォールトである場合のデ
ィスク・アドレスの実メモリ・アドレスを示す。
もし２つの以上のプロセスが同一の仮想空間を共有して
いるなら、その全てのプロセスは％ ａｐｔｅトレーラ
（第４８Ｇ図）によって識別され、各仮想ページ毎のａ
ｐｔｅがそのトレーラを指し示す。
いるなら、その全てのプロセスは％ ａｐｔｅトレーラ
（第４８Ｇ図）によって識別され、各仮想ページ毎のａ
ｐｔｅがそのトレーラを指し示す。
ａｐｔｅ構造は、次のものを含む。
アドレスにいて、
実アドレス （フラグ！１ｍｅがｌに割当てられている
） ４にページ ディスク・アドレス （フラグｏｉｎｒｅが０に割当て
られている） もしこのａｐｔｅが自由リスト上にあるなら次の自由ａ
ｐｔｅのアドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想ペ
ージ フォークされたページ プロセス毎に、ページがフォー
クされている ｖｎｅ割当て済み ページが記憶をもつ待機 割当てら
れ、このページを待つ Ｉ１０エラー ページ上で工／○エラーが生じた ａｐｔｅ解放 Ｉ／Ｏ完了時にこのａｐｔｅを解放ＣＰ
Ｕタイプ・バッチ ブート時にページがパッチされた 悪いアドレス、再割当て エラーが、新しいアドレスを
強制した カウント このページを共有するプロセスの数ｖｐａｇ
ｅ 仮想ページ番号、ｖｐｎは、２７ビツトの仮想ア
ドレスのうちの最上の１６ビツトからなる。
） ４にページ ディスク・アドレス （フラグｏｉｎｒｅが０に割当て
られている） もしこのａｐｔｅが自由リスト上にあるなら次の自由ａ
ｐｔｅのアドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想ペ
ージ フォークされたページ プロセス毎に、ページがフォー
クされている ｖｎｅ割当て済み ページが記憶をもつ待機 割当てら
れ、このページを待つ Ｉ１０エラー ページ上で工／○エラーが生じた ａｐｔｅ解放 Ｉ／Ｏ完了時にこのａｐｔｅを解放ＣＰ
Ｕタイプ・バッチ ブート時にページがパッチされた 悪いアドレス、再割当て エラーが、新しいアドレスを
強制した カウント このページを共有するプロセスの数ｖｐａｇ
ｅ 仮想ページ番号、ｖｐｎは、２７ビツトの仮想ア
ドレスのうちの最上の１６ビツトからなる。
ｐｒｏｃｅｓｓ ｐｔｒ 各プロセス毎のｐｔｅのア
ドレス（もし共有された仮想メモリでないなら）または
ａｐｔトレーラのアドレス（もし共有されたメモリなら
）。
ドレス（もし共有された仮想メモリでないなら）または
ａｐｔトレーラのアドレス（もし共有されたメモリなら
）。
各ａｐｔｅは、１２バイト長であり、各アクティブ・ペ
ージ・テーブル（ａｐｔ）ブロック（第４８Ｆ図〉中に
は２５６個のエントリが含まれている。
ージ・テーブル（ａｐｔ）ブロック（第４８Ｆ図〉中に
は２５６個のエントリが含まれている。
ブロック内のａｐｔｅの相対的位置は、意味がない。
全ての未使用ａｐｔｅは、自由ａｐｔｅｐリスト上に連
鎖される。もし追加的なａｐｔｅが必要であり、リスト
がＮＵＬＬであるなら、新しいａｐｔブロックが結びあ
わされたヒープ中で割当てられる。
鎖される。もし追加的なａｐｔｅが必要であり、リスト
がＮＵＬＬであるなら、新しいａｐｔブロックが結びあ
わされたヒープ中で割当てられる。
ａｐｔ トレーラ（第４８Ｇ図）は、共有されたプログ
ラム領域のために使用され、結びあわされたシステム・
ヒープ中で割当てられ、ＥＩＴＥ（実行可能イメージ・
テーブル・エントリ）またはａｐｔｅによって指し示さ
れる。プログラム毎に（Ｉ域毎に１つ）４つのトレーラ
が存在する。トレーラは、システムをして、ページが除
去されるときそのページを指し示す全てのＰＴＷを見出
させるものである。
ラム領域のために使用され、結びあわされたシステム・
ヒープ中で割当てられ、ＥＩＴＥ（実行可能イメージ・
テーブル・エントリ）またはａｐｔｅによって指し示さ
れる。プログラム毎に（Ｉ域毎に１つ）４つのトレーラ
が存在する。トレーラは、システムをして、ページが除
去されるときそのページを指し示す全てのＰＴＷを見出
させるものである。
ａｐｔ−ｈレーラ構造は、次のものを有する。
ｎ ｐｒｏｃｓ このトレーラを使用しているプロセ
スの番号 Ｖベース このｔｆＡ域の第１の仮想ページ（領域ベー
スｖｐｎ ） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのピットマツプｐｐ １
ｎｆｏ（ｏ：ｎｎｐ） この構造の残りの部分は、プ
ロセス毎のアレイ情報である。
スの番号 Ｖベース このｔｆＡ域の第１の仮想ページ（領域ベー
スｖｐｎ ） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのピットマツプｐｐ １
ｎｆｏ（ｏ：ｎｎｐ） この構造の残りの部分は、プ
ロセス毎のアレイ情報である。
ｎｐｐアレイのサイズ
ｎ ｐｔｗｓ この時点で接続されているＰＴＷの数ａ
ｐｔｅｐ このページのＡＰＴＥに対するポインタプロ
セス・テーブル・エントリ（ｐｔｅ） （第４８Ｈ図
）は、プロセスを管理するために必要な情報を含む。そ
れは、そのプロセスの仮想アドレス空間についての情報
を含む。各ページ・エントリは、次のものを含む。
ｐｔｅｐ このページのＡＰＴＥに対するポインタプロ
セス・テーブル・エントリ（ｐｔｅ） （第４８Ｈ図
）は、プロセスを管理するために必要な情報を含む。そ
れは、そのプロセスの仮想アドレス空間についての情報
を含む。各ページ・エントリは、次のものを含む。
最初のｐｍｂポインタ このプロセスのｐｃｎｂのリス
ト中の最初のｐｏ＋ｂに対するポインタマツプ・ルート
・テーブル物理アドレス 物理マツプの物理アドレス マツプ・ルート・ポインタ物理アドレス 物理マツプの
仮想アドレス マツプ・ルート・ポインタプロセス 仮想マツプ・イ
メージ ｐｄｒポインタ プロセス・データ領域毎のアドレス プロセス・マツプ・ブロック構造（第４８Ｉ図）は、プ
ロセスの仮想空間を実メモリ空間にマツプするために使
用され、次のものを含む。
ト中の最初のｐｏ＋ｂに対するポインタマツプ・ルート
・テーブル物理アドレス 物理マツプの物理アドレス マツプ・ルート・ポインタ物理アドレス 物理マツプの
仮想アドレス マツプ・ルート・ポインタプロセス 仮想マツプ・イ
メージ ｐｄｒポインタ プロセス・データ領域毎のアドレス プロセス・マツプ・ブロック構造（第４８Ｉ図）は、プ
ロセスの仮想空間を実メモリ空間にマツプするために使
用され、次のものを含む。
ｎｅＸｔＥ） このプロセスの次のｐＩＩＩｂに対す
るポインタ ベースｖｐｎベース仮想ページ番号、この９口すの最初
の仮想ページ番号（６個の下位ビットは、ゼロとなる） マツプ・アドレス マツプの物理アドレスｐａｎｅ
プロセス・マツプ・エントリｏ−６３、この構造の残り
の部分は、ページ毎のアレイの情報である。このアレイ
へのインデックスは、ｖａｎの下位６ビツトである。
るポインタ ベースｖｐｎベース仮想ページ番号、この９口すの最初
の仮想ページ番号（６個の下位ビットは、ゼロとなる） マツプ・アドレス マツプの物理アドレスｐａｎｅ
プロセス・マツプ・エントリｏ−６３、この構造の残り
の部分は、ページ毎のアレイの情報である。このアレイ
へのインデックスは、ｖａｎの下位６ビツトである。
フラグについて、
ｍｅ１ｍ未使用（１）での使用 使用済みページのコピ
ーがメモリ中にある。
ーがメモリ中にある。
フェンス このページは、フェンス・ページである。
接続済み 入来した時このページを接続する書込み時コ
ピー 書き込まれた時コピーバッチ済 ページは、バッ
チされたコード・ページである。
ピー 書き込まれた時コピーバッチ済 ページは、バッ
チされたコード・ページである。
ｕｆｅｎｃｅ ユーザー・フェンス・ページさらに、
ａｐｔｅｐ このページのＡＰＴＨに対するポインタ
プロセス管理テーブル（第４８Ｊ図〉は、スケジューラ
によって使用される情報を含み、それには、システム中
の全てのプロセスに対するポインタプロセスのリストと
、システムで可用なページの数と、関与するページの数
を含む。
プロセス管理テーブル（第４８Ｊ図〉は、スケジューラ
によって使用される情報を含み、それには、システム中
の全てのプロセスに対するポインタプロセスのリストと
、システムで可用なページの数と、関与するページの数
を含む。
第４８Ｋｒ：Ｂの物理テーブル−ワード（ｐｔｗ） ハ
次のものを含む。
次のものを含む。
ａｃｌ ｐｔマアクセス◆コード
ｐｐｎ ｉ９ｉ望するページのｖＩＪ理ベージ番号ａ
ｃ２ ｐｔマアクセス・コード Ｕ このｐｔｗは、使用されている（３）スタート
アップ手続き システム／８８は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
ｃ２ ｐｔマアクセス・コード Ｕ このｐｔｗは、使用されている（３）スタート
アップ手続き システム／８８は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
自動スタートアップ時、プログラム可能読み取り専用記
憶（ＦＲＯＭ）１８１ （第１２図ンがＳ／８８及びＳ
／３７０素子上で診断及び自己テストを走らせる。この
タスクの完了時、Ｆ ＲＯＭ １８１がマスター・ディ
スク（図示しない）からＳ／８８オペレーテイング・シ
ステムをロードするユティリティ・プログラムを読む。
憶（ＦＲＯＭ）１８１ （第１２図ンがＳ／８８及びＳ
／３７０素子上で診断及び自己テストを走らせる。この
タスクの完了時、Ｆ ＲＯＭ １８１がマスター・ディ
スク（図示しない）からＳ／８８オペレーテイング・シ
ステムをロードするユティリティ・プログラムを読む。
モジュール・スタートアップ・コードは、全ての構成さ
れた装置及びディスクを初期化し、システム・カレンダ
・クロックから内部クロックをセットする。このファイ
ルは、モジュールをスタートアップするための手続きの
一部としてオペレーティング・システムが実行するコマ
ンドを含む。この手続きは、次の機能を含む。
れた装置及びディスクを初期化し、システム・カレンダ
・クロックから内部クロックをセットする。このファイ
ルは、モジュールをスタートアップするための手続きの
一部としてオペレーティング・システムが実行するコマ
ンドを含む。この手続きは、次の機能を含む。
そのモジュールに接続されたボード、ディスク及び装置
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、さまざま
なシステム・サービス・ルーチンを開始させること。
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、さまざま
なシステム・サービス・ルーチンを開始させること。
このモジュール・ファイルは、新しいシステムを構成す
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するように変更することかできる。Ｓ／８
８主記憶１６からＳ／３７０領域１６２−１６４を捕獲
するために、モジュール・スタートアップ・コード・コ
マンド・ファイル中にはあるステートメントが挿入され
る。例えば、３つのＳ／３７０プロセツサ２１．２３と
、２５．２７と、２９．３１及び、該プロセッサノｔ＝
Ｔｏｆ） Ｓ／ ３７０記憶領＃＆１６２．１ｅ３ヒ１
６４をもつ第１０図の構成を想定すると、モジュール・
スター１−アップ・コード・コマンド・ファイル中には
次のようなステートメントが挿入される。
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するように変更することかできる。Ｓ／８
８主記憶１６からＳ／３７０領域１６２−１６４を捕獲
するために、モジュール・スタートアップ・コード・コ
マンド・ファイル中にはあるステートメントが挿入され
る。例えば、３つのＳ／３７０プロセツサ２１．２３と
、２５．２７と、２９．３１及び、該プロセッサノｔ＝
Ｔｏｆ） Ｓ／ ３７０記憶領＃＆１６２．１ｅ３ヒ１
６４をもつ第１０図の構成を想定すると、モジュール・
スター１−アップ・コード・コマンド・ファイル中には
次のようなステートメントが挿入される。
Ｓ／３７０プロセツサ＃ Ｉ ＶＭ８メガバイト・スタ
ート Ｓ／３７０プロセツサ＃２ＡＩＸ４メガバイト・スター
ト Ｓ／３７０プロセツサ＄３ＶＳＥ１６メガバイト・スタ
ート ＜４）Ｓ／３７０サービス・ルーチン 各Ｓ／３７０スタート・コマンドは、特定の＃１、井２
または＃３プロセッサのために、記憶１Ｂから実記憶空
間のブロックを「盗む」ためにソフトウェア・ルーチン
を実行させる。次に、適当なＳ／３７０オペレーテイン
グ・システムが、「盗まれた」実記憶空間中にＩＰＬさ
れる。ソフトウェア・ルーチンの機能は、５７８８記憶
から記憶領域を獲得し、それらの領域を適当な時点で置
き換えることである。これらの機能を実行するために、
Ｓつのサブルーチンが使用される。
ート Ｓ／３７０プロセツサ＃２ＡＩＸ４メガバイト・スター
ト Ｓ／３７０プロセツサ＄３ＶＳＥ１６メガバイト・スタ
ート ＜４）Ｓ／３７０サービス・ルーチン 各Ｓ／３７０スタート・コマンドは、特定の＃１、井２
または＃３プロセッサのために、記憶１Ｂから実記憶空
間のブロックを「盗む」ためにソフトウェア・ルーチン
を実行させる。次に、適当なＳ／３７０オペレーテイン
グ・システムが、「盗まれた」実記憶空間中にＩＰＬさ
れる。ソフトウェア・ルーチンの機能は、５７８８記憶
から記憶領域を獲得し、それらの領域を適当な時点で置
き換えることである。これらの機能を実行するために、
Ｓつのサブルーチンが使用される。
Ａ〉 このサブルーチン、Ｓ／３７０記憶置換は、５７
８８オペレーテイング・システム・テーブルから物理記
憶のブロックを抽出する。このブロックのベース・アド
レスは、メガバイト境界上にあり、そのサイズは、メガ
バイト単位の整数値である。
８８オペレーテイング・システム・テーブルから物理記
憶のブロックを抽出する。このブロックのベース・アド
レスは、メガバイト境界上にあり、そのサイズは、メガ
バイト単位の整数値である。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０ ｄｉｓｐｌａｃｅ−ｓｔ
ｏｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｏｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５））Ｈ
ｃａｌｌ Ｓ／３７０ ｄｉｓｐｌａｃｅ、−５ｔｏｒ
（ｎブロック、 ｐｐｎ。
（ｎブロック、 ｐｐｎ。
エラーコード）：
引数−ｎブロック（入力）所望の連続メガバイトの数
ｐｐｎ （出力）ブロック中の実記憶の最初の下位また
は高位４にページの物理ページ番号。ｐｐｎの下位８ビ
ツトはゼロとなり、そのブロックのベース実アドレスは
、４０９６）：（ｐｐｎとなる。
は高位４にページの物理ページ番号。ｐｐｎの下位８ビ
ツトはゼロとなり、そのブロックのベース実アドレスは
、４０９６）：（ｐｐｎとなる。
エラーコード（出力）
空き不十分−少なくともＩＭＢを配置するために利用可
能な十分な連続自由ブロックがない。
能な十分な連続自由ブロックがない。
過小供与−配置されたＭＢの数が必要量より小さい。
Ｂ） サブルーチンＳ／３７０記憶置換は、Ｓ／８８オ
ペレーテイング・システム・テーブルに、物理記憶のブ
ロックを返す。
ペレーテイング・システム・テーブルに、物理記憶のブ
ロックを返す。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０ ｒｅｐｌａｃｅ、−５ｔ
ｏｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｏｒ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） ；
ｃａｌｌ Ｓ／３７０ ｒｅｐｌａｃｅ−ｓｔｏｒ（ｎ
ブロック＋ｐ９ｎ＋エラーコード）； 引数−ｎブロック（入力） 返されている連続メガバイトの数 ｐｐｎ（入力） ブロックのベースの物理ページ番号ｏ Ｄｅｎの８つの
最下位ビットはゼロでなくてはならない。
ブロック＋ｐ９ｎ＋エラーコード）； 引数−ｎブロック（入力） 返されている連続メガバイトの数 ｐｐｎ（入力） ブロックのベースの物理ページ番号ｏ Ｄｅｎの８つの
最下位ビットはゼロでなくてはならない。
エラーコード（出力）
自由接続不可−■Ｏ８に記憶を返そうと試みる前に、Ｓ
／３７０記憶クローズを使用しなくてはならない。
／３７０記憶クローズを使用しなくてはならない。
Ｃ）サブルーチンＳ／３７０１ａ憶オーブンは、以前に
配置された物理記憶の一部、また′は全てを呼び出し側
の仮想アト°レス空閏に接続し、その仮想ページ番号が
返される。おのおののｐｔｅ及びｐｍｉｏが形成され、
仮想から実へのマツピングが確立される。そのアクセス
・コードは、「読取／書込」であり、記憶か接続される
。
配置された物理記憶の一部、また′は全てを呼び出し側
の仮想アト°レス空閏に接続し、その仮想ページ番号が
返される。おのおののｐｔｅ及びｐｍｉｏが形成され、
仮想から実へのマツピングが確立される。そのアクセス
・コードは、「読取／書込」であり、記憶か接続される
。
用法：
ｄｅｃｌａｒｅ Ｓ／３７３ｏｐｅｎ−ｓｔｏｒ ｅｎ
ｔｒｙ（ｂｉｎａｒｙ（１５）。
ｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（！５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）） ；
ｃａｌｌ Ｓ／３７０−ｏｐｅｎ−ｓｔａｒ（ｎブロッ
ク。
ク。
ｐｐｎ。
ｖｐｒｉ。
エラーコード）；
引数：
ｎブロック（入力）
要求される連続的メガバイトの数
ｐｐｎ＜出力）
その領域の最初の４にページの物理ページ番号。ｐｐｎ
の下位８ビツトはゼロとなる。
の下位８ビツトはゼロとなる。
ｖｐｎ（出力）
その領域の最初の４にページの仮想ページ番号。ｐｐｎ
の下位８ビツトはゼロとなり、仮想アドレスは、４０９
８＊ｖｐｎとなる。
の下位８ビツトはゼロとなり、仮想アドレスは、４０９
８＊ｖｐｎとなる。
エラーコード（出力）
返されるエラーコード
Ｄ）サブルーチンＳ／３７０記憶クローズは、以前にオ
ーブンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。
ーブンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。
適切なａｐｔｅ及びｐｉｅがＳ／８８オペレーテイング
・システムに返され、おのおののｐｔａ及びｐｅａが形
ａｈれ、仮想から実へのマツピングがフォールトされる
。物理記憶はＳ／３７０配置記憶ルーチンに戻される。
・システムに返され、おのおののｐｔａ及びｐｅａが形
ａｈれ、仮想から実へのマツピングがフォールトされる
。物理記憶はＳ／３７０配置記憶ルーチンに戻される。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０−ｃｌｏｓｅ−ｓｔｏｒ
ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（ｔ５）。
ｂｉｎａｒｙ（１６）） ；
ｃａｌｌ Ｓ／３７０−ｃｌｏｓｅ−ｓｔｏｒ（ｎブロ
ック。
ック。
’ｖｐｎ。
エラーコード）；
引数：
ｎブロック（入力）
戻される連続的メガバイトの数
ｖｐｎ（入力）
戻される領域の最初の４にページの仮想ページ番号。
エラーコード（出力）
返されるエラーコード
Ｅ）空取得は、５ＴＡＲＴ ３７０ルーチンによって
呼ばれるサブルーチンである。それは、上記４つのプロ
グラムを実行することができるように、５ＴＡＲＴ−３
７０プログラムを５７８８監視モードにおく。５ＴＡＲ
Ｔ ３７０が一旦監視モードにあると、Ｓ／８８オペ
レーテイング・システムから記憶のブロックを除去し、
記憶を各５７３７０プロセツサに再割当てするために、
ベクタ・ポインタを変更するこヒができる。
呼ばれるサブルーチンである。それは、上記４つのプロ
グラムを実行することができるように、５ＴＡＲＴ−３
７０プログラムを５７８８監視モードにおく。５ＴＡＲ
Ｔ ３７０が一旦監視モードにあると、Ｓ／８８オペ
レーテイング・システムから記憶のブロックを除去し、
記憶を各５７３７０プロセツサに再割当てするために、
ベクタ・ポインタを変更するこヒができる。
このサブルーチンは、メモリ割当てを変更し、５７８８
プロセツサの割り込みレベルＳのマニュアル・ベクタを
変えるために使用される。カスタマは、システム・セキ
ュリティ上の理由から、この呼び出しに対する知識、ま
たはアクセスを与えられない。
プロセツサの割り込みレベルＳのマニュアル・ベクタを
変えるために使用される。カスタマは、システム・セキ
ュリティ上の理由から、この呼び出しに対する知識、ま
たはアクセスを与えられない。
用法：
ｄｅｃｌａｒｅ Ｓ／３７０」ａｉｎ−ｆｒｅｅｄｏａ
＋ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
＋ ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５））ｉ
ｃａｌｌ Ｓ／３７０−ｆｒｅｅｄｏｍ（ｇｉｖｅ−
ｔａｋｅ。
ｔａｋｅ。
エラーフード〉；
引数
ｇｉｖｅ−ｔａｋｅ （入力〉
値０は呼び出し側を、アプリケーション・ユーザー状態
に戻し、別の値は呼び出し側を、監視状態にセットする
。
に戻し、別の値は呼び出し側を、監視状態にセットする
。
エラーコード（出力）
戻されたエラー・コード
上述のサブルーチンの機能は、次のとおりである。
Ｓ／３７０置換記憶
１）ｇ！を獲得し、ｍｍｅアレイ自由リストをロックす
る。
る。
２）隣接自由ｎｏｔｅの最大のストリングを探して自由
リストを検索する。
リストを検索する。
３）Ｎ＃をＭＢ境界に丸め、ストリング中の４ＫＢブロ
ツクの数である、ｎｂｌｋを計算。
ツクの数である、ｎｂｌｋを計算。
４）もしｎｂｌｋ ＞ ｎブロックなら、ｎｂｌｋをｎ
ブロック（必要な４ＫＢの数）にセットし、ベースｐｐ
ｎ境界を変更。
ブロック（必要な４ＫＢの数）にセットし、ベースｐｐ
ｎ境界を変更。
５〉自由リストからｍｍｅの選択したストリングを外す
。
。
６）システム可用カウントからｎページを引く。
７ ） ５（ｌｅアレイ自由リストをロック解除し、空
きを供給。
きを供給。
８ ） ｐｐｎ冨ベース９Ｄｎ
もしｎｂｌｋ ＜ ｎブロックならｒＱ”エラーもしれ
ブロック＜＝ＱならｒＱ”エラーもしエラーなしならｒ
ｃ工Ｏ ８／３７０記憶置換 １）全てのエントリが接続されている訳ではないことを
チエツクし、フラグをゼロにセットし、−８を適切に連
鎖させる。もし問題が生じたらエラーを返す。
ブロック＜＝ＱならｒＱ”エラーもしエラーなしならｒ
ｃ工Ｏ ８／３７０記憶置換 １）全てのエントリが接続されている訳ではないことを
チエツクし、フラグをゼロにセットし、−８を適切に連
鎖させる。もし問題が生じたらエラーを返す。
２）空Ｓを獲得し、ｗＩｌｅアレイ自由リストをロック
する。
する。
３ ） ｍｍａを繋ぎあわせるための良好な位置を求め
て自由リストを検索する。
て自由リストを検索する。
ａ、ペースｐｐｎの隣の最初の候補
す、リストの最後の第２の候補
４）ブロックの全体を自由リスト上に繋ぎあわせる。
５）システム可用カウント中にｎｐａｇｅを追加する。
８）ｍ鵡ｅアレイ自由リストをロック解除し、空きを供
給する。
給する。
Ｓ／３７０記憶オーブン
１）このプロセスのテーブル・エントリを見出し、ｐｓ
ｐ境界上のその仮想記憶中に、ＭＢのｎブロックに十分
な大きさの穴を見付ける。その要求にサービスするのに
十分な配置されたｍｍｅがあることを確認する。もし問
題があるならエラーを返す。
ｐ境界上のその仮想記憶中に、ＭＢのｎブロックに十分
な大きさの穴を見付ける。その要求にサービスするのに
十分な配置されたｍｍｅがあることを確認する。もし問
題があるならエラーを返す。
２）もし必要なら、ｐｕｂ及びａｐｔｅのために、接続
された空間を割り振る。
された空間を割り振る。
３）構造全体をセットアツプする：
ｌ！１ｓｅ連結及び接続済み
ｍｔｎａ、 ａ９ｔａ９−）ａ９ｔｅ
ｐｓｅ、 ｑｐｔｅｐ−＞ａｐｔｅ
全てのフラグが適切にセットされた
ａｐｔｅ、 ｐｔｅｐ−＞ｐｔｅ
４）新しく構成されたｐｍｂチエインをタスクのｐｓｂ
チエインに結び付ける。
チエインに結び付ける。
記憶クローズ
１）このプロセスのテーブル・エントリを見出し、＄ｏ
ｐｅｎ、、−ｓｔｏｒａｇｅによって構成されたｐｍｂ
を見出す。もし何も見付からないなら戻る。
ｐｅｎ、、−ｓｔｏｒａｇｅによって構成されたｐｍｂ
を見出す。もし何も見付からないなら戻る。
２）これらのｐＩｌｌｂをプロセスのｐＩ１１ｂチエイ
ンから切り放す。
ンから切り放す。
３）各ａｐｔｅ毎に、実記憶マツピングをフォールトす
るためにｓｅｔｕｐ−ｐｔｗを呼び出す。
るためにｓｅｔｕｐ−ｐｔｗを呼び出す。
４）Ｏ８に対して、ｐｌｎｂとａｐｔｅのための連繋さ
れた空間を返す。
れた空間を返す。
５ ） ｍ＋ｏｅを、記憶配置ルーチンに戻す。
空き獲得
１ ） ｇｉｖｅ−ｔａｋｅ引数のアドレスを取得２）
もし空きを放棄するなら、ステップ７へ行く。
もし空きを放棄するなら、ステップ７へ行く。
以下のステップは、空きを獲得する。
３）Ｏ８に、監視状態にある間に呼び出し側に戻らせる
トラップ１３を実行。
トラップ１３を実行。
４）ユーザー・スタック・アドレスを取得して、システ
ム・スタック・ポインタとスワップ５〉ユーザー・スタ
ック・ポインタ中でシステム・スタック・アドレスをセ
ーブ ６）ユーザー・スタック上で監視モードにある呼び出し
側に戻る。
ム・スタック・ポインタとスワップ５〉ユーザー・スタ
ック・ポインタ中でシステム・スタック・アドレスをセ
ーブ ６）ユーザー・スタック上で監視モードにある呼び出し
側に戻る。
以下のステップは、空きを放棄するものである。
７）セーブされたシステム・スタック・アドレスを戻し
、システム・スタック・ポインタヘスワップする。
、システム・スタック・ポインタヘスワップする。
８）ユーザー・スタック・ポインタ中でシステム・スタ
ック・アドレスを置換 ９）トラップ・ハンドラがステップ１１へ戻るようにス
タックを変更 １０）トラップ・ハンドラへ戻る。
ック・アドレスを置換 ９）トラップ・ハンドラがステップ１１へ戻るようにス
タックを変更 １０）トラップ・ハンドラへ戻る。
１１）トラップ・ハンドラがＯ８へ戻る。
１２）ユーザ・スタック上でユーザー状態にある呼び出
し側に戻る。
し側に戻る。
（６） ｍｏｄｅの選択されたストリングを自由リスト
から外すこと ＦＩＲＳＴ ＭＭＥは、連鎖から外されるべきストリ
ング中の最初の０１ｌｅに関連し、ベースｐｐｎは、そ
のｐｐｎ＜物理ページ番号）を含み、ＬＡＳＴＭＭＥは
、そのストリングの最後のｎａｅに関連する。もしＦＩ
ＲＳＴ ＭＭＥが自由リストの先頭にあるなら（その
以前のｌ！１ａ１ｅフィールドは、ゼロに等しい）、自
由リスト・ポインタは、ＬＡＳＴ ＭＭＥの次のｌｌ
ｌ１ｎｅフイールドに等しくセットされる。こうして、
ＬＡＳＴ ＭＭＥに絖＜１１１Ｉｅは今や自由リスト
の先頭にある。さもなければ、ＦＩＲＳＴ ＭＭＨの
以前のｍ＋ｎｅ （Ｄ次＋７）ｏｍｅフィールドがＬＡ
ＳＴ ＭＭＥの次のＩＤ１ｌｅフイールドに等しくセ
ットされる。もしＬＡＳＴ ＭＭＥに続＜１ｅｅ（そ
の次のｌ機能ｅフィールドはゼロではない）が存在する
なら、ＬＡＳＴ ＭＭＥに続＜ ｇ機能ｅの以前ノＱ
ＩｉｌｅフィールドがＦＩＲＳＴ ＭＭＥのｐｒｅｖ
ｆｌｉｎｅフィールドに等しくセットされる。
から外すこと ＦＩＲＳＴ ＭＭＥは、連鎖から外されるべきストリ
ング中の最初の０１ｌｅに関連し、ベースｐｐｎは、そ
のｐｐｎ＜物理ページ番号）を含み、ＬＡＳＴＭＭＥは
、そのストリングの最後のｎａｅに関連する。もしＦＩ
ＲＳＴ ＭＭＥが自由リストの先頭にあるなら（その
以前のｌ！１ａ１ｅフィールドは、ゼロに等しい）、自
由リスト・ポインタは、ＬＡＳＴ ＭＭＥの次のｌｌ
ｌ１ｎｅフイールドに等しくセットされる。こうして、
ＬＡＳＴ ＭＭＥに絖＜１１１Ｉｅは今や自由リスト
の先頭にある。さもなければ、ＦＩＲＳＴ ＭＭＨの
以前のｍ＋ｎｅ （Ｄ次＋７）ｏｍｅフィールドがＬＡ
ＳＴ ＭＭＥの次のＩＤ１ｌｅフイールドに等しくセ
ットされる。もしＬＡＳＴ ＭＭＥに続＜１ｅｅ（そ
の次のｌ機能ｅフィールドはゼロではない）が存在する
なら、ＬＡＳＴ ＭＭＥに続＜ ｇ機能ｅの以前ノＱ
ＩｉｌｅフィールドがＦＩＲＳＴ ＭＭＥのｐｒｅｖ
ｆｌｉｎｅフィールドに等しくセットされる。
（ｅｉ）ＳＴＣＩに対する記憶ベース及びサイズの書込
み Ｓ／８８ ０Ｓから記憶が「取得」された後、それは、
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセッサ間で区画される。構成アレイは、Ｓ／３７０プ
ロセツサのためのベースｐｐｎ及びｎブロックを含むＳ
／８８カーネル記憶中に構築される。ｎブロックという
用語は、記憶の連続的なメガバイトを意味する。それは
、取得された（連鎖されていない） ｍｎｅの数を２６
６で割った値に等しい。各Ｓ／３７０プロセツサのため
のＥＸＥＣ３７０タスクがその個々のＳ／８８プロセツ
サ中で開始される時、そのタスクは、ＳＴＣエワードを
アセンブルするために、対応するベースｐｐｎ及びｎブ
ロックを使用する。このワードは次に、（ローカル記憶
２１０アドレス空間中の）仮想アドレス００７ＥＯＩＦ
Ｃに書き込まれ、Ｓ／８８オペレーテイング・システム
に透過的な５ＴＣＩレジスタ４０４及び４０６（第３２
Ｂｌ！Ｉ）の初期化を引き起こす。
み Ｓ／８８ ０Ｓから記憶が「取得」された後、それは、
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセッサ間で区画される。構成アレイは、Ｓ／３７０プ
ロセツサのためのベースｐｐｎ及びｎブロックを含むＳ
／８８カーネル記憶中に構築される。ｎブロックという
用語は、記憶の連続的なメガバイトを意味する。それは
、取得された（連鎖されていない） ｍｎｅの数を２６
６で割った値に等しい。各Ｓ／３７０プロセツサのため
のＥＸＥＣ３７０タスクがその個々のＳ／８８プロセツ
サ中で開始される時、そのタスクは、ＳＴＣエワードを
アセンブルするために、対応するベースｐｐｎ及びｎブ
ロックを使用する。このワードは次に、（ローカル記憶
２１０アドレス空間中の）仮想アドレス００７ＥＯＩＦ
Ｃに書き込まれ、Ｓ／８８オペレーテイング・システム
に透過的な５ＴＣＩレジスタ４０４及び４０６（第３２
Ｂｌ！Ｉ）の初期化を引き起こす。
第１９Ａ図及び第２０５！Ｉに関連して以前に説明した
切り放し機構２１６及びＢＣＵインターフェース論理２
５３は、レジスタ４０４及び４０５奄初期化するために
使用される。
切り放し機構２１６及びＢＣＵインターフェース論理２
５３は、レジスタ４０４及び４０５奄初期化するために
使用される。
しかし、好適な実施例では、第３２Ｂ図に示すように、
レジスタ４０４．４０６は、（ＢＣＵローカル・データ
・バス２２３に接続されるのではなくて）［！ｉｓ／８
８プロセッサ・データ・パス１８１Ｄに接続される。論
理２１６のデコード論理２８０は、Ｓ／８８ハードウエ
アからＡＳをブロックしＤＳＡＣＫをプロセッサ６２に
戻すために上記仮想アドレスをデコードする。レジスタ
４０４．４０５は、ＳＴＣＩ選択＠４５８を介して論理
２５３からイネーブルされる。ＳＴＣ１ワードのビット
２７−２０は、５ＴＣＩ’ベース」アドレスを形成し、
ビット２３−２０は、５７３７０記憶「サイズ」値を形
成する。ビット１９−０はゼロである。
レジスタ４０４．４０６は、（ＢＣＵローカル・データ
・バス２２３に接続されるのではなくて）［！ｉｓ／８
８プロセッサ・データ・パス１８１Ｄに接続される。論
理２１６のデコード論理２８０は、Ｓ／８８ハードウエ
アからＡＳをブロックしＤＳＡＣＫをプロセッサ６２に
戻すために上記仮想アドレスをデコードする。レジスタ
４０４．４０５は、ＳＴＣＩ選択＠４５８を介して論理
２５３からイネーブルされる。ＳＴＣ１ワードのビット
２７−２０は、５ＴＣＩ’ベース」アドレスを形成し、
ビット２３−２０は、５７３７０記憶「サイズ」値を形
成する。ビット１９−０はゼロである。
Ｅ２４．Ｓ／３７０によって開始される５７８８割り込
みのための初期化機能 Ｓ／８８オペレーテイング・システムの知識なくＳ／８
８中に在駐するＳ／３７０割り込みハンドラ・マイクロ
コードにＳ／３７０割り込みを指向するためのさまざま
なシナリオがある。以下その３つを説明する。
みのための初期化機能 Ｓ／８８オペレーテイング・システムの知識なくＳ／８
８中に在駐するＳ／３７０割り込みハンドラ・マイクロ
コードにＳ／３７０割り込みを指向するためのさまざま
なシナリオがある。以下その３つを説明する。
第１の方法は、Ｓ／３７０割り込みハンドラを５７８８
オペレーテイング・システム第１レベル割り込みハンド
ラに、そのオブジェクト・モジュールの一部としてアセ
ンブルされるように挿入することＥよって、Ｓ／８８オ
ペ１ノーテイング・システム・カーネルを変更するもの
である。割り込みベクタのテーブルは、割り込みハンド
ラ・アセンブリ・ソース中に含まれ、そのベクタは、ソ
ース中で、Ｓ／３７０割り込みハンドラ・コードを指し
示すように変更される。
オペレーテイング・システム第１レベル割り込みハンド
ラに、そのオブジェクト・モジュールの一部としてアセ
ンブルされるように挿入することＥよって、Ｓ／８８オ
ペ１ノーテイング・システム・カーネルを変更するもの
である。割り込みベクタのテーブルは、割り込みハンド
ラ・アセンブリ・ソース中に含まれ、そのベクタは、ソ
ース中で、Ｓ／３７０割り込みハンドラ・コードを指し
示すように変更される。
この方法は、次のようなＳ／８８アーキテクチヤの方法
とは著しく異なる。
とは著しく異なる。
１〉割り込みする各装置は、Ｓ／８８オペレーテイング
・システムに対して、その装置と、そのパス名と、ボー
ド・アドレスを識別するファイル中に記入されなくては
ならない。
・システムに対して、その装置と、そのパス名と、ボー
ド・アドレスを識別するファイル中に記入されなくては
ならない。
２）第１レベルの割り込みハンドラが割り込みを受領す
る時、それは、適当なフォーマットされたスタックをセ
ットアツプし、全てのマシン状況とレジスタをセーブし
、割り込みの有効性を検証し、その割り込みを、開発者
が特別に書いた装置割り込みコードを呼び出す「第２レ
ベルの」割り込みハンドラに渡す。
る時、それは、適当なフォーマットされたスタックをセ
ットアツプし、全てのマシン状況とレジスタをセーブし
、割り込みの有効性を検証し、その割り込みを、開発者
が特別に書いた装置割り込みコードを呼び出す「第２レ
ベルの」割り込みハンドラに渡す。
３）その割り込みコードが完了した時、その割り込みコ
ードは回復環境を扱うオペレーティング・システム割り
込みハンドラに制御を渡す。
ードは回復環境を扱うオペレーティング・システム割り
込みハンドラに制御を渡す。
上記第１の方法は、これを全て回避する。Ｓ／３７０割
り込みベクタをＳ／３７０割り込みルーチンを指し示す
ようにアセンブリすることによって、Ｓ／８８オペレー
テイング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要はないのである。これは実際は、ハード
ウェアの代わりにコードが修正されているので、ソフト
ウェア切り放しである。この第１の方法は、所望の割り
込み機能を造成するためには最も迅速で最も安価な方法
である。しかし、この方法は、Ｓ／８８オペレーテイン
グ・システムのその後のリリース毎に追加的なメンテナ
ンスを要することになる。少なくともそれは、カーネル
の結び付けを必要とし、もし割り込みハンドラが変更さ
れたならＳ／３７０コードは再挿入され、割り込みハン
ドラは再アセンブルされなくてはならない。
り込みベクタをＳ／３７０割り込みルーチンを指し示す
ようにアセンブリすることによって、Ｓ／８８オペレー
テイング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要はないのである。これは実際は、ハード
ウェアの代わりにコードが修正されているので、ソフト
ウェア切り放しである。この第１の方法は、所望の割り
込み機能を造成するためには最も迅速で最も安価な方法
である。しかし、この方法は、Ｓ／８８オペレーテイン
グ・システムのその後のリリース毎に追加的なメンテナ
ンスを要することになる。少なくともそれは、カーネル
の結び付けを必要とし、もし割り込みハンドラが変更さ
れたならＳ／３７０コードは再挿入され、割り込みハン
ドラは再アセンブルされなくてはならない。
第１の方法は、システム・ブート後のオペレーティング
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが１図されているのがこの方法である。
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが１図されているのがこの方法である。
この第２の方法は、Ｓ／３７０割り込みコードを５７８
８オペレーテイング・システム仮想アドレス空間に（好
適な実施例では００７ＥＯＯＯＯの直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みベクタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後Ｓ／３７０初期化ルーチンによって行なわれる（同時
に、Ｓ／３７０初期化ルーチンが記憶を「取得」する。
８オペレーテイング・システム仮想アドレス空間に（好
適な実施例では００７ＥＯＯＯＯの直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みベクタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後Ｓ／３７０初期化ルーチンによって行なわれる（同時
に、Ｓ／３７０初期化ルーチンが記憶を「取得」する。
初期化ルーチンは、Ｓ／８８オペレーテイング・システ
ム・カーネル記憶領域を変更しているので、それは、前
記説明で記憶を「取得」するために示された様式で「空
きを獲得」する必要がある。この第２の方法は、Ｓ／８
８オペレーテイング・システム・カーネルが新しくリリ
ースされる毎にメンテナンス修正を行う必要はない。し
かし、Ｓ／３７０割り込みは、Ｓ／８８オペレーテイン
グ・システムが立ち上がって走る後でなければ機能しな
い。
ム・カーネル記憶領域を変更しているので、それは、前
記説明で記憶を「取得」するために示された様式で「空
きを獲得」する必要がある。この第２の方法は、Ｓ／８
８オペレーテイング・システム・カーネルが新しくリリ
ースされる毎にメンテナンス修正を行う必要はない。し
かし、Ｓ／３７０割り込みは、Ｓ／８８オペレーテイン
グ・システムが立ち上がって走る後でなければ機能しな
い。
第３の方法は、割り込みベクタ内容のハードウェア提供
であり、これは、Ｓ／８８オペレーテイング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・テ
ーブルで変更がなされないため好適な代替方法である。
であり、これは、Ｓ／８８オペレーテイング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・テ
ーブルで変更がなされないため好適な代替方法である。
この第３の方法は、Ｓ／３７０割り込みルーチンを既知
の読み取り専用記憶（ＲＯＳ）アドレスとして５７８８
オペレーテイング・システム仮想アドレスまたはＢＣＵ
Ｃ−ローカル記憶中置することを要する。その割り込み
ルーチン・アドレスは、Ｓ／３７０ハードウエアに対し
て、好適にはＲＯＳ中で専用でなくてはならない。この
方法を説明するために次のようなシナリオを提示してみ
る。
の読み取り専用記憶（ＲＯＳ）アドレスとして５７８８
オペレーテイング・システム仮想アドレスまたはＢＣＵ
Ｃ−ローカル記憶中置することを要する。その割り込み
ルーチン・アドレスは、Ｓ／３７０ハードウエアに対し
て、好適にはＲＯＳ中で専用でなくてはならない。この
方法を説明するために次のようなシナリオを提示してみ
る。
１）Ｓ／３７０ （例えば、ＢＣＵ１５６中のＤＭＡＣ
２０９）が割り込み要求を活動化する。
２０９）が割り込み要求を活動化する。
２）Ｓ／８８プロセツサ・ユニット６２が割り込み肯定
応答、データ・ストローブ、及びアドレス・ストローブ
を活動化する。
応答、データ・ストローブ、及びアドレス・ストローブ
を活動化する。
３）ＢＣＵがデータ・パス２２３上に割り込みベクタ番
号（これは、分かりやすくするため全てゼロでもよいし
、ＲＯＳベクタ空間中へのオフセットでもよい）を配置
し、データ・ストローブ肯定応答を活動化する。このベ
クタ番号は、有効パリティの場合を除き、プロセッサ６
２に対しては影響を及ぼさない。
号（これは、分かりやすくするため全てゼロでもよいし
、ＲＯＳベクタ空間中へのオフセットでもよい）を配置
し、データ・ストローブ肯定応答を活動化する。このベ
クタ番号は、有効パリティの場合を除き、プロセッサ６
２に対しては影響を及ぼさない。
４）結局、プロセッサ６２は４バイト割り込みベクタを
入手するために記憶読取サイクルを実行することになる
。
入手するために記憶読取サイクルを実行することになる
。
５）ＢＣＵは、（仮想アドレスによって）この特定記憶
アクセスを認識し、プロセッサ６２を記憶のアクセスか
ら切り放し、（Ｓ／３７０ ＲＯＳからゲートされた
）自己の４バイト割り込みベクタを提供する。Ｓ／３７
０ ＲＯＳは、ＤＭＡＣに対して複数の、必要な数だ
けのベクタと、ＲＯＳボード同期化などを含む。
アクセスを認識し、プロセッサ６２を記憶のアクセスか
ら切り放し、（Ｓ／３７０ ＲＯＳからゲートされた
）自己の４バイト割り込みベクタを提供する。Ｓ／３７
０ ＲＯＳは、ＤＭＡＣに対して複数の、必要な数だ
けのベクタと、ＲＯＳボード同期化などを含む。
この方法は、Ｓ／３７０ハードウエアを同期化するなど
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
Ｅ２５．Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得すること アプリケーション・プログラムが空きを獲得する、すな
わち監視状態を得る方法を記述する「Ｓ／３７０サービ
ス・ルーチン開始」における方法が上記で与えられた。
ることなく空きを獲得すること アプリケーション・プログラムが空きを獲得する、すな
わち監視状態を得る方法を記述する「Ｓ／３７０サービ
ス・ルーチン開始」における方法が上記で与えられた。
これは、Ｓ／８８オペレーテイング・システム・カーネ
ルに追加すべき特殊にＯＳサービス・コール「トラップ
１３命令」ルーチンを書き込むことに関与する。
ルに追加すべき特殊にＯＳサービス・コール「トラップ
１３命令」ルーチンを書き込むことに関与する。
このトラップ１３割り込みルーチンは、そのトラップ１
１Ｉ令の直ぐ後に続く位置でトラップを発行するプログ
ラムを「呼び出す」だけのものである。トラップ割り込
みルーチンは、監視状態にあるので、そのプログラムは
、監視状態に変わることになる。アプリケーション・プ
ログラム状態を再び得るには、アプリケーション・プロ
グラムは、割り込みスタック戻りアドレスを変更してト
ラップ１３コールから、変更された割り込みスタック・
アドレスを使用して割り込みから脱出するトラップ１３
割り込みコードへと戻る。この方法は、５７８８オペレ
ーテイング・システムに割り込みルーチンを追加するこ
とに係わる。
１Ｉ令の直ぐ後に続く位置でトラップを発行するプログ
ラムを「呼び出す」だけのものである。トラップ割り込
みルーチンは、監視状態にあるので、そのプログラムは
、監視状態に変わることになる。アプリケーション・プ
ログラム状態を再び得るには、アプリケーション・プロ
グラムは、割り込みスタック戻りアドレスを変更してト
ラップ１３コールから、変更された割り込みスタック・
アドレスを使用して割り込みから脱出するトラップ１３
割り込みコードへと戻る。この方法は、５７８８オペレ
ーテイング・システムに割り込みルーチンを追加するこ
とに係わる。
第２の方法は、当該Ｏ８の変更を行わない。特殊レジス
タ（図示しない）がＢＣＵ制御記憶アドレス空間中に決
定され、それは、アプリケーション・プログラムによっ
て書き込まれた時に、上記割り込みを実現するための第
３の方法を使用して新しいＢＣＵ割り込みを引き起こす
。アプリケーション割り込みルーチンは、ＢＣＵｉ’！
取専用記憶取囲用記憶い）に在駐させられ、トラップ１
３コードと同様に機能する。前に説明した空き獲得ルー
チンは、トラップ１３命令を発行する代わりｋＢｃＵ特
殊レジスタに書込みを行うことを除けば、全く同一に機
能する。
タ（図示しない）がＢＣＵ制御記憶アドレス空間中に決
定され、それは、アプリケーション・プログラムによっ
て書き込まれた時に、上記割り込みを実現するための第
３の方法を使用して新しいＢＣＵ割り込みを引き起こす
。アプリケーション割り込みルーチンは、ＢＣＵｉ’！
取専用記憶取囲用記憶い）に在駐させられ、トラップ１
３コードと同様に機能する。前に説明した空き獲得ルー
チンは、トラップ１３命令を発行する代わりｋＢｃＵ特
殊レジスタに書込みを行うことを除けば、全く同一に機
能する。
Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること この第２の空き獲得実現構成を利用することによって、
「記憶の獲得」は、Ｓ／８８ソース・コードの再アセン
ブリやＳ／８８オペレーテイング・システム・カーネル
の結合を必要としない。
ることなく記憶を獲得（ＳＴＥＡＬ）すること この第２の空き獲得実現構成を利用することによって、
「記憶の獲得」は、Ｓ／８８ソース・コードの再アセン
ブリやＳ／８８オペレーテイング・システム・カーネル
の結合を必要としない。
自由リストの先頭のアドレスは、アプリケーション・プ
ログラムに回層である。
ログラムに回層である。
さて、第４９図及び第５０図を参照して、単一化された
及び組のユニット２１．２３の電源投入及び同期化につ
いて説明する（Ｓ／８８プロセツサ・ユニットは、Ｓ、
／３７０プロセッサ・ユニットのためのサービス・プロ
セッサの役目を果たす）。
及び組のユニット２１．２３の電源投入及び同期化につ
いて説明する（Ｓ／８８プロセツサ・ユニットは、Ｓ、
／３７０プロセッサ・ユニットのためのサービス・プロ
セッサの役目を果たす）。
（１）序論
この章は、第４９図及び第５０図を参照して、第７図の
組みユニット２１．２３などの同期についてその状態を
決定し、制御しその環境をセットするハードウェア・レ
ジスタ、ラッチ、及び論理を手短に説明するものである
。
組みユニット２１．２３などの同期についてその状態を
決定し、制御しその環境をセットするハードウェア・レ
ジスタ、ラッチ、及び論理を手短に説明するものである
。
さらに、単一化された及び組のユニットの初期化、同期
化及び再初期化を遠戚するためのマイクロコード機能に
ついて説明する。先ず、単一化および組の環境の買方に
おいて、実質的にＳ／８８プロセツサ・ユニットの初期
化及び同期化なく機能するＳ／８８ （好適な実施例〉
に注目する。この動作方法は、手短にだけ説明する。さ
らに、米国特許第４４５３２１６号の関連部分の説明に
ついてもここで繰り返す。
化及び再初期化を遠戚するためのマイクロコード機能に
ついて説明する。先ず、単一化および組の環境の買方に
おいて、実質的にＳ／８８プロセツサ・ユニットの初期
化及び同期化なく機能するＳ／８８ （好適な実施例〉
に注目する。この動作方法は、手短にだけ説明する。さ
らに、米国特許第４４５３２１６号の関連部分の説明に
ついてもここで繰り返す。
エラー・チエツクは、ユニット２１の各Ｓ／８８プロセ
ツサ要素６０．６２（第８図）がＡパス４２及びＢバス
４４を駆動するのと同時に実行される。この同時的動作
は、パス構造を駆動する前にエラー・チエツクを実現す
るプロセッサ・モジュール９中のＩ１０ユニットと対照
的である。
ツサ要素６０．６２（第８図）がＡパス４２及びＢバス
４４を駆動するのと同時に実行される。この同時的動作
は、パス構造を駆動する前にエラー・チエツクを実現す
るプロセッサ・モジュール９中のＩ１０ユニットと対照
的である。
プロセッサ・ユニット２１は、システムのスループット
にはいかなる動作の遅延も望ましくないようにタイミン
グが十分に重要であるため、このように動作する。プロ
セッサ・ユニットがパス構造を駆動している期間のチエ
ツク論理によって知らせられたエラーは、そのユニット
をして、システム・クロックの次のフェーズの間に、Ａ
パス・エラー信号及びＢバス・エラー信号の両方をＸパ
ス４６上に駆動させる。
にはいかなる動作の遅延も望ましくないようにタイミン
グが十分に重要であるため、このように動作する。プロ
セッサ・ユニットがパス構造を駆動している期間のチエ
ツク論理によって知らせられたエラーは、そのユニット
をして、システム・クロックの次のフェーズの間に、Ａ
パス・エラー信号及びＢバス・エラー信号の両方をＸパ
ス４６上に駆動させる。
その同一の時間フェーズの間に、障害中央処理装置（例
えば参照番号２１）は、レベル１保守割り込みをＸバス
４６上に駆動し、それを、相手中央処理装置（例えば、
参照番号２３）が受は取る。その時間フェーズの終りに
、障ｖｉ装置は切り放され、相手装置からの問い合わせ
に応答する以外はパス構造上にさらに信号を駆動するこ
とができなくなる。この自動的切り放し動作は、Ａパス
またはＢバス上のアドレスまたはデータのどちらかでエ
ラーが検出された期間に、制御ユニットを通じてメモリ
・ユニット１６．１８と周辺装置のどちらになされるも
のであれ、読取または書込サイクルの取り消しを保証す
る。さらに、その同一の動作サイクルの間のデータ転送
は、相手障害中央処理装置のみを使用して反復される。
えば参照番号２１）は、レベル１保守割り込みをＸバス
４６上に駆動し、それを、相手中央処理装置（例えば、
参照番号２３）が受は取る。その時間フェーズの終りに
、障ｖｉ装置は切り放され、相手装置からの問い合わせ
に応答する以外はパス構造上にさらに信号を駆動するこ
とができなくなる。この自動的切り放し動作は、Ａパス
またはＢバス上のアドレスまたはデータのどちらかでエ
ラーが検出された期間に、制御ユニットを通じてメモリ
・ユニット１６．１８と周辺装置のどちらになされるも
のであれ、読取または書込サイクルの取り消しを保証す
る。さらに、その同一の動作サイクルの間のデータ転送
は、相手障害中央処理装置のみを使用して反復される。
より詳しく述べると、比較器１２ｆは、処理区画１２ａ
がＡバス４２から受は収る人力データを、処理区画１２
ｂがＢパス上で受は取る入力データと比較する。それは
また、処理区画１２ａがトランシーバに印加する機能、
アドレス及びデータ信号（パリティを含む）を、処理区
画１２ｂが発生する対応信号と比較する。区画１２ａの
タイミング及び制御信号は、区画１２ｂからの対応信号
と比較される。内部制御信号のこの比較は、プロセッサ
要素６０．６２の内部動作をチエツクし、障害の迅速な
検出を可能ならしめ、プロセッサ・ユニットの診断及び
保守に有用である。
がＡバス４２から受は収る人力データを、処理区画１２
ｂがＢパス上で受は取る入力データと比較する。それは
また、処理区画１２ａがトランシーバに印加する機能、
アドレス及びデータ信号（パリティを含む）を、処理区
画１２ｂが発生する対応信号と比較する。区画１２ａの
タイミング及び制御信号は、区画１２ｂからの対応信号
と比較される。内部制御信号のこの比較は、プロセッサ
要素６０．６２の内部動作をチエツクし、障害の迅速な
検出を可能ならしめ、プロセッサ・ユニットの診断及び
保守に有用である。
比較１）１２ｆに対する１つまたはそれ以上の対応入力
信号が興なる任意の時点で、比較器は、制御段８６に印
加される比較エラー信号を発生する。そのエラーは、デ
ー′夕入来エラー、データ外出エラー、機能エラーまた
はアドレス・エラーの結果である。それはまた、異なる
タイミングまたは制御信号に起因するサイクル・エラー
または制御エラーでもあり得る。パリティ・チエツク回
路によるエラーの検出は、制ｍ段８６に印加されるパリ
ティ・エラー信号を発生する。制御段８６はその比較無
効信号に応答して、次のクロック・フェーズ（Ｎ＋１）
でプロセッサ・エラー信号を発生する。この動作に対す
る１つの例外は、比較無効信号が読取動作の間の入力デ
ータ信号の無効比較による場合に生じる。その場合、制
御段８８は１１次のタイミング・フェーズに関してパス
・エラー信号が発生されない場合にのみプロセッサ・エ
ラー信号を発生する。パス・エラー信号は、パス構造３
０における障害条件を示し、それゆえ、入力データの無
効比較が、処理区画１２ａ＊たは１２ｂではなく、パス
構造３０のＡパスまたはＢパス部分の障害の結果であっ
たことを識別するものである。
信号が興なる任意の時点で、比較器は、制御段８６に印
加される比較エラー信号を発生する。そのエラーは、デ
ー′夕入来エラー、データ外出エラー、機能エラーまた
はアドレス・エラーの結果である。それはまた、異なる
タイミングまたは制御信号に起因するサイクル・エラー
または制御エラーでもあり得る。パリティ・チエツク回
路によるエラーの検出は、制ｍ段８６に印加されるパリ
ティ・エラー信号を発生する。制御段８６はその比較無
効信号に応答して、次のクロック・フェーズ（Ｎ＋１）
でプロセッサ・エラー信号を発生する。この動作に対す
る１つの例外は、比較無効信号が読取動作の間の入力デ
ータ信号の無効比較による場合に生じる。その場合、制
御段８８は１１次のタイミング・フェーズに関してパス
・エラー信号が発生されない場合にのみプロセッサ・エ
ラー信号を発生する。パス・エラー信号は、パス構造３
０における障害条件を示し、それゆえ、入力データの無
効比較が、処理区画１２ａ＊たは１２ｂではなく、パス
構造３０のＡパスまたはＢパス部分の障害の結果であっ
たことを識別するものである。
プロセッサ・エラー信号の１つの機能は、論理回路をデ
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全てのユニットに、直前のフェーズの間に
パス上に配置された情報を無視するように、例えば、Ｃ
ＰＵパス転送を無視するように通知するために、Ａパス
・エラー信号とＢバス・エラー信号がＸパス４６に印加
される。Ｘパス４Ｂには、相手のプロセッサ・ユニット
２３に、モジュール中のあるユニットが障害発生エラー
を検出したことを通知するために、レベル１割り込み信
号が印加される。
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全てのユニットに、直前のフェーズの間に
パス上に配置された情報を無視するように、例えば、Ｃ
ＰＵパス転送を無視するように通知するために、Ａパス
・エラー信号とＢバス・エラー信号がＸパス４６に印加
される。Ｘパス４Ｂには、相手のプロセッサ・ユニット
２３に、モジュール中のあるユニットが障害発生エラー
を検出したことを通知するために、レベル１割り込み信
号が印加される。
フェーズ（Ｎ＋２）の開始時点で、依然として障害信号
に応答する段８６は、能動的なパス・マスク状況を終了
させる。この動作は、パス・エラー信号の終了によって
達成される。処理区画１２がマスク状態から切り替わっ
た時、それは、トランシーバ中の全てのパス・ドライバ
をディスエーブルする。Ｓ／３７０トランシーバ１３も
また、トランシーバｔ ２ ｅのドライバがディスエー
ブルされるときはいつでも共通制御７５を介してディス
エーブルされる。
に応答する段８６は、能動的なパス・マスク状況を終了
させる。この動作は、パス・エラー信号の終了によって
達成される。処理区画１２がマスク状態から切り替わっ
た時、それは、トランシーバ中の全てのパス・ドライバ
をディスエーブルする。Ｓ／３７０トランシーバ１３も
また、トランシーバｔ ２ ｅのドライバがディスエー
ブルされるときはいつでも共通制御７５を介してディス
エーブルされる。
同様に、プロセッサ・エラー信号がユニット２１の制御
段７５によって発生される時、制御段８６を介するトラ
ンシーバ１２ｅと、トランシーバ１３もまたディスエー
ブルされる。
段７５によって発生される時、制御段８６を介するトラ
ンシーバ１２ｅと、トランシーバ１３もまたディスエー
ブルされる。
こうして、プロセッサ・ユニット２１．２３は、マスク
状態にあるときのみ、ドライバに印加されるパス・イネ
ーブル信号を発生するための必要に応じて、バス構造を
駆動することができる。
状態にあるときのみ、ドライバに印加されるパス・イネ
ーブル信号を発生するための必要に応じて、バス構造を
駆動することができる。
プロセッサ・エラー信号は迅速に、すなわち、次のタイ
ミング・フェーズの終了時点で、マスク状況を夕、−ン
オフする。ユニット２１の処理区画１２がプロセッサ・
エラー信号を発生する場合、相手ユニット２３の５７８
８処理区画は、実質的に割り込みなしで動作を続ける。
ミング・フェーズの終了時点で、マスク状況を夕、−ン
オフする。ユニット２１の処理区画１２がプロセッサ・
エラー信号を発生する場合、相手ユニット２３の５７８
８処理区画は、実質的に割り込みなしで動作を続ける。
プロセッサ・エラー信号が書込動作の間に発生した時、
相手処理ユニット２３はそのデータ転送を繰り返す、Ｉ
！取動作の間にプロセッサ・エラーが生じた場合、相手
ユニットはメモリが後のタイミング・フェーズでパス構
造に印加する反復されたデータを読み込む。
相手処理ユニット２３はそのデータ転送を繰り返す、Ｉ
！取動作の間にプロセッサ・エラーが生じた場合、相手
ユニットはメモリが後のタイミング・フェーズでパス構
造に印加する反復されたデータを読み込む。
さらに、相手ユニット２３は、診断ルーチンを開始する
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット２１は保守することなく動作ヘヒ復元する
ことができる。好適な実施例では、過渡的な障害の発生
は記録され、もしそれが任意に定めた回数繰り返すなら
、そのプロセッサ・ユニットはサラニ診断することなく
サービスまたは動作から電気的に離隔される。
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット２１は保守することなく動作ヘヒ復元する
ことができる。好適な実施例では、過渡的な障害の発生
は記録され、もしそれが任意に定めた回数繰り返すなら
、そのプロセッサ・ユニットはサラニ診断することなく
サービスまたは動作から電気的に離隔される。
ユニット２１．２３の各処理区画１．２は、２つの組み
ユニットをロックステップ同期させるために、典型的に
はプロセッサ状況及び制御１ｉｆｆｉ８６にある論理回
路を含む。区画１２は５．マスク状況へのｍ移でロック
ステップ同期化を達成する。各区画１２は、信号をバス
構造に駆動するためにはマスク状態になくてはならない
。各ＦＲＯＭＩ ８１に記憶された初期化シーケンスは
典型的には組み区画を同期化させ、とちらの処理区画も
初期的にはマスク状態にない、すなわちターン・オンさ
れていないようにすることを保証するための命令を含む
。
ユニットをロックステップ同期させるために、典型的に
はプロセッサ状況及び制御１ｉｆｆｉ８６にある論理回
路を含む。区画１２は５．マスク状況へのｍ移でロック
ステップ同期化を達成する。各区画１２は、信号をバス
構造に駆動するためにはマスク状態になくてはならない
。各ＦＲＯＭＩ ８１に記憶された初期化シーケンスは
典型的には組み区画を同期化させ、とちらの処理区画も
初期的にはマスク状態にない、すなわちターン・オンさ
れていないようにすることを保証するための命令を含む
。
ユニット２１．２３の処理区画は、初期化シーケンスで
は初期的には同期しておらず、一方がマスク状態を達成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスク状態を達成する。マスク状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスク
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。
は初期的には同期しておらず、一方がマスク状態を達成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスク状態を達成する。マスク状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスク
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。
ユニット２１の処理区［１２が初期化されるとき、それ
は内部エラー・チエツク信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを肪止する。そのかわりに、区画１２は
典型的にはＰＲＯＭ！８１に記憶されているテスト・ル
ーチンを実行する。このテスト・ルーチンは、プロセッ
サ・エラー信号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的な障害条件が生成される
とき、処理区画は、対応する障害報告信号が実際に発生
されたかどうかを調べるためにテストする。以て、エラ
ー・チエツク信号が存在しないことは、そのプロセッサ
・ユニットがマスク状態を達成することを禁止し、その
結果、この論理実行ルーチンの間に発生された障害がそ
のプロセッサ・ユニットを停止させず、パス構造３０に
報告されない。ＦＲＯＭ１８１中のテスト・ルーチンは
、エラー・チエツク信号を確認して、そのプロセッサを
して、このチエツク・ルーチンの成功裡の完了のときの
みマスク状態をとることを可能ならしめる。
は内部エラー・チエツク信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを肪止する。そのかわりに、区画１２は
典型的にはＰＲＯＭ！８１に記憶されているテスト・ル
ーチンを実行する。このテスト・ルーチンは、プロセッ
サ・エラー信号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的な障害条件が生成される
とき、処理区画は、対応する障害報告信号が実際に発生
されたかどうかを調べるためにテストする。以て、エラ
ー・チエツク信号が存在しないことは、そのプロセッサ
・ユニットがマスク状態を達成することを禁止し、その
結果、この論理実行ルーチンの間に発生された障害がそ
のプロセッサ・ユニットを停止させず、パス構造３０に
報告されない。ＦＲＯＭ１８１中のテスト・ルーチンは
、エラー・チエツク信号を確認して、そのプロセッサを
して、このチエツク・ルーチンの成功裡の完了のときの
みマスク状態をとることを可能ならしめる。
Ｓ／３７０プロセツサ・ユニット（好適な実施例〉は、
典型的には、各チップ中のさまざまの要素及び論理に対
する「裏口」のアクセスを介しての初期化及びサービス
・プロセッサ機能に対処するハードウェアをもつ。これ
らはよく知られているので、簡単に説明するにととめる
。
典型的には、各チップ中のさまざまの要素及び論理に対
する「裏口」のアクセスを介しての初期化及びサービス
・プロセッサ機能に対処するハードウェアをもつ。これ
らはよく知られているので、簡単に説明するにととめる
。
同様に、自己テスト及び初期化のためのプログラム・ル
ーチンもよく知られており、詳細な説明の要はあるまい
。この章で強調されるのは、Ｓ／３７０またはＳ／８８
オペレーテイング・システムに変更を気づかせることな
く典型的なＳ／３７０自己テスト及び初期化が５７８８
を介してｉｔされるところの機構である。Ｓ／３７０の
ための自己テスト初期化ルーチン（ＳＴＩＲ）は、好適
な実施例では、組みユニットのＳ／３７０処理要素を同
期化させるためのルーチンとともにＦＲＯＭ１８１ （
第１９Ｃ図）中に配置される。それゆえ、５７８８は、
Ｓ／３７０サービス・プロセッサとして機能する。ＦＲ
ＯＭ１８１中のＳ／８８コードの記憶マツプされたＩ１
０割り振りは、ある５７８８状況または別のレジスタ内
容がＳ／３７０コードの実現に必要である場合に与えら
れる。
ーチンもよく知られており、詳細な説明の要はあるまい
。この章で強調されるのは、Ｓ／３７０またはＳ／８８
オペレーテイング・システムに変更を気づかせることな
く典型的なＳ／３７０自己テスト及び初期化が５７８８
を介してｉｔされるところの機構である。Ｓ／３７０の
ための自己テスト初期化ルーチン（ＳＴＩＲ）は、好適
な実施例では、組みユニットのＳ／３７０処理要素を同
期化させるためのルーチンとともにＦＲＯＭ１８１ （
第１９Ｃ図）中に配置される。それゆえ、５７８８は、
Ｓ／３７０サービス・プロセッサとして機能する。ＦＲ
ＯＭ１８１中のＳ／８８コードの記憶マツプされたＩ１
０割り振りは、ある５７８８状況または別のレジスタ内
容がＳ／３７０コードの実現に必要である場合に与えら
れる。
このコードが同期化へと向かう様式は、１次（またはマ
スター）相手プロセッサ・ユニット２１なと（適正に動
作しているもの）内のしジスタ・セットの記憶マツプ・
コピーを、２次（またはスレーブ）相手プロセッサ・ユ
ニット２３など（まだ適正に動作していないもの）内の
レジスタ・セットに転送することである。
スター）相手プロセッサ・ユニット２１なと（適正に動
作しているもの）内のしジスタ・セットの記憶マツプ・
コピーを、２次（またはスレーブ）相手プロセッサ・ユ
ニット２３など（まだ適正に動作していないもの）内の
レジスタ・セットに転送することである。
同期化機構のためのＳ／８８からＳ／３７０への結合経
路の詳細を説明する前に、＄７図のモジュール９の構造
及汐環境について簡単に言及しておく。Ｓ／８８オペレ
ーテイング・システムの、フォールト・トレランス及び
単一システム・イメージなどの特徴は、Ｓ／８８及びＳ
／３７０の何方の構造に与えられる。モジュール９は、
参照番号２１などの単一化されたＳ／３７０プロセツサ
・ユニットまたは参照番号２１．２３などの組のＳ／３
７０プロセツサ・ユニット対からなる。参照番号１２、
または１２．１４なとの単一または岨の５７８８ユニツ
トは、Ｓ／８８プログラムのみを実行するためにモジュ
ール中に含めることができる。
路の詳細を説明する前に、＄７図のモジュール９の構造
及汐環境について簡単に言及しておく。Ｓ／８８オペレ
ーテイング・システムの、フォールト・トレランス及び
単一システム・イメージなどの特徴は、Ｓ／８８及びＳ
／３７０の何方の構造に与えられる。モジュール９は、
参照番号２１などの単一化されたＳ／３７０プロセツサ
・ユニットまたは参照番号２１．２３などの組のＳ／３
７０プロセツサ・ユニット対からなる。参照番号１２、
または１２．１４なとの単一または岨の５７８８ユニツ
トは、Ｓ／８８プログラムのみを実行するためにモジュ
ール中に含めることができる。
各Ｓ／３７０処理ユニツトは、第７図に示すように、参
照番号８５．８７なビのＳ／３７０プロセッサ要素の対
と、参照番号６２．６４などの５７８８プロセツサ要素
対を含み、それらのプロセッサ要素対が単一の論理処理
ユニットとしてロックステップで動作する。組みのユニ
ットは、完全にフォールト・トレラントで自己チエツク
論理処理ユニットを与えるように互いにロックステップ
で動作する冗長デザインを形成する。
照番号８５．８７なビのＳ／３７０プロセッサ要素の対
と、参照番号６２．６４などの５７８８プロセツサ要素
対を含み、それらのプロセッサ要素対が単一の論理処理
ユニットとしてロックステップで動作する。組みのユニ
ットは、完全にフォールト・トレラントで自己チエツク
論理処理ユニットを与えるように互いにロックステップ
で動作する冗長デザインを形成する。
対のＳ／３７０プロセツサ要素８６．８７のおのおのは
、部分的に、参照番号１５０（第１１図）のようなＳ／
３７０チツプ・セットである。
、部分的に、参照番号１５０（第１１図）のようなＳ／
３７０チツプ・セットである。
Ｓ／３７０チツプ・セットとその関連ハードウェアは、
Ｓ／８８パス構造３０との結合のため参照番号１０１（
第９Ａ図）のようなＳ／８８スイタルのボードに取り付
けられる。この章では、参照番号２１のような１つの処
理ユニット中のＳ／３７０チツプ・セット対は、Ｓ／３
７０エンテイテイと呼ばれ、参照番号８０．６２などの
対応Ｓ／８８プロセツサ要素とその関連ハードウェアは
、Ｓ／８８エンテイテイと呼ばれる。Ｓ／３７０エンテ
イテイは、Ｓ／３７０アプリケーシヨン・プログラムを
実行し、必要に応じて、Ｓ／８８とＳ／３７０のビちら
のオペレーティング・システムも互いに気づかないよう
に、Ｓ／８８ Ｉ１０装置及びプログラムを利用する
Ｓ／３７０Ｉ１０動作を実行するために５７８８エンテ
イテイを訪れる。
Ｓ／８８パス構造３０との結合のため参照番号１０１（
第９Ａ図）のようなＳ／８８スイタルのボードに取り付
けられる。この章では、参照番号２１のような１つの処
理ユニット中のＳ／３７０チツプ・セット対は、Ｓ／３
７０エンテイテイと呼ばれ、参照番号８０．６２などの
対応Ｓ／８８プロセツサ要素とその関連ハードウェアは
、Ｓ／８８エンテイテイと呼ばれる。Ｓ／３７０エンテ
イテイは、Ｓ／３７０アプリケーシヨン・プログラムを
実行し、必要に応じて、Ｓ／８８とＳ／３７０のビちら
のオペレーティング・システムも互いに気づかないよう
に、Ｓ／８８ Ｉ１０装置及びプログラムを利用する
Ｓ／３７０Ｉ１０動作を実行するために５７８８エンテ
イテイを訪れる。
Ｅ２７．フォールト・トレラント・ハードウェア同期化
Ｓ／８８−Ｓ／３７０処理ユニツトのより固有且つ重要
な特徴の１つは現在処理中の相手２３による参照番号２
１などの任意の処理ユニットの自己決定同期化である。
な特徴の１つは現在処理中の相手２３による参照番号２
１などの任意の処理ユニットの自己決定同期化である。
各ユニットの５７８８エンテイテイは、新しいまたはエ
ラーを生成する相手の同期化のための能力及び責任をも
つ。あるユニットの５７８８エンテイテイがこの責任を
もつとき、それは「マスター」と呼ばれる。そして、同
期化を受ける相手は、「スレーブ」と呼ばれる。
ラーを生成する相手の同期化のための能力及び責任をも
つ。あるユニットの５７８８エンテイテイがこの責任を
もつとき、それは「マスター」と呼ばれる。そして、同
期化を受ける相手は、「スレーブ」と呼ばれる。
Ｓ／８８ハードウエア／フアームウエア構造は、何時同
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８ータ／３７０ハードウエア
／フアームウエアは、このインテリジェンス機能を同期
化の決定の際にＳ／８８の主導に従うために利用する。
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８ータ／３７０ハードウエア
／フアームウエアは、このインテリジェンス機能を同期
化の決定の際にＳ／８８の主導に従うために利用する。
すなわち、任意の時点で、Ｓ／８８は、Ｓ／８８（スレ
ーブ）エンティティが相手（マスター）との同期化を必
要とすることを決定し、その同期化はＳ／８日スレーブ
・エンティティが「キックオフ」された後の適当な点へ
進行するように許可され、次に、その実行は対応するＳ
／３７０エンテイテイに向き付けられる。Ｓ／３７０エ
ンテイテイは、Ｓ／３７０マスタ状態を抽出しその状態
を両方のＳ／３７０相手に復元するためにＦＲＯＭ１８
１かものコードを実行するＳ／８８ ＰＥによって同
期化される。
ーブ）エンティティが相手（マスター）との同期化を必
要とすることを決定し、その同期化はＳ／８日スレーブ
・エンティティが「キックオフ」された後の適当な点へ
進行するように許可され、次に、その実行は対応するＳ
／３７０エンテイテイに向き付けられる。Ｓ／３７０エ
ンテイテイは、Ｓ／３７０マスタ状態を抽出しその状態
を両方のＳ／３７０相手に復元するためにＦＲＯＭ１８
１かものコードを実行するＳ／８８ ＰＥによって同
期化される。
組みユニットのどちらか１つは、初期電源導入、新しい
相手の登場、または既存の２つの組みをして同期化を喪
失させるようなエラー条件からの回復（どの場合もメン
テナンス割り込みを強制する）によって必要性が生じた
場合、処理ユニットの同期化において、マスターまたは
スレーブのどちらかの役割を占めることができる。どの
場合にも、５７８８スレーブ・エンティティは、その状
況をｍ１ｎｔ、て、同期化のためのＳ／８８マスター・
エンティティに依存する。
相手の登場、または既存の２つの組みをして同期化を喪
失させるようなエラー条件からの回復（どの場合もメン
テナンス割り込みを強制する）によって必要性が生じた
場合、処理ユニットの同期化において、マスターまたは
スレーブのどちらかの役割を占めることができる。どの
場合にも、５７８８スレーブ・エンティティは、その状
況をｍ１ｎｔ、て、同期化のためのＳ／８８マスター・
エンティティに依存する。
５７８８マスター及びスレーブ・エンティティは、メン
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。
全ての処理ユニットのＳ／８８エンテイテイは、デフオ
ールドのマスクが確立されるまでスレーブであるとめい
めいが仮定しつつその割り込みを検出及び処理する。マ
スターは次に、ホールド・スレーブをロックステップで
キックオフし、めいめいは（割り込みからもどった時点
で）、マスターの優先使用環境を再開する。
ールドのマスクが確立されるまでスレーブであるとめい
めいが仮定しつつその割り込みを検出及び処理する。マ
スターは次に、ホールド・スレーブをロックステップで
キックオフし、めいめいは（割り込みからもどった時点
で）、マスターの優先使用環境を再開する。
同様に、Ｓ／８８エンテイテイは、プロセッサを残余の
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ／３７０ ６Ｐ４１１
ｍをエミスレートするべくそれらのプロセッサを使用し
、次に正常の実行環境を再確立し、Ｓ／３７０の相手が
ロックステップで実行を開始することを可能ならしめる
。
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ／３７０ ６Ｐ４１１
ｍをエミスレートするべくそれらのプロセッサを使用し
、次に正常の実行環境を再確立し、Ｓ／３７０の相手が
ロックステップで実行を開始することを可能ならしめる
。
同期化を必要としない状況として、参照番号２１の単一
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
同期化を要する状況としては、２１化処理ユニツト（例
えば２１．２３）が１源投入される場合、相手２３が正
常に処理している間にユニット２１が挿入される場合、
及び処理ユニット２１などがその相手２３中に比較障害
を検出し、回復を試みる場合がある。
えば２１．２３）が１源投入される場合、相手２３が正
常に処理している間にユニット２１が挿入される場合、
及び処理ユニット２１などがその相手２３中に比較障害
を検出し、回復を試みる場合がある。
Ｓ／８８エンテイテイは、同期化を確立するための適当
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスク・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなとの構成を有する
。ユニット２１中の正常動作Ｓ／３７０エンテイテイが
相手ユニット２３中の対応Ｓ／３７０エンテイテイと同
期させられるべき時、相手の５７３７０エンテイテイを
その正常動作エンティティと同じ状態にすることが必要
である。この処理は、好適な実施例では、Ｓ／８８プロ
セツサ６０．６２からのキュー・セレクト・アップ・メ
ツセージを（ＦＲＯＭ１８１中のＳ／３７０初期化及び
同期化マイクロコードの制御の下で）Ｓ／３７０プロセ
ツサ８５．８７に送ることによって簡略化することがで
きる。このメツセージは、ユーザー・アプリケーション
が、同期化の間に、オペレーティング・システムを介し
てＢＣＵ１５８なビに対して更なるサービス要求を呼び
出すことを停止する。これはまた、全ての未完了Ｉ１０
１００実行の完了を可能ならしめる。
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスク・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなとの構成を有する
。ユニット２１中の正常動作Ｓ／３７０エンテイテイが
相手ユニット２３中の対応Ｓ／３７０エンテイテイと同
期させられるべき時、相手の５７３７０エンテイテイを
その正常動作エンティティと同じ状態にすることが必要
である。この処理は、好適な実施例では、Ｓ／８８プロ
セツサ６０．６２からのキュー・セレクト・アップ・メ
ツセージを（ＦＲＯＭ１８１中のＳ／３７０初期化及び
同期化マイクロコードの制御の下で）Ｓ／３７０プロセ
ツサ８５．８７に送ることによって簡略化することがで
きる。このメツセージは、ユーザー・アプリケーション
が、同期化の間に、オペレーティング・システムを介し
てＢＣＵ１５８なビに対して更なるサービス要求を呼び
出すことを停止する。これはまた、全ての未完了Ｉ１０
１００実行の完了を可能ならしめる。
このことは、正常動作Ｓ／３７０エンテイテイを、「キ
ックオフ」の時点で両方のＳ／３７０エンテイテイによ
る使用のために記憶１６２にコピーされた状態にもって
くる。この時点で、５７３７０プロセツサ、Ｓ／３７０
キヤツシユ、ＤＬＡＴ及びＳ／３７０パス・アダプタ中
の全てのレジスタ、カウンタ、ポインタ及びバッファが
順序づけられたスタック中の記憶（１６２）にコピーさ
れる。その同期化処理が開始されたとき、４つの全ての
物理プロセッサは、文脈を共通スタックから４つの全て
のプロセッサにロードすることによって復元されたＳ／
３７０文脈をもつことになる。肩プロセッサには、その
レジスタ、カウンタ及びバッファに同一の値がロードさ
れ、次にロックステップまたは完全同期によりプログラ
ム実行を開始することになる。
ックオフ」の時点で両方のＳ／３７０エンテイテイによ
る使用のために記憶１６２にコピーされた状態にもって
くる。この時点で、５７３７０プロセツサ、Ｓ／３７０
キヤツシユ、ＤＬＡＴ及びＳ／３７０パス・アダプタ中
の全てのレジスタ、カウンタ、ポインタ及びバッファが
順序づけられたスタック中の記憶（１６２）にコピーさ
れる。その同期化処理が開始されたとき、４つの全ての
物理プロセッサは、文脈を共通スタックから４つの全て
のプロセッサにロードすることによって復元されたＳ／
３７０文脈をもつことになる。肩プロセッサには、その
レジスタ、カウンタ及びバッファに同一の値がロードさ
れ、次にロックステップまたは完全同期によりプログラ
ム実行を開始することになる。
Ｓ／３７０処理エンテイテイは、同期化のためにさまざ
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・パス２２３をパス・アダプタ１５４のチャネル０．１
に結合するレジスタ５６０．５６１を用いた、通常の、
ユーザーによってプログラムされた読取／書込方法であ
る。もう一方は、直列「裏口」集積サポート機構（Ｉｓ
Ｆ）／汎用サポート・インターフェース（ＵＳＩ）５４
０．５４１の技法である。Ｓ／３７０チツプセツト・サ
ービス・プロセッサの直列インターフェース／プロトコ
ル（１５Ｆ／ＵＳＩ）をエミュレートすることによって
、５７８８エンテイテイの同期化機構がＳ／３７０エン
テイテイに接続された任意且つ全ての機構にアクセスす
ることができる。１つまたはそれ以上のＳ／３７０エン
テイテイの同期化が必要であるとき、岡方の方法が採用
される。通常の経路は、それが存在し、ＵＳＩ！＠が他
方のために使用されているとき使用される。
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・パス２２３をパス・アダプタ１５４のチャネル０．１
に結合するレジスタ５６０．５６１を用いた、通常の、
ユーザーによってプログラムされた読取／書込方法であ
る。もう一方は、直列「裏口」集積サポート機構（Ｉｓ
Ｆ）／汎用サポート・インターフェース（ＵＳＩ）５４
０．５４１の技法である。Ｓ／３７０チツプセツト・サ
ービス・プロセッサの直列インターフェース／プロトコ
ル（１５Ｆ／ＵＳＩ）をエミュレートすることによって
、５７８８エンテイテイの同期化機構がＳ／３７０エン
テイテイに接続された任意且つ全ての機構にアクセスす
ることができる。１つまたはそれ以上のＳ／３７０エン
テイテイの同期化が必要であるとき、岡方の方法が採用
される。通常の経路は、それが存在し、ＵＳＩ！＠が他
方のために使用されているとき使用される。
同期化及び初期化処理のこの部分（例えばＳ／３７０エ
ンテイテイのための処理）が、Ｓ／３７０エンテイテイ
の存在も、それに！Ｉ統されていることも知らないＳ／
８８オペレーテイング・システムに対して透過的でなく
てはならない、ということに留意することは重要である
。この透過性は、Ｓ／３７０ Ｉ１０動作に関連して
前記に説明したのとほぼ同様の様式で達成される。すな
わち、第２０図に関連して説明されたアドレス・デコー
ド論理２８０は、データがＳ／８８プロセツサ６２と第
４９図の論理の間で転送されるべきとき毎にアドレス０
０７ＥＸＸＸＸをセンスする。
ンテイテイのための処理）が、Ｓ／３７０エンテイテイ
の存在も、それに！Ｉ統されていることも知らないＳ／
８８オペレーテイング・システムに対して透過的でなく
てはならない、ということに留意することは重要である
。この透過性は、Ｓ／３７０ Ｉ１０動作に関連して
前記に説明したのとほぼ同様の様式で達成される。すな
わち、第２０図に関連して説明されたアドレス・デコー
ド論理２８０は、データがＳ／８８プロセツサ６２と第
４９図の論理の間で転送されるべきとき毎にアドレス０
０７ＥＸＸＸＸをセンスする。
このアドレスが論理２８０によってデコードされるとき
、それは、Ｓ／８８プロセツサ・パス１６１Ａ、１８１
Ｄを、前記回路２１７．２１８を介してローカル・アド
レス及びデータ・パス２４７．２２３に結合する。レジ
スタ・アドレス・デコード論理５６２は、プロセッサ６
２とのデータ転送のために、論理回路５４９，５５０ま
たはレジスタ５６０，５６１のうちの１つを選択すべく
、パス２４７上のアドレスの下位ビットをデコードする
。
、それは、Ｓ／８８プロセツサ・パス１６１Ａ、１８１
Ｄを、前記回路２１７．２１８を介してローカル・アド
レス及びデータ・パス２４７．２２３に結合する。レジ
スタ・アドレス・デコード論理５６２は、プロセッサ６
２とのデータ転送のために、論理回路５４９，５５０ま
たはレジスタ５６０，５６１のうちの１つを選択すべく
、パス２４７上のアドレスの下位ビットをデコードする
。
さらに、線６６２．５６３上の割り込みは、ＯＲ回路２
９２ａを介して第２０図のＳ／８８割り込み論理２１２
に指向される。その割り込み要求信号は、データがプロ
セッサＳ２への転送のためにＳ／３７０チツプのうちの
１つから論理５４９で受領されるとき、！６６２上で活
動化される。
９２ａを介して第２０図のＳ／８８割り込み論理２１２
に指向される。その割り込み要求信号は、データがプロ
セッサＳ２への転送のためにＳ／３７０チツプのうちの
１つから論理５４９で受領されるとき、！６６２上で活
動化される。
線５６２上の割り込み要求は、論理５５０から５７３７
０チツプへのデータ転送の完了をプロセッサ６２に通知
する。線５６２上の割り込み要求は、プロセッサ６２に
、プロセッサ６２への転送のためにＳ／３７０チツプか
らのデータが論理Ｓ４９によって受は取られたことを通
知する。その割１）込ミ！求は、ＩＡＣＫ（１号が：４
！２６８ｄと２６８ｅ上にそれぞれあられれるときに１
ｌＩ５６２及び５８３上に保持される６３つの割り込み
のベクタ番号は、第２０図からのＩＡＣＫ（ｉ号２５８
ｄ及び２５８ｅによってそれぞれ付勢されたとき、論理
６６４．５６５から得られる。そのベクタ番号は、個別
の割り込みハンドラ・ルーチンにアクセスするために処
理ユニット６２によって使用される。
０チツプへのデータ転送の完了をプロセッサ６２に通知
する。線５６２上の割り込み要求は、プロセッサ６２に
、プロセッサ６２への転送のためにＳ／３７０チツプか
らのデータが論理Ｓ４９によって受は取られたことを通
知する。その割１）込ミ！求は、ＩＡＣＫ（１号が：４
！２６８ｄと２６８ｅ上にそれぞれあられれるときに１
ｌＩ５６２及び５８３上に保持される６３つの割り込み
のベクタ番号は、第２０図からのＩＡＣＫ（ｉ号２５８
ｄ及び２５８ｅによってそれぞれ付勢されたとき、論理
６６４．５６５から得られる。そのベクタ番号は、個別
の割り込みハンドラ・ルーチンにアクセスするために処
理ユニット６２によって使用される。
Ｓ／３７０集積サポ一ト機構ＣＩ ５Ｆ）６４０（第４
９図）は、チップセット１５０上の論理に対して「裏口
」入口を与える。この１５Ｆは、チップ８５及び１５１
−１６４上に集積されたｌニット・サポート・インター
フニー、ス（ＵＳＩ）に接続された５Ｉｉ［のサポート
・パス５４１からなる。チップ８５上のＩＪＳＩ ６４
２の一部が第４９図に示されている。
９図）は、チップセット１５０上の論理に対して「裏口
」入口を与える。この１５Ｆは、チップ８５及び１５１
−１６４上に集積されたｌニット・サポート・インター
フニー、ス（ＵＳＩ）に接続された５Ｉｉ［のサポート
・パス５４１からなる。チップ８５上のＩＪＳＩ ６４
２の一部が第４９図に示されている。
サポート・パス６４１は、次のような５つの線との直列
インターフェースをあられす。
インターフェースをあられす。
ビット・アウト（データからチップ・セットへの）線５
４３ ビット・イン（チップ・セットからデータへの）線５４
４ アドレス・モード（制御）線５４５ シフト・ゲート（制御）ＡＩｉ１５４６セツト・パルス
＜ＩＩ御）線５４７ アドレス・モード線５４５は、ビット・イン／ビット・
アウト１６４３．５４４上のアドレス・ビット（高レベ
ル）またはデータ・ビット（低レベル）の直列転送（シ
フト）を通知する。ビット・イン及びビット・アウト１
１５４３．５４４は、チップ内部のシフト・レジスタ５
４８などと、論理５４９．６５０中の外部シフト・レジ
スタの間の相互接続である。内部レジスタ５４８と２つ
の外部レジスタ６４９，６６０のうちの工つヒの間でシ
フトされるビットの数は、シフト・パルス・ゲート線５
４６に印加されるパルスの数によって決定される。
４３ ビット・イン（チップ・セットからデータへの）線５４
４ アドレス・モード（制御）線５４５ シフト・ゲート（制御）ＡＩｉ１５４６セツト・パルス
＜ＩＩ御）線５４７ アドレス・モード線５４５は、ビット・イン／ビット・
アウト１６４３．５４４上のアドレス・ビット（高レベ
ル）またはデータ・ビット（低レベル）の直列転送（シ
フト）を通知する。ビット・イン及びビット・アウト１
１５４３．５４４は、チップ内部のシフト・レジスタ５
４８などと、論理５４９．６５０中の外部シフト・レジ
スタの間の相互接続である。内部レジスタ５４８と２つ
の外部レジスタ６４９，６６０のうちの工つヒの間でシ
フトされるビットの数は、シフト・パルス・ゲート線５
４６に印加されるパルスの数によって決定される。
セット・パルスは、チップにシフトされたばかりのアド
レスまたはデータ・パターンに基づき、チップ内部活動
を同期させるために使用される。
レスまたはデータ・パターンに基づき、チップ内部活動
を同期させるために使用される。
セット・パルスは、例えばレジスタ５４日中のチップ側
の情報の可用性を知らせるために、シフトの終了後活動
化される。このことは、この情報に基づく活動が、この
瞬間から開始できることを意味する。
の情報の可用性を知らせるために、シフトの終了後活動
化される。このことは、この情報に基づく活動が、この
瞬間から開始できることを意味する。
次の例は、動作を説明するものである。特定のアドレス
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つ・のＳ／８８・デコード５５１がそのアドレ
スを検出する。そのアドレス・デコードとセット・パル
スが、ゲート６６２の出力におけるチップ内部スタート
・パルスを形成する。ＵＳＩのチップ特定部分は、特定
チップ・デザインから得た制御及びデータ・チエインを
含む。シフト動作にって影響されない記憶要素の現在の
状況を保持するために、ＵＳＩ活動の開始の前に機能ク
ロックは停止されなくてはならない。予備的な必要性に
応じたクロック停止を必要とするＵＳＩアクセスは、「
静的」であると定義する。動的アクセスまたは機能とは
、チップが動作している間に実行することができる動作
である。
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つ・のＳ／８８・デコード５５１がそのアドレ
スを検出する。そのアドレス・デコードとセット・パル
スが、ゲート６６２の出力におけるチップ内部スタート
・パルスを形成する。ＵＳＩのチップ特定部分は、特定
チップ・デザインから得た制御及びデータ・チエインを
含む。シフト動作にって影響されない記憶要素の現在の
状況を保持するために、ＵＳＩ活動の開始の前に機能ク
ロックは停止されなくてはならない。予備的な必要性に
応じたクロック停止を必要とするＵＳＩアクセスは、「
静的」であると定義する。動的アクセスまたは機能とは
、チップが動作している間に実行することができる動作
である。
セット・パルスは、チップ内部タイミングに対して機能
を同期化するために使用される。これらの機能は、アド
レス・モード線（アドレスまたはデータ・モード）によ
って追加的にゲートされる、５ＥＲＤＥＳレジスタ中の
アドレス・パターンまたはデータ・パターンからデコー
ドされる。
を同期化するために使用される。これらの機能は、アド
レス・モード線（アドレスまたはデータ・モード）によ
って追加的にゲートされる、５ＥＲＤＥＳレジスタ中の
アドレス・パターンまたはデータ・パターンからデコー
ドされる。
それらの機能とは次のものである。
５ＥＲＤＥＳへのチップ状況セット
５ＥＲＤＥＳへのモード・レジスタ・セット５ＥＲＤＥ
Ｓからのモード・レジスタ・ロードサポート転送要求ラ
ッチ（ＳＰＲ）セットプロセッサ制御要求ラッチ（Ｐ
Ｃ’Ｒ）リセット個々のチップをサポートするために必
要に応じた追加の動的機能 Ｓ／３７０チツプセツト内のさまざまなアト１ノス可能
エンテイテイに対して「裏口」アクセスを与える、１５
Ｆの５１ｉ８直列バス５４１は、各チップのユニット・
サポート・インターフェース（ＵＳＩ）、例えば、チッ
プ８５のＵＳ Ｉ ５４２に結合される。ＵＳＩ５４２
は、８ビツト・アドレス・レジスタ５６６と、８ビット
直列／並列化器（ＳＥＲＤＥＳ）６４８を提供する。Ｕ
ＳＩアトＬ、スーＬ、ジスタ５６Ｂは、Ｓ Ｅ ＲＤ
Ｅ Ｓ ５４８ ；６’実際の送受信機構である間に、
チップのアドレスと、そのチップ内のターゲット・エン
ティティのアドレスを受は取る。ＵＳＩはまた、シフト
イン／シフトアウト機構のための同期化論理を与える。
Ｓからのモード・レジスタ・ロードサポート転送要求ラ
ッチ（ＳＰＲ）セットプロセッサ制御要求ラッチ（Ｐ
Ｃ’Ｒ）リセット個々のチップをサポートするために必
要に応じた追加の動的機能 Ｓ／３７０チツプセツト内のさまざまなアト１ノス可能
エンテイテイに対して「裏口」アクセスを与える、１５
Ｆの５１ｉ８直列バス５４１は、各チップのユニット・
サポート・インターフェース（ＵＳＩ）、例えば、チッ
プ８５のＵＳ Ｉ ５４２に結合される。ＵＳＩ５４２
は、８ビツト・アドレス・レジスタ５６６と、８ビット
直列／並列化器（ＳＥＲＤＥＳ）６４８を提供する。Ｕ
ＳＩアトＬ、スーＬ、ジスタ５６Ｂは、Ｓ Ｅ ＲＤ
Ｅ Ｓ ５４８ ；６’実際の送受信機構である間に、
チップのアドレスと、そのチップ内のターゲット・エン
ティティのアドレスを受は取る。ＵＳＩはまた、シフト
イン／シフトアウト機構のための同期化論理を与える。
Ｓ／３７０チツプ・セット１６０内の各チップは、４ピ
ツト（高位）１５Ｆ／ＵＳＩアドレスを割当てられ、例
えばＰＥ８６と、キャッシュ・コントローラ１５３と、
パス・アダプタ１５４と、浮動小数点コプロセッサ１５
１と、５ＴＣ１１５５は、それぞれ２．４．６．８、Ａ
及びＢの１６進値を割当てられてなる。１５Ｆ／１Ｊｓ
１アドレスの下位４ビツトは、下位４ビツトによってア
ドレスされる内部チップ・エンティティ（例えばレジス
タ、機能またはチエイン）を決定する。
ツト（高位）１５Ｆ／ＵＳＩアドレスを割当てられ、例
えばＰＥ８６と、キャッシュ・コントローラ１５３と、
パス・アダプタ１５４と、浮動小数点コプロセッサ１５
１と、５ＴＣ１１５５は、それぞれ２．４．６．８、Ａ
及びＢの１６進値を割当てられてなる。１５Ｆ／１Ｊｓ
１アドレスの下位４ビツトは、下位４ビツトによってア
ドレスされる内部チップ・エンティティ（例えばレジス
タ、機能またはチエイン）を決定する。
通信スキームは、コマンドと、ソース・チップと、宛先
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チエイ
ン（機能チエインとも呼ばれる）からなる。シフト・チ
エインは、次のとおりである。
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チエイ
ン（機能チエインとも呼ばれる）からなる。シフト・チ
エインは、次のとおりである。
ビット０−７− 機！／コード
８−１１− ソース（制御）ユニット
１２−１５ − ターゲット（センス／制御）ユニット
１ Ｂ−２３−メツセージ／データ
２４−２７ − 制ｍ（書込み）レジスタ２８−３１
− センス（読取）レジスタこれらの機能チエインは、
１５Ｆ／ＵＳＩの直列的性質と、そのチエインが論理５
４９，５５０に及び５ＥＲＤＥＳレジスタ５４８なビに
シフトイン／シフトアウトされなくてはならないヒいう
事実により、シフト・チエインと呼ばれる。
− センス（読取）レジスタこれらの機能チエインは、
１５Ｆ／ＵＳＩの直列的性質と、そのチエインが論理５
４９，５５０に及び５ＥＲＤＥＳレジスタ５４８なビに
シフトイン／シフトアウトされなくてはならないヒいう
事実により、シフト・チエインと呼ばれる。
機能チエインのコマンド・フィールドは、読取／センス
・コマンド（Ｆｅ２）の！ 込／ 制ｍコマンド（Ｅ６
１）を含むことができる。！ｌ能チエインの例は次のと
おりである。
・コマンド（Ｆｅ２）の！ 込／ 制ｍコマンド（Ｅ６
１）を含むことができる。！ｌ能チエインの例は次のと
おりである。
Ｅ６０２ＸＸ１０＝プロセッサ８５のモード・レジスタ
に対する書込 ここで、Ｅ６＝コマンドエ書込 Ｏ冨テストのためのＰＥ６２ソー ス・アドレス ２工ＰＥ８５宛先 ＸＸ！メツセージ（データ） １冨制御されたレジスタ（モード・ レジスタ） ０富センス・レジスタ（コマンドが 「書込」であるのでなし） ここで述べている同期化を達成するための技法は、ＦＲ
ＯＭ１８１に記憶されている５７８８プログラム・コー
ドを使用する。そのコードは、上記４つの状況のおのお
のに関連する決定を行ない、それに従ってフラグをセッ
トする。同期化ルーチンは次に、適当な同期化または初
期化を実行するために、コードの経路を制御するように
それらのフラグを使用する。２つの例を示すと次のとお
りである。
に対する書込 ここで、Ｅ６＝コマンドエ書込 Ｏ冨テストのためのＰＥ６２ソー ス・アドレス ２工ＰＥ８５宛先 ＸＸ！メツセージ（データ） １冨制御されたレジスタ（モード・ レジスタ） ０富センス・レジスタ（コマンドが 「書込」であるのでなし） ここで述べている同期化を達成するための技法は、ＦＲ
ＯＭ１８１に記憶されている５７８８プログラム・コー
ドを使用する。そのコードは、上記４つの状況のおのお
のに関連する決定を行ない、それに従ってフラグをセッ
トする。同期化ルーチンは次に、適当な同期化または初
期化を実行するために、コードの経路を制御するように
それらのフラグを使用する。２つの例を示すと次のとお
りである。
特定のＳ／８８ボード上のメモリがｔａ障害によってデ
ータを汚染され、その相手から初期化されるべきかどう
かの決定 特定のＳ／８８ボードがデフオールド・マスク処理ユニ
ット（ＤＭＰｔＪ）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であり
、より高速の「迅速な」処理を可能ならしめる。それは
もちろん、Ｓ／３７０エンテイテイ中に少なくとも１つ
の追加的な制御回路を必要とし、ある５７８８制御ｉ１
回路をＳ／３７０「インターフェース」に物理的にさら
すことによって、定義された能力を超えて拡張するこヒ
ができる。この「インターフェース」は、実際上、Ｓ／
８８回路の５７８８回路に対する「寄生的追加」である
。
ータを汚染され、その相手から初期化されるべきかどう
かの決定 特定のＳ／８８ボードがデフオールド・マスク処理ユニ
ット（ＤＭＰｔＪ）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であり
、より高速の「迅速な」処理を可能ならしめる。それは
もちろん、Ｓ／３７０エンテイテイ中に少なくとも１つ
の追加的な制御回路を必要とし、ある５７８８制御ｉ１
回路をＳ／３７０「インターフェース」に物理的にさら
すことによって、定義された能力を超えて拡張するこヒ
ができる。この「インターフェース」は、実際上、Ｓ／
８８回路の５７８８回路に対する「寄生的追加」である
。
ここで定義されるもう１つの実現構成はマイクロコード
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいて５７８８プロセツサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が重要でな
いときに使用することができる。
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいて５７８８プロセツサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が重要でな
いときに使用することができる。
（３）単一プロセッサ・ユニット２１が電源投入された
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。
１）このユニットが、電源投入またはブートの結果とし
て線につながった。
て線につながった。
２）このユニットが、電源障害回復の結果とじて線につ
ながった。
ながった。
どちらの場合にも、コード経路は同一である。
ユニット２１のＳ／８８エンテイテイは、その自己テス
トの部分を実行し、初期化ルーチン（ＳＴ Ｉ Ｒ）が
、関連記憶１６の内容が汚染されてしまったかどうか（
電源故障状態）を決定しようと試みる。もしそうなら、
５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る。さも
なければ、ＤＭＰＵであり得る相手または共存処理ユニ
ットをもつかとうかを決定しようと試みる。もしそれが
ないなら、５ＴＩＲはＤＭＰＵ責任範囲を受は持って別
の処理ユニットを同期化しようと試みる。
トの部分を実行し、初期化ルーチン（ＳＴ Ｉ Ｒ）が
、関連記憶１６の内容が汚染されてしまったかどうか（
電源故障状態）を決定しようと試みる。もしそうなら、
５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る。さも
なければ、ＤＭＰＵであり得る相手または共存処理ユニ
ットをもつかとうかを決定しようと試みる。もしそれが
ないなら、５ＴＩＲはＤＭＰＵ責任範囲を受は持って別
の処理ユニットを同期化しようと試みる。
ユニット２１のＳ／３７０エンテイテイは、単に、Ｓ／
８８エンテイテイの主導に従う。このことは、Ｓ／８８
ＰＲＯＭ１８１中にあるコードを実行し、正常自己
テストを完了し、次にこれが初期電源投入と電源障害回
復のどちらであるかを決定する５７８８プロセツサＳ２
によって３１１威される。もしそれが′Ｉｔａ投入なら
、Ｓ／３７０エンテイテイは、正常の初期化を続け、次
にそれがＤＭＰＵであると仮定し、同期信号を発行しよ
うと試みる。その信号は、Ｓ／８８プロセツサ６２に対
してレベル６割り込みを強制するＳ／３７０論理によっ
てトラップされる。割り込みＳは、Ｓ／８８ボードＭ１
８１ （第１９Ａ図）中のＳ／３７０同期化マイクロコ
ードにベクタされる（これは、Ｓ／８８アドレス空間に
マツプされる）。
８８エンテイテイの主導に従う。このことは、Ｓ／８８
ＰＲＯＭ１８１中にあるコードを実行し、正常自己
テストを完了し、次にこれが初期電源投入と電源障害回
復のどちらであるかを決定する５７８８プロセツサＳ２
によって３１１威される。もしそれが′Ｉｔａ投入なら
、Ｓ／３７０エンテイテイは、正常の初期化を続け、次
にそれがＤＭＰＵであると仮定し、同期信号を発行しよ
うと試みる。その信号は、Ｓ／８８プロセツサ６２に対
してレベル６割り込みを強制するＳ／３７０論理によっ
てトラップされる。割り込みＳは、Ｓ／８８ボードＭ１
８１ （第１９Ａ図）中のＳ／３７０同期化マイクロコ
ードにベクタされる（これは、Ｓ／８８アドレス空間に
マツプされる）。
ところで、電源投入ブートから、Ｓ／３７０ ＰＥ８６
は自己の５ＴＩＲを実行し、次にその同期点で実行を中
断している。この期間、Ｓ／３７０クロツク１５２もま
た、自身を初期化している。
は自己の５ＴＩＲを実行し、次にその同期点で実行を中
断している。この期間、Ｓ／３７０クロツク１５２もま
た、自身を初期化している。
５７８８レベル８割り込みサービス・サブルーチン（１
５Ｓ）（すなわち、Ｓ／３７０同期化マイクロコード）
は、Ｓ／３７０サービス・プロセッサをエミュレートす
るために第４４図の１５Ｆ／ＵＳＩを使用する。このＳ
Ｐエミュレータは、Ｓ／３７０制ｍ記憶１７１のＩＭＬ
機能を呼び出すために機能ストリングを発行するが、実
際のコード転送は生じない（マイクロコードは、Ｓ／８
８ボードＭ１８１中にある）。ＩＭＬの次のステップは
、Ｓ／３７０エンテイテイ（プロセッサ８５及び８７）
に同期をｆ！Ｆｌ＠通信して、処理ユニット２１をして
実行へともってくることである。１５Ｓの最終ステップ
は、割り込みから戻り、以て処理ユニットをしてＩＰＬ
された状態の実行を開始させることである。
５Ｓ）（すなわち、Ｓ／３７０同期化マイクロコード）
は、Ｓ／３７０サービス・プロセッサをエミュレートす
るために第４４図の１５Ｆ／ＵＳＩを使用する。このＳ
Ｐエミュレータは、Ｓ／３７０制ｍ記憶１７１のＩＭＬ
機能を呼び出すために機能ストリングを発行するが、実
際のコード転送は生じない（マイクロコードは、Ｓ／８
８ボードＭ１８１中にある）。ＩＭＬの次のステップは
、Ｓ／３７０エンテイテイ（プロセッサ８５及び８７）
に同期をｆ！Ｆｌ＠通信して、処理ユニット２１をして
実行へともってくることである。１５Ｓの最終ステップ
は、割り込みから戻り、以て処理ユニットをしてＩＰＬ
された状態の実行を開始させることである。
５７８８処理ユニツト’ ｍｏｄｕｌｅ−ｓｔａｒｔ−
ｕｐ、 Ｏ（ｌ Ｊの実行の一部として、エミスレート
されたサービス・プロセッサｒＩＰＬボタン押圧」機能
ストリングがＩＰＬａｌ能を実行するためにＳ／３７０
処理ユニツトに送られ、以てディスクからＳ／３７０主
記憶をロードする。ＩＰＬの最終ステップは、次に、位
装置０によって指定されたアドレスに制御を渡すことで
ある。
ｕｐ、 Ｏ（ｌ Ｊの実行の一部として、エミスレート
されたサービス・プロセッサｒＩＰＬボタン押圧」機能
ストリングがＩＰＬａｌ能を実行するためにＳ／３７０
処理ユニツトに送られ、以てディスクからＳ／３７０主
記憶をロードする。ＩＰＬの最終ステップは、次に、位
装置０によって指定されたアドレスに制御を渡すことで
ある。
（Ｂ）マイクロコードのみの実現
ユニット２１のＳ／８８エンテイテイは、その自己テス
ト及び初期化ルーチン（ＳＴ Ｉ Ｒ）を実行し、次に
これが初期電源投入（Ｉ ＰＯ）と（電源障害回復（Ｐ
ＦＲ）のどちらであるかを決定することになる。もしこ
れがＩＰＯであるなら、そのコードは、ユニット２１が
単一のエンティティであると決定してオペレーティング
・システムのロード及びその「スタートアップ」ルーチ
ンの実行を進める。
ト及び初期化ルーチン（ＳＴ Ｉ Ｒ）を実行し、次に
これが初期電源投入（Ｉ ＰＯ）と（電源障害回復（Ｐ
ＦＲ）のどちらであるかを決定することになる。もしこ
れがＩＰＯであるなら、そのコードは、ユニット２１が
単一のエンティティであると決定してオペレーティング
・システムのロード及びその「スタートアップ」ルーチ
ンの実行を進める。
もしこれがＰＦＲであるなら、コードはその関連記憶の
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行する
。もしその内容が無事であることがメモリについて分か
ったなら、ＰＦＲコードは通常の再スタート・タスクを
進める。
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行する
。もしその内容が無事であることがメモリについて分か
ったなら、ＰＦＲコードは通常の再スタート・タスクを
進める。
上記どの場合も、同期化すべき相手が接続されていない
ので、同期化機能が「ダミー」動作となる。
ので、同期化機能が「ダミー」動作となる。
＜４）２ｍ化された処理ユニット２１．２３が電源投入
される − ハードウェア実現構成この状況は、次の２
つの条件のうちどちらかまた両方によってもたらされ得
る。
される − ハードウェア実現構成この状況は、次の２
つの条件のうちどちらかまた両方によってもたらされ得
る。
１）これらのユニットが、電源投入またはブートの結果
として線につながった。
として線につながった。
２）これらのユニットが、電源障害回復の結果として線
につながった。
につながった。
どちらの場合にも、コード経路は同一である。
ユニット２１．２３のＳ／８８エンテイテイは、その自
己テストの部分を実行し、初期化ルーチン（ＳＴＩＲ）
が、関連記憶１Ｇの内容が破壊されてしまったかどうか
（ｔｉｌ故障状態）を決定しようと試みる。もしそうな
ら、５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る。
己テストの部分を実行し、初期化ルーチン（ＳＴＩＲ）
が、関連記憶１Ｇの内容が破壊されてしまったかどうか
（ｔｉｌ故障状態）を決定しようと試みる。もしそうな
ら、５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る。
さもなければ、ＤＭＰｔＪであり得る相手または共存処
理ユニットをもつかどうか、またはＤＭＰＵでないかビ
うかをを決定しようと試みる。もしそうなら、５ＴＩＲ
はＤＭＰＵ責任範囲を受は持って別の処理ユニットを同
期化しようと試みる。もしそれがＤＭＰＵでないなら、
同期点へ進み、同期を待つ。
理ユニットをもつかどうか、またはＤＭＰＵでないかビ
うかをを決定しようと試みる。もしそうなら、５ＴＩＲ
はＤＭＰＵ責任範囲を受は持って別の処理ユニットを同
期化しようと試みる。もしそれがＤＭＰＵでないなら、
同期点へ進み、同期を待つ。
ユニット２１のＳ／３７０エンテイテイは、単に、Ｓ／
８８エンテイテイの主導に従う、Ｓ／８Ｂ ＰＲＯＭ
１８１中にあるコードを実行するＳ／８８エンテイテイ
は、正常自己テストを完了し、次にこれが初期電源投入
と電源障害回復のどちらであるかを決定する。もしそれ
が電源投入なら、Ｓ／３７０エンテイテイは、正常の初
期化を続け、次に同期化点へ進む。もしそれが電ｉａｌ
！Ｉ害回復であるなら、キャッシュが、有効であるかど
うか決定するために検査される。もしそうなら、それは
、相手のキャッシュが無効であると分かった場合に、相
手のメモリを更新する必要があるかもしれない。もし自
己のキャッシュが無効であるなら、それは、有効キャッ
シュ内容で更新するために相手ユニットに依存しなくて
はならない。もしどちらのユニットも有効メモリを保証
することができないなら、それらは、対として正常電球
投入及び初期化を継続しなくてはならない。処理ユニッ
トの５７８８エンテイテイが同期点に近付くにつれ、各
Ｓ／８８エンテイテイは、ＤＭＰＵ処理責任を引き受け
なくてはならないかどうかを決定する。もしＳ／８８エ
ンテイテイがそれがＤＭＰＵであるこヒを見出したなら
、Ｓ／８８エンテイテイは、同期信号を発行しようと試
みる。
８８エンテイテイの主導に従う、Ｓ／８Ｂ ＰＲＯＭ
１８１中にあるコードを実行するＳ／８８エンテイテイ
は、正常自己テストを完了し、次にこれが初期電源投入
と電源障害回復のどちらであるかを決定する。もしそれ
が電源投入なら、Ｓ／３７０エンテイテイは、正常の初
期化を続け、次に同期化点へ進む。もしそれが電ｉａｌ
！Ｉ害回復であるなら、キャッシュが、有効であるかど
うか決定するために検査される。もしそうなら、それは
、相手のキャッシュが無効であると分かった場合に、相
手のメモリを更新する必要があるかもしれない。もし自
己のキャッシュが無効であるなら、それは、有効キャッ
シュ内容で更新するために相手ユニットに依存しなくて
はならない。もしどちらのユニットも有効メモリを保証
することができないなら、それらは、対として正常電球
投入及び初期化を継続しなくてはならない。処理ユニッ
トの５７８８エンテイテイが同期点に近付くにつれ、各
Ｓ／８８エンテイテイは、ＤＭＰＵ処理責任を引き受け
なくてはならないかどうかを決定する。もしＳ／８８エ
ンテイテイがそれがＤＭＰＵであるこヒを見出したなら
、Ｓ／８８エンテイテイは、同期信号を発行しようと試
みる。
同期化信号は、Ｓ／３７０論理３７０に上ってトラップ
されてＳ／８８エンテイテイに対してレベル６割り込み
を強制する。この割り込みは、ＰＲＯＭ１８１中のＳ／
３７０同期化マイクロコード（これは、Ｓ／８８アドレ
ス空間）にベクタされる。ところで、電源投入ブートか
ら、Ｓ／３７０（例えばＰＥ８６，８７）は自己の５Ｔ
ＩＲを実行、し、次にその同期点で実行を中断している
。
されてＳ／８８エンテイテイに対してレベル６割り込み
を強制する。この割り込みは、ＰＲＯＭ１８１中のＳ／
３７０同期化マイクロコード（これは、Ｓ／８８アドレ
ス空間）にベクタされる。ところで、電源投入ブートか
ら、Ｓ／３７０（例えばＰＥ８６，８７）は自己の５Ｔ
ＩＲを実行、し、次にその同期点で実行を中断している
。
もしこれが、電球障害回復であるなら、Ｓ／３７０エン
テイテイは、メモリの完全性及び同期化を保証するため
にどの程度初期化ルーチンに遡らなくてはならないかを
決定するＳ／８８エンテイテイの処理ヒ同様の処理を通
過する。この間に、Ｓ／３７０クロツク１５２は、自己
を初期化している。
テイテイは、メモリの完全性及び同期化を保証するため
にどの程度初期化ルーチンに遡らなくてはならないかを
決定するＳ／８８エンテイテイの処理ヒ同様の処理を通
過する。この間に、Ｓ／３７０クロツク１５２は、自己
を初期化している。
Ｓ／３７０プロセツサによるＳｉ２０同期化パルスのト
ラップのための好適な機構の簡単な説明を、第２０図、
第４９図、及び第５０図を参照して行う。
ラップのための好適な機構の簡単な説明を、第２０図、
第４９図、及び第５０図を参照して行う。
Ｓ／８８プロセツサは、線５７０（第５０図）上に５Ｙ
ＮＣ０１ＪＴ信号を発行する、ユニット２３のプロセッ
サのＳ／８８対のうちの１つによって同期化を達成する
。もし相手ユニットが初期化され自己テストを完了し、
破断されていないと決定されているなら、それは、破断
線６７１上に、５ＹＮＣ０ｔｌＴ信号をＡＮＤ反転ゲー
ト５７３を通じてゲートするように回路５７２によって
反転される信号レベルをもつ。
ＮＣ０１ＪＴ信号を発行する、ユニット２３のプロセッ
サのＳ／８８対のうちの１つによって同期化を達成する
。もし相手ユニットが初期化され自己テストを完了し、
破断されていないと決定されているなら、それは、破断
線６７１上に、５ＹＮＣ０ｔｌＴ信号をＡＮＤ反転ゲー
ト５７３を通じてゲートするように回路５７２によって
反転される信号レベルをもつ。
もとのシステム８８（例えばモジュール１０）において
は、同期化信号が、線５７７及びインバータ５７４を介
してユニット１４の駆動Ｓ／８８プロセツサの５ＹＮＣ
ＩＮ！５８０に印加された。それはまた、ユニット１２
，１４の４つの全ての５７８８プロセツサの「キックオ
フ」を開始するために、Ｃパス及びインバータ５７６を
介してユニット１２のチエツク側Ｓ／８８プロセツサの
５ＹＮＣｌＮｉ１Ｓ７５に印加される。
は、同期化信号が、線５７７及びインバータ５７４を介
してユニット１４の駆動Ｓ／８８プロセツサの５ＹＮＣ
ＩＮ！５８０に印加された。それはまた、ユニット１２
，１４の４つの全ての５７８８プロセツサの「キックオ
フ」を開始するために、Ｃパス及びインバータ５７６を
介してユニット１２のチエツク側Ｓ／８８プロセツサの
５ＹＮＣｌＮｉ１Ｓ７５に印加される。
改良されたＳ／３７０−６／８８ （参照番号２１．２
３など）ユニットにおいては、回１１１６７３の出力５
７７は、Ｓ／８８プロセツサのキックオフを防止するた
めに５ＹＮＣＩＮ線５８０及び５７５から切り放される
。そのかわりに、出力５７７は、相手ユニット２１ （
第４９図）のＢＣＵ１５６中のフリップフロップ５８２
をセットするために線５８１を介して接続される。それ
はまた、スニット２１中の相手側ＢＣＵ （図示しない
）中の対応するフリップフロップをもセットする。
３など）ユニットにおいては、回１１１６７３の出力５
７７は、Ｓ／８８プロセツサのキックオフを防止するた
めに５ＹＮＣＩＮ線５８０及び５７５から切り放される
。そのかわりに、出力５７７は、相手ユニット２１ （
第４９図）のＢＣＵ１５６中のフリップフロップ５８２
をセットするために線５８１を介して接続される。それ
はまた、スニット２１中の相手側ＢＣＵ （図示しない
）中の対応するフリップフロップをもセットする。
以下の説明は、ユニット２１中の単一のＳ／３７０及び
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンテイテイが同様の楊式で動作しているこ
とを理解されたい。
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンテイテイが同様の楊式で動作しているこ
とを理解されたい。
フリップフロップ５８２は、線５８３、ＯＲ回路２９２
ａ及び２９２（第２０図参照）、割り込み論理２９３、
及び線ＩＰＯ−２を介してＳ／８８プロセツサ６２にレ
ベル６割り込み信号を印加する。この動作は、Ｓ／３７
０によるＳｉ２０同期信号の「トラッピング」と呼ばれ
る。
ａ及び２９２（第２０図参照）、割り込み論理２９３、
及び線ＩＰＯ−２を介してＳ／８８プロセツサ６２にレ
ベル６割り込み信号を印加する。この動作は、Ｓ／３７
０によるＳｉ２０同期信号の「トラッピング」と呼ばれ
る。
さて、ユニット２１のＳ／３７０エンテイテイが自己テ
ストと初期化ルーチン（ＳＴ Ｉ Ｒ）を成功裡に実行
し、キックオフの用意ができていると仮定する。
ストと初期化ルーチン（ＳＴ Ｉ Ｒ）を成功裡に実行
し、キックオフの用意ができていると仮定する。
ａのＤＭＡｃ及びＢＣＵレベル６割り込みに関連して第
２０１１で説明したように、Ｓ／８８プロセツサ６２は
、線６８２上の同期化（ＳＹＮＣ）信号に応答して割り
込み肯定応答サイクルを開始する。プロセッサ６２から
の肯定応答及び優先順位レベル信号は、論理２８１中で
デコードされ、論理ＢＣＵパス要求がデコード論理２８
１の出力２８３と、ゲート２９１と、＄１２８７と、Ｏ
Ｒ回路２８４を介して線１９０上にもたらされる。
２０１１で説明したように、Ｓ／８８プロセツサ６２は
、線６８２上の同期化（ＳＹＮＣ）信号に応答して割り
込み肯定応答サイクルを開始する。プロセッサ６２から
の肯定応答及び優先順位レベル信号は、論理２８１中で
デコードされ、論理ＢＣＵパス要求がデコード論理２８
１の出力２８３と、ゲート２９１と、＄１２８７と、Ｏ
Ｒ回路２８４を介して線１９０上にもたらされる。
パス・サイクルが線１９１上でプロセッサ６２に対して
許可された時、それは、（ＳＹＮＣ１ｉ５８３、ＡＳ線
２７０、及びデコード線２８３とともに）ＡＮＤゲート
２９４−４をしてＩＡＣＫＩｉ２５８ｆに対して信号を
印加するようにイネーブルする。この信号は、ＢＣＵロ
ーカル・パス２２３と、ドライバ・レシーバ２１８と、
プロセッサ・パス１６１Ｄを介して５７８８プロセツサ
６２に対して適当なベクタ番号を印加するためにベクタ
・ビット論理５８４（第４９図）に印加される、線２５
８ｆ上の信号もまたフリップフロップ５８２をリセット
する。
許可された時、それは、（ＳＹＮＣ１ｉ５８３、ＡＳ線
２７０、及びデコード線２８３とともに）ＡＮＤゲート
２９４−４をしてＩＡＣＫＩｉ２５８ｆに対して信号を
印加するようにイネーブルする。この信号は、ＢＣＵロ
ーカル・パス２２３と、ドライバ・レシーバ２１８と、
プロセッサ・パス１６１Ｄを介して５７８８プロセツサ
６２に対して適当なベクタ番号を印加するためにベクタ
・ビット論理５８４（第４９図）に印加される、線２５
８ｆ上の信号もまたフリップフロップ５８２をリセット
する。
Ｓ／３７０°５ＴＩＲ機能が仮定のように既に完了して
いるなら、Ｓ／８８プロセツサ６２は、Ｓ／３７０同期
化のために割り込みルーチンの最初の命令にアクセスす
るためにプロセッサ６２によって次に使用されるベクタ
番号を得るために読取サイクルを実行する。
いるなら、Ｓ／８８プロセツサ６２は、Ｓ／３７０同期
化のために割り込みルーチンの最初の命令にアクセスす
るためにプロセッサ６２によって次に使用されるベクタ
番号を得るために読取サイクルを実行する。
同期化ルーチンの最後の命令は、線５８６（第５０図）
に同期化信号を印加する同期化コマンドを発生する。
に同期化信号を印加する同期化コマンドを発生する。
この１ｕｌｌ、相手ユニット２１．２３のＳ／８８（及
びＳ／３７０）プロセッサを、ロックステップで「キッ
クオフ」するために、同期化繊Ｓ８０及び５７５に印加
される。
びＳ／３７０）プロセッサを、ロックステップで「キッ
クオフ」するために、同期化繊Ｓ８０及び５７５に印加
される。
Ｓ／８８処理ユニツト’ ｍｏｄｕｌｅ−ｓｔａｒｔ−
ｕｐ、 ｃ−」の実行の一部として、エミュレートされ
たサービス・プロセッサｒＩＰＬボタン押圧」機能スト
リングがユニット２１．２３中のＳ／３７０エンテイテ
イに送られる。ＤＡＳＤアクセスなどの全ＩＭＬＩｌｆ
ｉを実行するのではなくて、このＩＭＬはＳ／８８主記
憶からのＩ１０処理とロードを迂回する。ＥＸＥＣ３７
０コードは既に、ＤＡＳＤからＩＰＬコードをフェッチ
しそれをＳ／８８主記憶に配置して、ＩＰＬを待ってい
る。ＩＰ゛Ｌの最終ステップは、次に、位置Ｏによって
指定されたアドレスに制御を渡すことである。
ｕｐ、 ｃ−」の実行の一部として、エミュレートされ
たサービス・プロセッサｒＩＰＬボタン押圧」機能スト
リングがユニット２１．２３中のＳ／３７０エンテイテ
イに送られる。ＤＡＳＤアクセスなどの全ＩＭＬＩｌｆ
ｉを実行するのではなくて、このＩＭＬはＳ／８８主記
憶からのＩ１０処理とロードを迂回する。ＥＸＥＣ３７
０コードは既に、ＤＡＳＤからＩＰＬコードをフェッチ
しそれをＳ／８８主記憶に配置して、ＩＰＬを待ってい
る。ＩＰ゛Ｌの最終ステップは、次に、位置Ｏによって
指定されたアドレスに制御を渡すことである。
（Ｂ）マイクロコードのみの実現構成
初期電源投入＜ＩＰＯ）の結果、またはＷＬ源障害回復
（ＰＦＲ）の結果としてｔａ投入されたＰＵボード。
（ＰＦＲ）の結果としてｔａ投入されたＰＵボード。
最初に、ＩＰＯの場合を考えてみる。
ＩＰＯによってＳ／８８電源良好信号が確証された結果
、メンテナンス割り込みがＳ／８８主記憶Ｍ１８１コー
ドを呼び出す。このコードは、ユニット２１のＳ／８８
エンテイテイを同期させて、やはりＦＲＯＭ１８１中に
あるＳ／３７０５ＴＩＲを呼び出す、Ｓ／３７０ＳＴＩ
Ｒは、これがＩＰＯであるので、Ｓ／８８及びそのオ
ペレーティング・システムの機能が必要である時に、初
期化し同期化させるために十分な機能がロードされてい
ない、と決定する。その結果、Ｓ／３７０は、さらなる
動作をすることなく、オペレーティング・システムのロ
ードへと進むＳ／８８主記憶Ｍ１８１へと戻る。オペレ
ーティング・システム初期化の一部として、「スタート
アップ」モジュールが呼び出される。このモジュールも
また、ＦＲＯＭ１８１中にあるＳ／３７０ＳＴＩＲを呼
び出す。このとき、５ＴＩＲは、必要な機能が利用可能
であると決定し、初期マイクロコード・ロード（ＩＭＬ
）自体を同期化するためにそれらを利用する。
、メンテナンス割り込みがＳ／８８主記憶Ｍ１８１コー
ドを呼び出す。このコードは、ユニット２１のＳ／８８
エンテイテイを同期させて、やはりＦＲＯＭ１８１中に
あるＳ／３７０５ＴＩＲを呼び出す、Ｓ／３７０ＳＴＩ
Ｒは、これがＩＰＯであるので、Ｓ／８８及びそのオ
ペレーティング・システムの機能が必要である時に、初
期化し同期化させるために十分な機能がロードされてい
ない、と決定する。その結果、Ｓ／３７０は、さらなる
動作をすることなく、オペレーティング・システムのロ
ードへと進むＳ／８８主記憶Ｍ１８１へと戻る。オペレ
ーティング・システム初期化の一部として、「スタート
アップ」モジュールが呼び出される。このモジュールも
また、ＦＲＯＭ１８１中にあるＳ／３７０ＳＴＩＲを呼
び出す。このとき、５ＴＩＲは、必要な機能が利用可能
であると決定し、初期マイクロコード・ロード（ＩＭＬ
）自体を同期化するためにそれらを利用する。
第２に、ＰＦＲの場合、
５７８８電源良好信号がＩＰＯによって確証された結果
、メンテナンス割り込みがＳ／８８ Ｐ ＲＯＭ１８１
コードを呼び出す。このコードは、ユニット２１の５７
８８エンテイテイを同期させ、やはりＦＲＯＭＩ ８１
中にあるＳ／３７０ＳＴＩＲ毫呼び出す、Ｓ／３７０Ｓ
ＴＩＲは、これがＰＦＲであるので、必要な機能が利用
可能であると決定してＳ／３７０エンテイテイまたはユ
ニット２１の同期及び初期化に進む。
、メンテナンス割り込みがＳ／８８ Ｐ ＲＯＭ１８１
コードを呼び出す。このコードは、ユニット２１の５７
８８エンテイテイを同期させ、やはりＦＲＯＭＩ ８１
中にあるＳ／３７０ＳＴＩＲ毫呼び出す、Ｓ／３７０Ｓ
ＴＩＲは、これがＰＦＲであるので、必要な機能が利用
可能であると決定してＳ／３７０エンテイテイまたはユ
ニット２１の同期及び初期化に進む。
（５）一方のユニット２１が正常に処理している間に相
手２３が挿入された （Ａ）ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンテイテイに通知される。その
新しい処理ユニットが５ＴＩＲを走らせているとき、現
在の処理ユニットは、レベル６割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうか判断し、そうである時、割
り込みから戻る。割り込みからの戻り機能の結果、２つ
のユニットがロックステップされた同期へと降りてきて
、優先使用されたタスクを再開する。
手２３が挿入された （Ａ）ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンテイテイに通知される。その
新しい処理ユニットが５ＴＩＲを走らせているとき、現
在の処理ユニットは、レベル６割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうか判断し、そうである時、割
り込みから戻る。割り込みからの戻り機能の結果、２つ
のユニットがロックステップされた同期へと降りてきて
、優先使用されたタスクを再開する。
（Ｂ）マイクロコードのみの実現構成
新しいボードが挿入された結果として、メンテナンス割
り込みがＳ／８８主記憶Ｍ１８１コードを呼び出す。こ
のコードは、ユニット２１のＳ／８８エンテイテイを再
同期化させ、次に、やはりＦＲＯＭ１８１中にあるＳ／
３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴＩＲは、こ
れがＰＦＲに類似しているので、必要な機能は利用可能
であると決定して、ユニット２１のＳ／３７０エンテイ
テイの同期化及び初期化に進む。
り込みがＳ／８８主記憶Ｍ１８１コードを呼び出す。こ
のコードは、ユニット２１のＳ／８８エンテイテイを再
同期化させ、次に、やはりＦＲＯＭ１８１中にあるＳ／
３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴＩＲは、こ
れがＰＦＲに類似しているので、必要な機能は利用可能
であると決定して、ユニット２１のＳ／３７０エンテイ
テイの同期化及び初期化に進む。
（６）相手が比較障害を検出する
＜Ａ）ハードウェア実現構成
故障の処理ユニットは、正常動作処理ユニットか強制さ
れたレベル６割り込みによって割り込まれる間に５ＴＩ
Ｒに強制されることになる。レベル６割り込みサービス
・サブルーチンは、優先使用されたタスク環境の保存へ
と赴き、新しい処理ユニットがつながっているかどうか
決定し、そうであるとき割り込みから戻る。割り込みか
らの戻りの機能として、その２つのユニットは、ロック
ステップされた同期化へと降りてきて優先使用されたタ
スクを再開する。障害処理ユニットがその５ＴＩＲから
正しく脱出することに失敗すると（例えば１度、または
予め選択された回数）、正常動作処理ユニットが、適当
な時間の後、障害処理ユニットのＳ／８８部分とそのさ
まざまな状況報告ａ能に「破断」をセットする。
れたレベル６割り込みによって割り込まれる間に５ＴＩ
Ｒに強制されることになる。レベル６割り込みサービス
・サブルーチンは、優先使用されたタスク環境の保存へ
と赴き、新しい処理ユニットがつながっているかどうか
決定し、そうであるとき割り込みから戻る。割り込みか
らの戻りの機能として、その２つのユニットは、ロック
ステップされた同期化へと降りてきて優先使用されたタ
スクを再開する。障害処理ユニットがその５ＴＩＲから
正しく脱出することに失敗すると（例えば１度、または
予め選択された回数）、正常動作処理ユニットが、適当
な時間の後、障害処理ユニットのＳ／８８部分とそのさ
まざまな状況報告ａ能に「破断」をセットする。
（Ｂ）マイクロコードのみの実現構成
比較Ｗ＊検出とボードの結果、メンテナンス・割り込み
はＳ／８８部分ＯＭ１８１コードを呼び出す。このコー
ドは、ユニット２１のＳ／８８エンテイテイを再同期化
し、次に、やはりＦＲＯＭ１８１中にあるＳ／３７０Ｓ
ＴＩＲを呼び出す。
はＳ／８８部分ＯＭ１８１コードを呼び出す。このコー
ドは、ユニット２１のＳ／８８エンテイテイを再同期化
し、次に、やはりＦＲＯＭ１８１中にあるＳ／３７０Ｓ
ＴＩＲを呼び出す。
Ｓ／３７０ＳＴＩＲは、これがＰＦＲに類似しているこ
とから、必要に機能が利用可能であると判断してユニッ
ト２１のＳ／３７０エンテイテイの同期化及び初期化に
進む。さらなる比較もまた、それヒ同じ動作の反復をも
たらす。予定の回数の反復の後、そのボードは永久的に
断線され、障害が報告される。
とから、必要に機能が利用可能であると判断してユニッ
ト２１のＳ／３７０エンテイテイの同期化及び初期化に
進む。さらなる比較もまた、それヒ同じ動作の反復をも
たらす。予定の回数の反復の後、そのボードは永久的に
断線され、障害が報告される。
別の実施例
別の（非Ｓ／８８）フォールト・トレラント・システム
における使用 好適な実施例においては、ハードウェア・フォールト・
トレランスは、少なくとも３つの特徴をもつものとして
示される。すなわち、システムの別の要素に対してデー
タ・エラーの伝搬を生じることなく、現場で交換可能な
故障ユニットを、瞬間的に電気的に分離することと、必
要に応じてまたは要素が故障した時に要素を除去しまた
は追加するために動的再構成コードが与えられているこ
と、及びシステムの無駄なくサブシステムまたは現場で
交換可能な故障ユニットから電力を取り去ることができ
るという能力、すなわち、ホットプラグ可能性である。
における使用 好適な実施例においては、ハードウェア・フォールト・
トレランスは、少なくとも３つの特徴をもつものとして
示される。すなわち、システムの別の要素に対してデー
タ・エラーの伝搬を生じることなく、現場で交換可能な
故障ユニットを、瞬間的に電気的に分離することと、必
要に応じてまたは要素が故障した時に要素を除去しまた
は追加するために動的再構成コードが与えられているこ
と、及びシステムの無駄なくサブシステムまたは現場で
交換可能な故障ユニットから電力を取り去ることができ
るという能力、すなわち、ホットプラグ可能性である。
そして、ユーザーは、機能または性能の低下を感じるこ
とはないのである。
とはないのである。
この改良は、上記の厳密な必要条件のあるものを欠く興
なるソフトウェア・フォールト・トレラント・システム
で使用するこヒもできることを理解されたい。
なるソフトウェア・フォールト・トレラント・システム
で使用するこヒもできることを理解されたい。
本願発明を適用することができるけれとも上記の厳密な
必要条件のあるものを欠く異なる別のシステムが米国特
許第４３６６６６０号に示されている。その米国特許の
第１図において、３つのサブシステムが互いに非同期的
に動作し、２重化されたパスに結合されている。そして
、もし１つのサブシステムが故障したら、残りの２つが
プログラム実行を続ける。全てのエラーは、本発明の好
適な実施例のように瞬間的ではなく、プログラム中のチ
エツク・ポイントで決定される。
必要条件のあるものを欠く異なる別のシステムが米国特
許第４３６６６６０号に示されている。その米国特許の
第１図において、３つのサブシステムが互いに非同期的
に動作し、２重化されたパスに結合されている。そして
、もし１つのサブシステムが故障したら、残りの２つが
プログラム実行を続ける。全てのエラーは、本発明の好
適な実施例のように瞬間的ではなく、プログラム中のチ
エツク・ポイントで決定される。
該米国特許のサブシステムとは異なる、Ｓ／３７０プロ
セツサなどのプロセッサは、Ｓ／８８に関連してここで
示したのと同様の様式でそのサブシステムに挟統するこ
ヒができる。そして、本発明のアドレス・ストローブ（
ＡＳ）１ｉｔに関連して説明したのと同様の様式で該米
国特許のサブシステム中の選択線を使用し且つ制御する
ことにより、そのサブシステムのプロセッサを、それら
を寄生的な接続異種プロセッサのＩ１０コントローラと
しての使用を可能ならしめるために切り放すことができ
る。
セツサなどのプロセッサは、Ｓ／８８に関連してここで
示したのと同様の様式でそのサブシステムに挟統するこ
ヒができる。そして、本発明のアドレス・ストローブ（
ＡＳ）１ｉｔに関連して説明したのと同様の様式で該米
国特許のサブシステム中の選択線を使用し且つ制御する
ことにより、そのサブシステムのプロセッサを、それら
を寄生的な接続異種プロセッサのＩ１０コントローラと
しての使用を可能ならしめるために切り放すことができ
る。
（２）Ｓ／８８ Ｉ／Ｏコントローラと５７３７０主記
憶の間の厘掖データ転送 好適な実施例では、キャッシュ３４０を（全ての有効Ｉ
１０データを記憶する記憶１６２ではなく）ある有効Ｉ
１０データの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記憶１６２が全ての有効
Ｉ１０データを記憶すると仮定されている第５１図の実
施例では、Ｉ１０データ転送を、 ディスク・コントロ
ーラ２０なとのＳ／８８ Ｉ１０装置と、Ｓ／３７０
記憶１６２の間でより効率的な動作のために直接行うこ
とができる。
憶の間の厘掖データ転送 好適な実施例では、キャッシュ３４０を（全ての有効Ｉ
１０データを記憶する記憶１６２ではなく）ある有効Ｉ
１０データの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記憶１６２が全ての有効
Ｉ１０データを記憶すると仮定されている第５１図の実
施例では、Ｉ１０データ転送を、 ディスク・コントロ
ーラ２０なとのＳ／８８ Ｉ１０装置と、Ｓ／３７０
記憶１６２の間でより効率的な動作のために直接行うこ
とができる。
しかし、この代替実施例では、ＢＣＵ１５８は依然ヒし
てＳ／３７０ Ｉ１０コマンドをＳ／８８に変換する
ために使用されなくてはならない。
てＳ／３７０ Ｉ１０コマンドをＳ／８８に変換する
ために使用されなくてはならない。
そのコマンドに関連付けられたシステム３７０記憶アド
レスは、そのコマンドが５７８８コマンドに変換されつ
つある間に、ＥＸＥＣ３７０によってＳ／８８物理的ア
ドレスに変更されなくてはならない。
レスは、そのコマンドが５７８８コマンドに変換されつ
つある間に、ＥＸＥＣ３７０によってＳ／８８物理的ア
ドレスに変更されなくてはならない。
記憶１６２からＩ１０装置へのデータ転送の間に、１つ
の方法は、Ｉ１０動作を開始する前に記憶１６２に対し
て、Ｉ１０動作に関連するキャッシュの区画を先ずフラ
ッシュすることである。
の方法は、Ｉ１０動作を開始する前に記憶１６２に対し
て、Ｉ１０動作に関連するキャッシュの区画を先ずフラ
ッシュすることである。
Ｉ１０装置から記憶１６２へのデータ変換の間に、Ｉ１
０動作に関連するキャッシュの区画は、Ｉ１０動作を実
行する前に無効化される。
０動作に関連するキャッシュの区画は、Ｉ１０動作を実
行する前に無効化される。
もしデータ変換が必要なら、５７８８プロセツサ６２内
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってそのｍ能をＩ１０装置コントローラ中で実行
することができる。
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってそのｍ能をＩ１０装置コントローラ中で実行
することができる。
データ変換はまた、ＡＳＣＣＩからＥＢＣＤＥＣ変換な
とのＳ／８’８ ０Ｓ中の変換ルーチンを呼び出すＥＸ
ＥＣ３７０アプリケーション・プログラムによって実行
してもよい。
とのＳ／８’８ ０Ｓ中の変換ルーチンを呼び出すＥＸ
ＥＣ３７０アプリケーション・プログラムによって実行
してもよい。
（３）直接接続された対の両プロセッサの切り放し
第５２図は、直接結合されたプロセッサの対の両方が、
好ましくは、それらのプロセッサの間で、それらのオペ
レーティング・システムに透過的な様式でコマンドまた
はデータを転送するために好適な実施例のＳ／８８プロ
セツサ６２に関連して説明されたのと同様な様式で、関
連ハードウェアから切り放される代替案ｙ＆例のための
データ・フローを示す図である。
好ましくは、それらのプロセッサの間で、それらのオペ
レーティング・システムに透過的な様式でコマンドまた
はデータを転送するために好適な実施例のＳ／８８プロ
セツサ６２に関連して説明されたのと同様な様式で、関
連ハードウェアから切り放される代替案ｙ＆例のための
データ・フローを示す図である。
２つのプロセッサ８４０．８４１は、プロセッサ・バス
６４２．６４３と、ドライバ・レシーバ回路６４４．６
４５と、共通ローカル記憶ユニット６４Ｂを介して互い
に結合される。プロセッサ６４０及び６４１は、アーチ
テクチャとオペレーティング・システムが同じでもよく
興なっていてもよい。各プロセッサ６４０及び６４１は
、個別のオペレーティング・システムの制御の下でのプ
ログラムの通常処理のための主記憶及びＩ１０装置を含
む自己専用のハードウェア（図示しない）をもっていて
もよい。どちらのオペレーティング・システムも、互い
のオペレーティング・システムに関連付けられているプ
ロセッサの存在も、それに結合されているこヒも知らな
い。
６４２．６４３と、ドライバ・レシーバ回路６４４．６
４５と、共通ローカル記憶ユニット６４Ｂを介して互い
に結合される。プロセッサ６４０及び６４１は、アーチ
テクチャとオペレーティング・システムが同じでもよく
興なっていてもよい。各プロセッサ６４０及び６４１は
、個別のオペレーティング・システムの制御の下でのプ
ログラムの通常処理のための主記憶及びＩ１０装置を含
む自己専用のハードウェア（図示しない）をもっていて
もよい。どちらのオペレーティング・システムも、互い
のオペレーティング・システムに関連付けられているプ
ロセッサの存在も、それに結合されているこヒも知らな
い。
この代替実施例のプロセッサ６４０がしかし、プロセッ
サ６４１にコマンドまたはデータを送るためにアプリケ
ーション・プログラムによって制御される時、プロセッ
サ６４０は好適には、回路６４４をして、プロセッサ６
４０から記憶６４６へコマンド及びデータを転送するた
めに、ローカル・バス６５２を介してパス６４２をロー
カル記憶６４Ｇへ結合させるために論理６４８によって
デコードされる予定のアドレスをプロセッサ・アドレス
・パス６４７上に配置する。そのアドレスのデコードは
また、転送をプロセッサ６４０のオペレーティング・シ
ステムに対して透過的にするためにプロセッサ６４０を
その関連ハードウェアから切り放させる。
サ６４１にコマンドまたはデータを送るためにアプリケ
ーション・プログラムによって制御される時、プロセッ
サ６４０は好適には、回路６４４をして、プロセッサ６
４０から記憶６４６へコマンド及びデータを転送するた
めに、ローカル・バス６５２を介してパス６４２をロー
カル記憶６４Ｇへ結合させるために論理６４８によって
デコードされる予定のアドレスをプロセッサ・アドレス
・パス６４７上に配置する。そのアドレスのデコードは
また、転送をプロセッサ６４０のオペレーティング・シ
ステムに対して透過的にするためにプロセッサ６４０を
その関連ハードウェアから切り放させる。
切り放し制御論理６４９は、プロセッサ６４１のための
Ｉ１０コマンドまたはＩ１０コマンドがローカル記憶６
４６に転送された時、プロセッサ８４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケーション・プ
ログラム割り込みハンドラを介して）そのハードウェア
から切り放され、記憶６４６から、そのオペレーティン
グ・システムに透過的な様式でその主記憶（図示しなぃ
）にコマンドまたはデータを読み込む。もしコマンドま
たはデータが変換を必要とするなら、プロセッサ６４１
は、その必要な変換を実行するために記憶６５０中のエ
ミュレーション・マイクロコードを利用する。プロセッ
サ６４１は次に、そのオペレーティング・システムの制
御の下で、変換されたコマンドを処理する。
Ｉ１０コマンドまたはＩ１０コマンドがローカル記憶６
４６に転送された時、プロセッサ８４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケーション・プ
ログラム割り込みハンドラを介して）そのハードウェア
から切り放され、記憶６４６から、そのオペレーティン
グ・システムに透過的な様式でその主記憶（図示しなぃ
）にコマンドまたはデータを読み込む。もしコマンドま
たはデータが変換を必要とするなら、プロセッサ６４１
は、その必要な変換を実行するために記憶６５０中のエ
ミュレーション・マイクロコードを利用する。プロセッ
サ６４１は次に、そのオペレーティング・システムの制
御の下で、変換されたコマンドを処理する。
尚、プロセッサ６４０及び６４１の「切り放し」が、各
プロセッサのハードウェアに対する「再結合」が許可さ
れる前に、記憶６４６ヒの間のコマンドまたはデータの
実質的なセグメントのｉ統帥な転送を許可することがで
きるものであることを認識されたい。このようにして、
高速且つ効率的なデータ転送が達成される。
プロセッサのハードウェアに対する「再結合」が許可さ
れる前に、記憶６４６ヒの間のコマンドまたはデータの
実質的なセグメントのｉ統帥な転送を許可することがで
きるものであることを認識されたい。このようにして、
高速且つ効率的なデータ転送が達成される。
コマンドまたはデータは、プロセッサ６４１からプロセ
ッサ６４０へ同様にして逆方向に転送され得る。コマン
ドまたはデータは、記憶８５１中にあるエミュレーショ
ン・マイクロコードによって必要とされるところで変換
することができ、変換されたコマンドは、そのオペレー
ティング・システムの制御の下でプロセッサ６４０中で
処理することができる。
ッサ６４０へ同様にして逆方向に転送され得る。コマン
ドまたはデータは、記憶８５１中にあるエミュレーショ
ン・マイクロコードによって必要とされるところで変換
することができ、変換されたコマンドは、そのオペレー
ティング・システムの制御の下でプロセッサ６４０中で
処理することができる。
この代替実施例は、ある！！要な観点において前記好適
な実施例とは異なる。すなわち、データ転送を「開始す
る」プロセッサが、「受信側」プロセッサへデータを転
送するためにそのハードウェアから切り放されるという
ことである。このことは、Ｉ１０＠ｍ（別のプロセッサ
へのコマンドまたはデータの転送）が実行されるべきと
き好適な！Ｉ！施例のＥＸＥＣ３７０／ＥＴＩＯに類似
するアプリケーション・プログラムに制御を渡すための
追加！５！能を要する。
な実施例とは異なる。すなわち、データ転送を「開始す
る」プロセッサが、「受信側」プロセッサへデータを転
送するためにそのハードウェアから切り放されるという
ことである。このことは、Ｉ１０＠ｍ（別のプロセッサ
へのコマンドまたはデータの転送）が実行されるべきと
き好適な！Ｉ！施例のＥＸＥＣ３７０／ＥＴＩＯに類似
するアプリケーション・プログラムに制御を渡すための
追加！５！能を要する。
オペレーティング・システムからアプリケーション・プ
ログラムへあるＩ １０ａｌ＆能のための制御を転送す
ることを行うための手段は、そのシステムの特性に依存
する。
ログラムへあるＩ １０ａｌ＆能のための制御を転送す
ることを行うための手段は、そのシステムの特性に依存
する。
例えば、好適な実施例では、Ｓ／３７０はＩ１０開始＊
令を実行し、これはＳ／３７０プロセツサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。
令を実行し、これはＳ／３７０プロセツサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。
第５２図の好適な実施例では、例えば、Ｓ／３７０プロ
セツサ６４０がコマンドまたはデータをプロセッサ６４
０に送るとき、Ｉ１０開始命令でなく選択された無効Ｏ
Ｐコードを使用することができる。選択されたＯＰコー
゛ドのハードウェアまたはマイクロコード・デコードは
、記憶６４６を介してのプロセッサ６４１による情報転
送のためにＳ／３７０をそのハードウェアから「切り放
す」特殊なアプリケーション・プログラムに制御を渡す
。
セツサ６４０がコマンドまたはデータをプロセッサ６４
０に送るとき、Ｉ１０開始命令でなく選択された無効Ｏ
Ｐコードを使用することができる。選択されたＯＰコー
゛ドのハードウェアまたはマイクロコード・デコードは
、記憶６４６を介してのプロセッサ６４１による情報転
送のためにＳ／３７０をそのハードウェアから「切り放
す」特殊なアプリケーション・プログラムに制御を渡す
。
記憶６４６に対して一方のプロセッサによって転送され
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ８４０は記憶６４６のある特定区画にの
み書込を行うように制御するこヒができ、そうしてプロ
セッサ６４１は、その区画からしか読取を行わないよう
に制御される。プロセッサ６４１は記憶６４６の￥Ｓ２
の区画にのみ書込を行うことしか許可されず、プロセッ
サ８４０は、その第２の区画からのみ読取を許可される
。プロセッサ６４０及び６４１は、それぞれ第２及び第
１の区画への書込を禁止される。
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ８４０は記憶６４６のある特定区画にの
み書込を行うように制御するこヒができ、そうしてプロ
セッサ６４１は、その区画からしか読取を行わないよう
に制御される。プロセッサ６４１は記憶６４６の￥Ｓ２
の区画にのみ書込を行うことしか許可されず、プロセッ
サ８４０は、その第２の区画からのみ読取を許可される
。プロセッサ６４０及び６４１は、それぞれ第２及び第
１の区画への書込を禁止される。
切り放し及び割り込み機構は、前記好適な実施例の５７
８８プロセツサ６２に関連して説明した両プロセッサ６
４０及び６４１のオペレーティング・システムに透過的
に動作する。
８８プロセツサ６２に関連して説明した両プロセッサ６
４０及び６４１のオペレーティング・システムに透過的
に動作する。
エミュレーション機構は、前記好適な実施例でＥＸＥＣ
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく）アプリケーション・プロ
グラムによって実行することができる。
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく）アプリケーション・プロ
グラムによって実行することができる。
プロセッサ８４０．８４１の間でデータを転送するため
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的であろう。
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的であろう。
また、どちらかのプロセッサ６４０及び６４１が他方の
プロセッサのためのＩ１０動作を実行することができる
ので、どちらのプロセッサも、他方のプロセッサのＩ１
０環境特性のうちのあるものを獲得することができる。
プロセッサのためのＩ１０動作を実行することができる
ので、どちらのプロセッサも、他方のプロセッサのＩ１
０環境特性のうちのあるものを獲得することができる。
さらに、一方のプロセッサのあるアプリケーション・プ
ログラムは、どちらのプロセッサ・システムのオペレー
ティング・システムのサービスも使用することなく、第
２のプロセッサ中の同様の、または異なるアプリケーシ
ョン・プログラムと通信することができる。
ログラムは、どちらのプロセッサ・システムのオペレー
ティング・システムのサービスも使用することなく、第
２のプロセッサ中の同様の、または異なるアプリケーシ
ョン・プログラムと通信することができる。
尚、ここでは、「アプリケーション・プログラムまたは
コード」という用語が、データ処理技術分野の熟練した
当業者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと興なっている。
コード」という用語が、データ処理技術分野の熟練した
当業者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと興なっている。
１〉アプリケーション・プログラムは、オペレーティン
グ・システムの上方に位置し、典型的には、読取、書込
、Ｉ１０制御、時１１ｆｆ遅延なとのサービスのために
、オペレーティング・システムを呼び出さなくてはなら
ない。
グ・システムの上方に位置し、典型的には、読取、書込
、Ｉ１０制御、時１１ｆｆ遅延なとのサービスのために
、オペレーティング・システムを呼び出さなくてはなら
ない。
２）アプリケーション・コードは、ユーザーによって開
始され、オペレーティング・システム・サービスによっ
てロードされる。
始され、オペレーティング・システム・サービスによっ
てロードされる。
３）オペレーティング・システムは、アプリケーション
・プログラムの記憶のページ・イン及びアウトを制御す
る。
・プログラムの記憶のページ・イン及びアウトを制御す
る。
４）オペレーティング・システムは、主記憶をアプリケ
ーション・プログラムに割り振る。しかし、そのような
「アプリケーション」コードは、今では実行のための追
加ｍｅを与えられている。
ーション・プログラムに割り振る。しかし、そのような
「アプリケーション」コードは、今では実行のための追
加ｍｅを与えられている。
また、「異種」という用語は、オペレーティング・シス
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・ドライバをもたず、その装置を制御することができな
いからである。しかし、オペレーティング・システム上
で走る特殊なアプリケーション・プログラムがその装置
を認識し、その装置上に特殊な制御を行うことができる
。
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・ドライバをもたず、その装置を制御することができな
いからである。しかし、オペレーティング・システム上
で走る特殊なアプリケーション・プログラムがその装置
を認識し、その装置上に特殊な制御を行うことができる
。
さらに、「透過的」という用語は、オペレーティング・
システムが、そのオペ１ノーテイング・システム上で走
っているプロセッサに接続された異種装置に気づかない
、または、そのプロセッサによって処置が行なわれ、オ
ペレーティング・システムがそのような動作を拒絶しな
いようにそれらの動作がそのオペレーティング・システ
ムから分離されている、という意味で使用される。
システムが、そのオペ１ノーテイング・システム上で走
っているプロセッサに接続された異種装置に気づかない
、または、そのプロセッサによって処置が行なわれ、オ
ペレーティング・システムがそのような動作を拒絶しな
いようにそれらの動作がそのオペレーティング・システ
ムから分離されている、という意味で使用される。
Ｆ６発明の詳細
な説明したように、この発明によれば、オペレーティン
グ・システムをあまり書き直すことなく、ある機能を欠
くようなデータ処理システムのために、１つまたはそれ
以上のそのような機能、特に、単一システム・イメージ
が提供される。
グ・システムをあまり書き直すことなく、ある機能を欠
くようなデータ処理システムのために、１つまたはそれ
以上のそのような機能、特に、単一システム・イメージ
が提供される。
第１図は、Ｓ／３７０プロセツサのＳ／８８プロセツサ
への接続を図式的に示す図、 ＃ ２５ｉ１ ハ、Ｓ／８Ｂシステムに接ＭさｔしたＳ
／３７０システムを図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的に示す図、第４図は、フォー
ルト・トレラント環境における５７８８プロセツサの相
互接続を図式的に示す図、 第Ｓ図は、Ｓ／３７０ヒＳ／８８の間でデータ交換を行
うための、５７８８プロセツサの切り放しを図式的に示
す図、 第６Ａ、６Ｂ及びｅＣ図は、Ｈ８ＤＩによって相互接続
された従来のＩＢＭ システム７８８を図式的に示す
図、 第７図は、Ｓ／８８との接続によってフォールト・トレ
ラントとなされ、Ｓ／３７０オペレーテイング藁システ
ムの制御の下でＳ／３７０アプリケーシヨン・プログラ
ムを実行するＳ／３７０プロセツサを提供する本発明の
構成を図式的に示す図、 第８図は、Ｓ／３７０とＳ／８８の！！続構成をより詳
細に説明するブロック図、 第９Ａ及び第９Ｂ図は、２つのボード上にＳ／３７０と
Ｓ／８８のユニットを物理的にパッケージした様子を示
す図、 第１０１１は、Ｓ／３７０プロセツサ・ヱニットに提供
されたＳ／８８主記憶の区画を概念的に示す図、 第１１図は、Ｓ／３７０プロセツサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０パス・アダプタを図式％式％ 第１４Ａ、１４Ｂ図と、第１６Ａ乃至１００図は、Ｓ／
３７０パス・アダプタの出力チャネルの信号のタイミン
グと移動を示す図、 第１８＠は、Ｓ／３７０及びＳ／８８プロセツサの閏の
直接相互接続を図式的に示す図、第１７図は、Ｓ／３７
０パス・アダプタと、第１６図の相互接続の間のデータ
・フローを図式的に示す図、 第１８図は、４つのチャネルのうちの１つのＤＭＡＣレ
ジスタを示す図、 第１９図は、第１９Ａ、１９Ｂ、及び１９Ｃ図の組合せ
を示す図、 第１９Ａ、１９Ｂ１及び１９Ｃ図は、５７３７０プロセ
ツサを５７８８プロセツサ及び主記憶に相互接続するパ
ス制御ユニットの詳細なブロック図、 第２０１２は、Ｓ／８８プロセツサをその関連ハードウ
ェアから切り放す論理と、異種Ｓ／３７０プロセッサか
らＳ／８８プロセツサへの割り込み要求を処理する論理
の好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互接続された複数
のＳ／３７０− Ｓ／８８プロセツサをも゛つモジュー
ルのための、既存の５７８８割り込み構造の変更を示す
図、 第２２．２３及び２４図は、Ｓ／８８プロセツサの好適
な形式の読取、書込及び割り込み肯定応答サイクルのタ
イミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、ＢＳＭｔｆｉ取コ
マンド及びＢＳＭ書込コマンドの間のアダプタ・パス・
チャネル０，１のハンドシエーり・タイミング図を示す
図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ／３７０主記憶及び制御記憶の
ある領域を示す図、 第３０図は、Ｓ／３７０中央処理要素と、Ｉ１０アダプ
タと、キャッシュ・コントローラと、記憶制御インター
フェースと、Ｓ／８８プロセツサ・パス及びプロセッサ
の間のインターフェース・パスを示す図、 第３１図は、Ｓ／３７０キヤツシユ・コントローラの好
適な形式を示すブロック図、第３２図は、第３２Ａ及び
３２Ｂ図の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、第３３図は、パス上のユ
ニット間のデータ転送のためのＳ／８８システム・パス
・フェーズを示すタイミング図、 第３４ｒｓＪは、対の記憶Ｍ御インターフェースの「デ
ータ・イン」レジスタを示す部分的な図、第３５ ｒＩ
Ａ＜！、第３２Ｂ図ノＦ Ｉ Ｆ ０ｅｔｌ：Ｌ憶すれ
るコマンド及びデータ・ワードのフォーマ１．トを示す
図、 第３８Ａ乃至り図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセツサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７１！ｉｌｌは、プログラマの観点からの、本発明
のシステムの全体図を示すブロック図、第３８．３９及
び４０図は、Ｓ／３７０及びＳ／８８インターフエース
と、Ｓ／３７０ Ｉ１０コマンド実行と、ＥＸＥＣ３
７０ソフトウェア及びＳ／３７０ Ｉ１０ドライバの
区画のためのマイクロコード・デザインの好適な形式を
図式的に示す図、 第４１Ａ及び４１Ｂ図は、ＥＸＥＣ３７０ソフトウェア
とＳ／３７０マイクロコードの間、及びＥＴＩＯマイク
ロコードとＥＸＥＣ３７０ソフトウェアの間のインター
フェース及びプロトフルを概念的に示す図、 第４１Ｃ乃至４１Ｈ図は、ＢＣＵローカル記憶の内容を
示す図、 第４２００は、ＥＸＥＣ３７０，ＥＴＩＯ，Ｓ／３７０
マイクロコード及びＳ／３７０−Ｓ／８８結合ハードウ
ェアの間のプロトコルに関連する、リンク・リスト及び
キューを通じてのワーク・キュー・バッファの動作を示
す図、 第４３図は、典型的なＳ／３７０ Ｉ１０開始命令の
実行を概念的に示す図、 第４４Ａ乃至４４Ｌ図は、Ｓ／３７０マイクロコードと
ＥＸＥＣ３７０がＳ／３７０ Ｉ／Ｏ命令を実行するた
めに互いに通信するときのそれらの制御／データ・フロ
ーを図式的に示す図、第４５Ａ乃至４５ＡＧ図は、ＢＣ
Ｕ内のデータ転送動作の間のＢＣ１Ｊ中のローカル・ア
ドレス及びデータ・パス上のデータ、コマンド及び状況
情報を示す図、 第４６Ａ乃至４８に図は、Ｓ／８８がＳ／３７０Ｉ／Ｏ
命令に応答してＳ／３７０フオーマツトで５７８８デイ
スク上に情報を記憶及びフェッチするディスク・エミュ
１ノージョン処理を示す図、 第４７図は、１つのＳ／３７０記憶領域を組み込むため
に一部が除去される、５７８８記憶マツプ・エントリと
ともに第１０ｖｆＡのメモリ・マツピングを示す図、 第４８Ａ乃至４８に図は、Ｓ／８１３理記憶内にＳ／３
７０記憶領域を作成するために、システム・スタートア
ップ及び再構成ルーチンの間に新しく与えられたサブル
ーチンと対話することができるＳ／８８のための仮想／
物理的記憶管理の好適な形式を示す図、 第４９及び５０図は、Ｓ／３７０−Ｓ／８８プロセツサ
対と組みのユニットを同期化させるために使用される論
理のうちのあるものを示す部分的ブロック図、 第５１及び５２図は、本発明の他の実施例を示す図であ
る。 ９１Ｓ７０アーキテクチヤ ５７８８アーキテクチヤ １２１１１ 通信線またはＬＡＮ 従来技術 第３！ｉｌ システム・バス システム７８８モジユール １１１６Ａ図 １１Ｉ６８１Ｉｌ ＃ｌ８１１ １！７１１ バス１アダプタ 第＋ＳＳ 紀憚 ＃＋１５＾図 第３４図 タグ・アップ５ｃｕｙウド タグ・アップ・バッファ・イン データ・バフフッ・７ウト Ｌ
Ｒ第１５８１１１ 第１７！ｉｉｌ 第１６図 Ｃ）ＭＡＣレジスタ 第１８図 ｌ１１２０閣 ＦＣＯ−Ｆｅ２ ０２４−０３１ ０Ｐ２
０Ｐ＆＋）＋６−０２３ ０１
０Ｐ５バイト及びワード書込サイ
クル・タイミング（３２ビツト・データ・ポート） １＋１２３国 バイト及びワード読取サイクル・タイミング（３２ビツ
ト・データ・ボート） 副り込み肯定応答 第２４図 Ｓ／３７０プロセツサ８５ １１１２７図 第２８図 Ｓ／３７０制御記憶 第２９図 キャッシュ制御１５Ｓ 第３１図 コマンド−７ドレス申ワード 記憶データ・ワード 第３５１１１ ＦＯフォーマット ３３ ３ ２ 第４１Ｆｍｌ 第４１ＧＩｌ 第４１Ｈ１１１ １１１４１Ｄ図 １１１４１ Ｅｌｌ 第４２図 １１４４８１１ ＠４４ＣＩｌ ３ノ番７０ デ４スパ１ＩＰ Ｓ／３７０ マイクロコード Ｉ０ １７番７０ １Ｎ！憶 ８７＠＠ ＥＸεＣ５７０ １！＋４４Ｄ図 ＣＣ−〇、１．ＯＲ２ ＠ａ ４ Ｆｉｌ ｊｌＩ＋４４Ｅ図 ｃｃ＋ｍ＋： ［４４Ｇ図 ＣＡ有効 第４４Ｊｌ！１ ／待機 ＣＡＩＩＩ効 最初のエントリＷ／ＱＣ噛１ １１４４Ｋｍ＋ ／袴撞 ＠４４Ｌ！１ ９４６Ａｍ Ｓ／８Ｂデイスク・ブロック 第４６Ｃｅｍ 第４６ＤＩＧｉｌ 読取／書込 ホーム・アドレス トラック中の最初のレコード １１１４６０ｍｌ カウント トラック中の次のレコード 第４６Ｈ図 ＠４６１＠ トラック中の次のレコード ＠４６ Ｊｌｌ ＩＩ緻カウント・キー＆データ トラック中の次のレコー１イ トラック中の量後のレコード ｇ１１１／夷ンフトウエア・マフピング第４８＾− メモリ・マツプ・エントリ 第４８８図 第４８ＣＩｍ アクティブ・ページ・テーブル・エントリボ１１４１１
ε図 プロセス・テーブル・エントリ 第４８８閣 プロセス・マツプ・ブロック 第４８１１１ アクティブ−ページ・テーブノいブロック第４８Ｆ＠ アクティブ・ページ・テーブル・トレーラ第４８Ｇ図 プロセス瞥環テーブル 第４８Ｊ図 ６ ０ 物塩テーブル・ワード 第４８Ｋｍ
への接続を図式的に示す図、 ＃ ２５ｉ１ ハ、Ｓ／８Ｂシステムに接ＭさｔしたＳ
／３７０システムを図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的に示す図、第４図は、フォー
ルト・トレラント環境における５７８８プロセツサの相
互接続を図式的に示す図、 第Ｓ図は、Ｓ／３７０ヒＳ／８８の間でデータ交換を行
うための、５７８８プロセツサの切り放しを図式的に示
す図、 第６Ａ、６Ｂ及びｅＣ図は、Ｈ８ＤＩによって相互接続
された従来のＩＢＭ システム７８８を図式的に示す
図、 第７図は、Ｓ／８８との接続によってフォールト・トレ
ラントとなされ、Ｓ／３７０オペレーテイング藁システ
ムの制御の下でＳ／３７０アプリケーシヨン・プログラ
ムを実行するＳ／３７０プロセツサを提供する本発明の
構成を図式的に示す図、 第８図は、Ｓ／３７０とＳ／８８の！！続構成をより詳
細に説明するブロック図、 第９Ａ及び第９Ｂ図は、２つのボード上にＳ／３７０と
Ｓ／８８のユニットを物理的にパッケージした様子を示
す図、 第１０１１は、Ｓ／３７０プロセツサ・ヱニットに提供
されたＳ／８８主記憶の区画を概念的に示す図、 第１１図は、Ｓ／３７０プロセツサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０パス・アダプタを図式％式％ 第１４Ａ、１４Ｂ図と、第１６Ａ乃至１００図は、Ｓ／
３７０パス・アダプタの出力チャネルの信号のタイミン
グと移動を示す図、 第１８＠は、Ｓ／３７０及びＳ／８８プロセツサの閏の
直接相互接続を図式的に示す図、第１７図は、Ｓ／３７
０パス・アダプタと、第１６図の相互接続の間のデータ
・フローを図式的に示す図、 第１８図は、４つのチャネルのうちの１つのＤＭＡＣレ
ジスタを示す図、 第１９図は、第１９Ａ、１９Ｂ、及び１９Ｃ図の組合せ
を示す図、 第１９Ａ、１９Ｂ１及び１９Ｃ図は、５７３７０プロセ
ツサを５７８８プロセツサ及び主記憶に相互接続するパ
ス制御ユニットの詳細なブロック図、 第２０１２は、Ｓ／８８プロセツサをその関連ハードウ
ェアから切り放す論理と、異種Ｓ／３７０プロセッサか
らＳ／８８プロセツサへの割り込み要求を処理する論理
の好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互接続された複数
のＳ／３７０− Ｓ／８８プロセツサをも゛つモジュー
ルのための、既存の５７８８割り込み構造の変更を示す
図、 第２２．２３及び２４図は、Ｓ／８８プロセツサの好適
な形式の読取、書込及び割り込み肯定応答サイクルのタ
イミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、ＢＳＭｔｆｉ取コ
マンド及びＢＳＭ書込コマンドの間のアダプタ・パス・
チャネル０，１のハンドシエーり・タイミング図を示す
図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ／３７０主記憶及び制御記憶の
ある領域を示す図、 第３０図は、Ｓ／３７０中央処理要素と、Ｉ１０アダプ
タと、キャッシュ・コントローラと、記憶制御インター
フェースと、Ｓ／８８プロセツサ・パス及びプロセッサ
の間のインターフェース・パスを示す図、 第３１図は、Ｓ／３７０キヤツシユ・コントローラの好
適な形式を示すブロック図、第３２図は、第３２Ａ及び
３２Ｂ図の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、第３３図は、パス上のユ
ニット間のデータ転送のためのＳ／８８システム・パス
・フェーズを示すタイミング図、 第３４ｒｓＪは、対の記憶Ｍ御インターフェースの「デ
ータ・イン」レジスタを示す部分的な図、第３５ ｒＩ
Ａ＜！、第３２Ｂ図ノＦ Ｉ Ｆ ０ｅｔｌ：Ｌ憶すれ
るコマンド及びデータ・ワードのフォーマ１．トを示す
図、 第３８Ａ乃至り図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセツサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７１！ｉｌｌは、プログラマの観点からの、本発明
のシステムの全体図を示すブロック図、第３８．３９及
び４０図は、Ｓ／３７０及びＳ／８８インターフエース
と、Ｓ／３７０ Ｉ１０コマンド実行と、ＥＸＥＣ３
７０ソフトウェア及びＳ／３７０ Ｉ１０ドライバの
区画のためのマイクロコード・デザインの好適な形式を
図式的に示す図、 第４１Ａ及び４１Ｂ図は、ＥＸＥＣ３７０ソフトウェア
とＳ／３７０マイクロコードの間、及びＥＴＩＯマイク
ロコードとＥＸＥＣ３７０ソフトウェアの間のインター
フェース及びプロトフルを概念的に示す図、 第４１Ｃ乃至４１Ｈ図は、ＢＣＵローカル記憶の内容を
示す図、 第４２００は、ＥＸＥＣ３７０，ＥＴＩＯ，Ｓ／３７０
マイクロコード及びＳ／３７０−Ｓ／８８結合ハードウ
ェアの間のプロトコルに関連する、リンク・リスト及び
キューを通じてのワーク・キュー・バッファの動作を示
す図、 第４３図は、典型的なＳ／３７０ Ｉ１０開始命令の
実行を概念的に示す図、 第４４Ａ乃至４４Ｌ図は、Ｓ／３７０マイクロコードと
ＥＸＥＣ３７０がＳ／３７０ Ｉ／Ｏ命令を実行するた
めに互いに通信するときのそれらの制御／データ・フロ
ーを図式的に示す図、第４５Ａ乃至４５ＡＧ図は、ＢＣ
Ｕ内のデータ転送動作の間のＢＣ１Ｊ中のローカル・ア
ドレス及びデータ・パス上のデータ、コマンド及び状況
情報を示す図、 第４６Ａ乃至４８に図は、Ｓ／８８がＳ／３７０Ｉ／Ｏ
命令に応答してＳ／３７０フオーマツトで５７８８デイ
スク上に情報を記憶及びフェッチするディスク・エミュ
１ノージョン処理を示す図、 第４７図は、１つのＳ／３７０記憶領域を組み込むため
に一部が除去される、５７８８記憶マツプ・エントリと
ともに第１０ｖｆＡのメモリ・マツピングを示す図、 第４８Ａ乃至４８に図は、Ｓ／８１３理記憶内にＳ／３
７０記憶領域を作成するために、システム・スタートア
ップ及び再構成ルーチンの間に新しく与えられたサブル
ーチンと対話することができるＳ／８８のための仮想／
物理的記憶管理の好適な形式を示す図、 第４９及び５０図は、Ｓ／３７０−Ｓ／８８プロセツサ
対と組みのユニットを同期化させるために使用される論
理のうちのあるものを示す部分的ブロック図、 第５１及び５２図は、本発明の他の実施例を示す図であ
る。 ９１Ｓ７０アーキテクチヤ ５７８８アーキテクチヤ １２１１１ 通信線またはＬＡＮ 従来技術 第３！ｉｌ システム・バス システム７８８モジユール １１１６Ａ図 １１Ｉ６８１Ｉｌ ＃ｌ８１１ １！７１１ バス１アダプタ 第＋ＳＳ 紀憚 ＃＋１５＾図 第３４図 タグ・アップ５ｃｕｙウド タグ・アップ・バッファ・イン データ・バフフッ・７ウト Ｌ
Ｒ第１５８１１１ 第１７！ｉｉｌ 第１６図 Ｃ）ＭＡＣレジスタ 第１８図 ｌ１１２０閣 ＦＣＯ−Ｆｅ２ ０２４−０３１ ０Ｐ２
０Ｐ＆＋）＋６−０２３ ０１
０Ｐ５バイト及びワード書込サイ
クル・タイミング（３２ビツト・データ・ポート） １＋１２３国 バイト及びワード読取サイクル・タイミング（３２ビツ
ト・データ・ボート） 副り込み肯定応答 第２４図 Ｓ／３７０プロセツサ８５ １１１２７図 第２８図 Ｓ／３７０制御記憶 第２９図 キャッシュ制御１５Ｓ 第３１図 コマンド−７ドレス申ワード 記憶データ・ワード 第３５１１１ ＦＯフォーマット ３３ ３ ２ 第４１Ｆｍｌ 第４１ＧＩｌ 第４１Ｈ１１１ １１１４１Ｄ図 １１１４１ Ｅｌｌ 第４２図 １１４４８１１ ＠４４ＣＩｌ ３ノ番７０ デ４スパ１ＩＰ Ｓ／３７０ マイクロコード Ｉ０ １７番７０ １Ｎ！憶 ８７＠＠ ＥＸεＣ５７０ １！＋４４Ｄ図 ＣＣ−〇、１．ＯＲ２ ＠ａ ４ Ｆｉｌ ｊｌＩ＋４４Ｅ図 ｃｃ＋ｍ＋： ［４４Ｇ図 ＣＡ有効 第４４Ｊｌ！１ ／待機 ＣＡＩＩＩ効 最初のエントリＷ／ＱＣ噛１ １１４４Ｋｍ＋ ／袴撞 ＠４４Ｌ！１ ９４６Ａｍ Ｓ／８Ｂデイスク・ブロック 第４６Ｃｅｍ 第４６ＤＩＧｉｌ 読取／書込 ホーム・アドレス トラック中の最初のレコード １１１４６０ｍｌ カウント トラック中の次のレコード 第４６Ｈ図 ＠４６１＠ トラック中の次のレコード ＠４６ Ｊｌｌ ＩＩ緻カウント・キー＆データ トラック中の次のレコー１イ トラック中の量後のレコード ｇ１１１／夷ンフトウエア・マフピング第４８＾− メモリ・マツプ・エントリ 第４８８図 第４８ＣＩｍ アクティブ・ページ・テーブル・エントリボ１１４１１
ε図 プロセス・テーブル・エントリ 第４８８閣 プロセス・マツプ・ブロック 第４８１１１ アクティブ−ページ・テーブノいブロック第４８Ｆ＠ アクティブ・ページ・テーブル・トレーラ第４８Ｇ図 プロセス瞥環テーブル 第４８Ｊ図 ６ ０ 物塩テーブル・ワード 第４８Ｋｍ
Claims (1)
- 【特許請求の範囲】 （１）ある選択された機能が欠如する第１の処理要素及
びその関連の第１のオペレーティング・システムのため
に、該機能をもつ環境を形成する方法であって、 （ａ）上記第１の処理要素を、上記機能をもち、関連す
る第２のオペレーティング・システムによってアドレス
可能であり、該第２のオペレーティング・システムに対
する要求によって間接的にアドレス可能であるＩ／Ｏ装
置とそれに接続された設備を含むシステム環境の一部を
形成する第２の処理要素に直接結合する段階と、 （ｂ）上記第２のオペレーティング・システムに認識で
きないように、上記直接結合を介して上記第１の処理要
素から上記第２の処理要素にＩ／Ｏコマンド及びデータ
を転送する段階と、 （ｃ）上記Ｉ／Ｏコマンド及びデータをそれぞれ、上記
第２の処理要素及び第２のオペレーティング・システム
によって実行可能なコマンド及び使用可能なデータに変
換し、以て、上記選択された機能をもつ環境内で上記第
２のオペレーティング・システムの制御の下で上記第１
の処理要素と第１のオペレーティング・システムのＩ／
Ｏ機能が上記第２の処理要素の処理に可用とする段階を
有する、 データ処理方法。 （２）上記Ｉ／Ｏコマンド及びデータを、上記システム
環境中で、上記第２のオペレーティング・システムの制
御の下で処理する段階をさらに有する請求項１のデータ
処理方法。（３）上記データを転送する段階が、 （ａ）上記第１の処理要素から上記第２の処理要素へ割
り込み要求を送る段階と、 （ｂ）上記割り込み要求を処理するためにアプリケーシ
ョン・プログラムにアクセスする段階と、 （ｃ）上記第２の処理要素をそのシステム環境から切り
放す段階と、 （ｄ）切り放されている間に、上記Ｉ／Ｏコマンド及び
データを、上記第２の処理要素に転送する段階を有する
、 請求項２のデータ処理方法。 （４）単一システム・イメージ機能が欠如する第１の処
理要素及びその関連の第１のオペレーティング・システ
ムのために、単一システム・イメージ機能をもつ環境を
形成する方法であって、 （ａ）上記第１の処理要素を、第２のオペレーティング
・システムを接続されてなる相互接続された第２の処理
要素の複合体の一部を形成し、該複合体内で単一システ
ム・イメージ環境を提供する該第２の処理要素に直接結
合する段階と、 （ｂ）上記第２のオペレーティング・システムに認識で
きないように、上記直接結合を介して上記第１の処理要
素から上記第２の処理要素にＩ／Ｏコマンド及びデータ
を転送する段階と、 （ｃ）上記Ｉ／Ｏコマンド及びデータをそれぞれ、上記
第２の処理要素及び第２のオペレーティング・システム
によって実行可能なコマンド及びデ使用可能なータに変
換し、以て、上記複合体の上記単一システム・イメージ
環境内で上記第２のオペレーティング・システムの制御
の下で上記第１の処理要素と第１のオペレーティング・
システムのＩ／Ｏ機能が上記第２の処理要素の処理に可
用とする段階を有する、 データ処理方法。 （５）上記変換されたデータを、上記第２のオペレーテ
ィング・システムの制御の下で上記複合体内で処理する
ために上記変換されたＩ／Ｏコマンドを実行する段階を
さらに有する請求項４のデータ処理方法。 （６）上記変換されたデータを上記複合体内の主記憶及
びＩ／Ｏ装置に亙って選択的に記憶する段階をさらに有
する請求項５のデータ処理方法。 （７）ある選択されたＩ／Ｏ機能をもたない第１の処理
要素及びその関連の第１のオペレーティング・システム
のために、該Ｉ／Ｏ機能をもつ環境を形成する方法であ
って、 （ａ）上記第１の処理要素を、上記機能をもつ第２のオ
ペレーテイング・システムによって制御される第２の処
理要素及びその関連ハードウェアを含むデータ処理シス
テムに直接結合し、該第２の処理要素をその関連ハード
ウェアから切り放す段階と、 （ｂ）上記第２の処理要素がその関連ハードウェアから
切り放されている間に上記第１の処理要素から上記第２
の処理要素にＩ／Ｏコマンド及びデータを転送する段階
と、 （ｃ）上記Ｉ／Ｏコマンド及びデータをそれぞれ、上記
第２の処理要素及び第２のオペレーティング・システム
によって実行可能なコマンド及びデータに変換し、以て
、上記第２のオペレーティング・システムの制御の下で
上記第１の処理要素と第１のオペレーティング・システ
ムのＩ／Ｏ機能が上記第２の処理要素の処理に可用とす
る段階を有する、 データ処理方法。 （８）上記変換されたデータを、上記第２のオペレーテ
ィング・システムの制御の下で処理するために上記変換
されたＩ／Ｏコマンドを実行する段階をさらに有する請
求項７のデータ処理方法。 （９）複数のモジュールが高速データ相互接続手段によ
って相互接続され、各モジュールが、単一処理装置とし
て動作するように個別の第１のオペレーティング・シス
テムによって管理され制御される少なくとも１つの中央
処理要素と、主記憶と、Ｉ／Ｏ装置をもち、該各第１の
オペレーティング・システムは、それらおのおのの第１
のオペレーティング・システムが、他の第１のオペレー
ティング・システムの動的介入なくオブジェクト名を介
して上記相互接続されたモジュールのすべてに在駐する
データのセットにアクセスすることができるようにモジ
ュールのすべてのＩ／Ｏ環境を記述するオブジェクト名
をもち、以てモジュールのめいめいのユーザーに単一シ
ステム・イメージを与えるタイプのデータ処理システム
において、異種、非互換性の処理要素に対して該単一シ
ステム・イメージを与えるための機構を有するデータ処
理システムであって、 （ａ）上記第１のオペレーティング・システムとは相違
し、単一システム・イメージ特徴を欠く第２のオペレー
ティング・システムによって管理され制御される、上記
モジュールのうちの１つの少なくとも１つの追加的処理
要素と、 （ｂ）上記モジュールのうちの１つ内で上記追加的処理
要素を上記個別の第１の処理要素に緊密に結合するため
の手段と、 （ｃ）上記第１の処理要素の上記オペレーティング・シ
ステムによって認識できないように、上記追加的処理要
素から上記個別の第１の処理要素にＩ／Ｏコマンド及び
データを転送する手段と、 （ｄ）上記第１のオペレーティング・システムの制御の
下で上記個別の第１の処理要素によって上記追加的処理
要素のＩ／Ｏ機能を処理するために、上記Ｉ／Ｏコマン
ド及びデータを上記個別の第１の処理要素によって実行
可能なコマンドと使用可能なデータに変換するための手
段を具備する、データ処理システム。 （１０）上記第１の処理要素のうちの１つを含み、上記
変換されたＩ／Ｏコマンド及びデータを上記システム内
で処理するための手段をさらに有する請求項９のデータ
処理システム。 （１１）上記データを転送する手段が、 （ａ）上記個別の第１の処理要素をその記憶、Ｉ／Ｏ装
置及びオペレーティング・システムから分離して上記緊
密に結合するための手段に結合する手段と、 （ｂ）上記第１の処理要素が分離されている間に、上記
緊密に結合するための手段を介してコマンド及びデータ
を上記個別の第１の処理要素に転送する手段を有する、 請求項９のデータ処理システム。 （１２）複数のモジュールが高速データ相互接続手段に
よって相互接続され、 各モジュールが、単一処理装置として動作するように個
別の第１のオペレーティング・システムによって管理さ
れ制御される少なくとも１つの中央処理要素と、主記憶
と、Ｉ／Ｏ装置をもち、該各第１のオペレーティング・
システムは、それらおのおのの第１のオペレーティング
・システムが、他の第１のオペレーティング・システム
の動的介入なくオブジェクト名を介して上記相互接続さ
れたモジュールのすべてに在駐するデータのセットにア
クセスすることができるようにモジュールのすべてのＩ
／Ｏ環境を記述するオブジェクト名をもち、以てモジュ
ールのめいめいのユーザーに単一システム・イメージを
与えるタイプのデータ処理システムにおいて、 異種、非互換性の処理要素に対して該単一システム・イ
メージを与えるための機構を有するデータ処理システム
であって、 （ａ）上記第１のオペレーティング・システムとは相違
し、単一システム・イメージ特徴を欠く第２のオペレー
ティング・システムによって管理され制御される、上記
モジュールのうちの１つの少なくとも１つの追加的処理
要素と、 （ｂ）上記モジュールのうちの１つ内で上記追加的処理
要素を上記個別の第１の処理要素に緊密に結合するため
の手段と、 （ｃ）上記第１の処理要素の上記オペレーティング・シ
ステムによって認識できない様式で、上記追加的処理要
素から上記個別の第１の処理要素にＩ／Ｏコマンド及び
データを転送する手段と、 （ｄ）上記第１のオペレーティング・システムの制御の
下で上記個別の第１の処理要素によって上記追加的処理
要素のＩ／Ｏ機能を処理するために、上記Ｉ／Ｏコマン
ド及びデータを上記個別の第１の処理要素によって実行
可能なコマンドと使用可能なデータに変換するための手
段を具備する、データ処理システム。 （１３）上記第１の処理要素を含み、上記変換されたＩ
／Ｏコマンド及びデータを上記システム内で処理するた
めの手段をさらに有する請求項９のデータ処理システム
。 （１４）ある選択された機能が欠如する第１の処理要素
及びその関連の第１のオペレーティング・システムのた
めに、該機能をもつ環境を形成する機構であって、 （ａ）上記機能をもち、関連する第２のオペレーティン
グ・システムによってアドレス可能であり、該第２のオ
ペレーティング・システムに対する要求によって間接的
にアドレス可能であるＩ／Ｏ装置とそれに接続された設
備を含むシステム環境の一部を形成する第２の処理要素
と、 （ｂ）上記第１及び第２の処理要素を直接結合するため
の手段と、 （ｃ）上記第２のオペレーティング・システムに認識で
きない様式で、上記直接結合を介するための手段を介し
て上記第１の処理要素から上記第２の処理要素にＩ／Ｏ
コマンド及びデータを転送する手段と、 （ｄ）上記Ｉ／Ｏコマンド及びデータをそれぞれ、上記
第２の処理要素及び第２のオペレーティング・システム
によって実行可能なコマンド及び使用可能なデータに変
換し、以て、上記選択された機能をもつ環境内で上記第
２のオペレーティング・システムの制御の下で上記第１
の処理要素と第１のオペレーティング・システムのＩ／
Ｏ機能が上記第２の処理要素の処理に可用とする手段を
有する、 選択された機能をもつ環境を形成するための機構。 （１５）上記Ｉ／Ｏコマンド及びデータを、上記システ
ム環境中で、上記第２のオペレーティング・システムの
制御の下で処理する手段をさらに有する請求項１４の機
構。 （１６）上記データを転送する手段が、 （ａ）上記第１の処理要素中にあって、上記第２の処理
要素へ割り込み要求を開始する手段と、 （ｂ）上記割り込み要求を処理するためのアプリケーシ
ョン・プログラム・ルーチンを含む手段と、 （ｃ）上記第２の処理要素上で走るアプリケーシヨン・
プログラムを含み、その後有効化されて上記第２の処理
要素をそのシステム環境から切り放すための手段と、 （ｄ）切り放されている間に、上記直接結合するための
手段を介して、上記Ｉ／Ｏコマンド及びデータを、上記
第２の処理要素に転送する手段を有する、 請求項１５の機構。 （１７）（ａ）上記第２の処理要素に実質的に同一であ
る複数の追加的処理要素と、 （ｂ）上記追加的処理要素を、上記第２の処理要素と、
Ｉ／Ｏ装置と、接続された設備に結合する手段をさらに
有し、 （ｃ）上記第２のオペレーティング・システムは、上記
第１及び第２の処理要素の間でＩ／Ｏロード・タスクの
共有をもたらすように有効化され、以て第１の処理要素
とそのオペレーティング・システムのＩ／Ｏ機能を上記
第２のまたは追加的処理要素のどれか１つ上で処理でき
るようにした、請求項１４の機構。 （１８）システム／８８の機能の少なくともあるものを
システム／３７０処理要素とその関連オペレーティング
・システムに与えるための機構であって、 （ａ）上記機能をもち、関連するシステム／８８オペレ
ーティング・システムによってアドレス可能であり、該
システム／８８オペレーティング・システムに対する要
求によって間接的にアドレス可能であるシステム／８８
処理要素、Ｉ／Ｏ装置及びそれに接続された設備と、 （ｂ）上記システム／３７０処理要素を上記システム／
８８処理要素に直接結合するための手段と、 （ｃ）上記システム／８８オペレーティング・システム
に認識できない様式で、上記直接結合を介するための手
段を介して上記システム／３７０処理要素から上記シス
テム／８８処理要素にＩ／Ｏコマンド及びデータを転送
する手段と、 （ｄ）上記Ｉ／Ｏコマンド及びデータをそれぞれ、上記
システム／８８処理要素及び上記システム／８８オペレ
ーティング・システムによって実行可能なコマンド及び
使用可能なデータに変換し、以て、上記選択された機能
をもつ環境内で上記システム／８８オペレーティング・
システムの制御の下で上記システム／３７０処理要素と
システム／３７０オペレーティング・システムのＩ／Ｏ
機能が上記システム／８８処理要素の処理に可用とする
手段を有する、 機構。 （１９）上記変換されたＩ／Ｏコマンド及びデータを、
上記システム／８８オペレーティング・システムの制御
の下で処理する手段をさらに有する請求項１８の機構。 （２０）上記データを転送する手段が、 （ａ）上記システム／３７０処理要素中にあって、上記
システム／８８処理要素へ割り込み要求を開始する手段
と、 （ｂ）上記割り込み要求を処理するためのシステム／８
８アプリケーション・プログラム・ルーチンを含む手段
と、 （ｃ）システム／８８アプリケーション・プログラムを
含み、その後有効化されて上記システム／８８処理要素
をその関連Ｉ／Ｏ装置及び接続された設備から選択的に
切り放すための手段と、 （ｄ）切り放されている間に、上記直接結合するための
手段を介して、上記システム／３７０Ｉ／Ｏコマンド及
びデータを、上記システム／８８処理要素に転送する手
段を有する、 請求項１９の機構。 （２１） （ａ）上記システム／８８処理要素と上記関連Ｉ／Ｏ装
置及び接続された設備に結合された複数の追加的システ
ム／８８処理要素をもち、 （ｂ）上記システム／８８オペレーティング・システム
は、上記システム／８８処理要素の間でＩ／Ｏロード・
タスクの共有をもたらすように有効化され、以てシステ
ム／３７０処理要素とそのオペレーティング・システム
のＩ／Ｏ機能を上記システム／８８処理要素のどれか１
つ上で処理できるようにした、 請求項１８の機構。
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|---|---|---|---|
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