JPH0371493A - Ｅｐｒｏｍ内蔵マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ＥＰＲＯＭ内蔵マイクロコンピュータに関し
、特にＥＰＲＯＭへの書き込み時間を短縮するのに好適
なＥＰＲＯＭ内蔵マイクロコンピュータに関するもので
ある。

（口〉従来の技術 複数ビットのアドレスデータでアクセスされた所定アド
レスに対して、データの書き込み／読み出しが可能なＥ
ＰＲＯＭにおいて、通常、ＥＰＲＯＭに所定のデータを
書き込む以前に、該ＥＰＲＯＭを構成している各メモリ
セルが正常に動作しているか否か、即ち該ＥＰＲＯＭの
各メモリセルに書き込まれたテストデータがそのまま正
しく読み出されたか否かをテストしなければならない。

そこで従来は、ＥＰＲＯＭのテストデータを該ＥＰＲＯ
Ｍの１ワ一ド分づつ書き込んでいた。

（ハ〉発明が解決しようとする課題 しかしながら、前記従来の技術の場合、ＥＰＲＯＭには
、１ワ一ド分つづのテストデータ、即ち１アドレス分づ
つのテストデータしか書き込めないことから、書き込み
時間が非常に長くなってしまい、従ってＥＰＲＯＭをテ
スト・する際の測定コストが高くなってしまう問題点が
あった。

特にこのＥＰＲＯＭを内蔵したマイクロコンピュータに
おいては、ＥＰＲＯＭ部分とマイクロコンピュータ部分
を独立してテストしなければならないことから、ＥＰＲ
ＯＭへのテストデータの書き込み時間が長いと、ＥＰＲ
ＯＭ内蔵マイクロコンピュータの出荷選別に支障を来た
してしまう問題点があった。更に、前記ＥＰＲＯＭ内蔵
マイクロコンピュータを使用するユーザーにとっても、
ＥＰＲＯＭへのデータの書き込み時間の長さが支障とな
る問題点があった。

そこで本発明は、ＥＰＲＯＭへのデータの書き込み時間
を短縮できるＥＰＲＯＭ内蔵マイクロコンピュータを提
供することを目的とする。

（ニ）課題を解決するための手段 本発明は、前記問題点を解決するために為されたもので
あり、 少なくとも、奇数アドレスの論理情報を記憶する第１の
メモリセルが配置された第１のビット線と、該第１のビ
ット線を選択する第１の選択トランジスタと、偶数アド
レスの論理情報を記憶する第２のメモリセルが配置され
た第２のビット線と、該第２のビット線を選択する第２
の選択トランジスタとを有するＥＰＲＯＭと、 前記第１の選択トランジスタを駆動する第１の駆動回路
と、 前記第２の選択トランジスタを駆動する第２の駆動回路
と、 前記第１のメモリセル及び前記第２のメモリセルに夫々
奇数アドレス及び偶数アドレスの論理情報を書き込む書
き込み回路と、 を備えたＥＰＲＯＭ内蔵マイクロコンピュータにおいて
、 奇数アドレス及び偶数アドレスを識別する識別信号に基
づいて、奇数アドレス及び偶数アドレスの一方の論理情
報をラッチするラッチ回路と、前記第１のメモリセル及
び前記第２のメモリセルに夫々奇数アドレス及び偶数ア
ドレスの論理情報を同時に書き込むための同時書き込み
信号に基づいて、前記ラッチ回路にラッチされた一方の
論理情報と前記ラッチ回路にラッチされない他方の論理
情報とを出力する出力回路と、 前記識別信号及び前記出力回路の出力に基づいて、前記
第１の駆動回路及び前記第２の駆動回路を制御する駆動
制御回路とを備え、 前記同時書き込み信号の発生時、前記第１のメモリセル
及び前記第２のメモリセルに夫々奇数アドレス及び偶数
アドレスの論理情報を同時に書き込むことを特徴とする
。

（ホ〉作用 本発明によれば、ＥＰＲＯＭの奇数アドレスと偶数アド
レスの論理情報を、該ＥＰＲＯＭに同時に書き込むこと
ができる為、ＥＰＲＯＭへの論理情報の書き込み時間を
短縮できることになる。

（へ）実施例 本発明の詳細を図示の実施例により具体的に説明する。

第１図はＥＰＲＯＭ内蔵マイクロ：ボンピユータ内部の
一部回路を示しており、〈１）はプログラムデータ（論
理情報）の書き込み／読み出しが可能なＥＰＲＯＭであ
る。該ＥＰＲＯＭ（１）に（−１：、奇数アドレスに対
応する第１のビット！ｌ　Ｂ　Ｌ　Ｏと、偶数アドレス
に対応する第２のビット線ＢＬＥと、奇数アドレスのプ
ログラムデータを記憶する第１のメモリセルとしてのＮ
−ＭＯＳ（２）と、偶数アドレスのプログラムデータを
記憶する第２のメモリセルとしてのＮ−ＭＯＳ（３）と
、前記第１のビット線ＢＬＯを選択する第１の選択ｔ・
ランジスタとしてのＮ−ＭＯＳ（４）と、前記第２のビ
ット線ＢＬＥを選択する第２の選択トランジスタとして
のＮ−ＭＯＳ（５）と、前記Ｎ　−Ｍ　ＯＳ　（２）（
３）を選択するワード線ＷＬとが設けられている。ここ
で前記’Ｅ　Ｆ　ＲＯＭ＜１）の１ワードを８ビツト（
ＤＯ〜Ｄ７）とした場合、第１図に示す前記ＥＰＲＯＭ
（１）内部のＮ　−Ｍ　ＯＳ　（２＞（３）及びワード
線ＷＬは、所定アドレスのＬＳＢ（下位１ビツト）のプ
ログラムデータＤＯに対応しているものとする。つまり
、図示はしていないが、前記ＥＰＲＯＭ（１）内部には
、前記構成が各アドレスのビット数×全アドレス数だけ
設けられているものとする０本実施例においては、説明
の都合上（どのアドレスのどのビットについても同様に
動作する為）、プログラムデータの１ビツト分ＤＯにつ
いて説明することにする。

（６〉は、前記ＥＰＲＯＭ（１＞を書き込み状態或は読
み出し状態とするモード制御回路であり、高電圧ＶＰＰ
（１２ボルト）、ＯＥ（アウトプットイネーブル）信号
、及びＣＥ（チップイネーブル）信号が印加される。つ
まり、０ＥＩＩ−’１．且つＣＥ−’０．の時、前記Ｅ
ＰＲＯＭ＜１）は書き込み状ｓ　トナｒ＋、ＯＥ−’　
Ｏｖ且つＧＥ＝ｗ’　Ｉ　Ｊ（７）時、前記ＥＰＲＯＭ
（１）は読み出しくベリファイ）状態となる。更に該モ
ード制御回路（６〉は、ＣＥ−’１．の時、「１」の書
き込み信号ＷＲを出力する。（３３）は昇圧回路であり
、高電圧ＶＰＰを超高電圧ｖ、？＋（１７ボルト）に昇
圧する。

（７）は第１の駆動回路としての高圧印加回路であり、
該高圧印加回路（７）には、超高電圧ｖ、／と書き込み
信号ＷＲが印加されており、該高圧印加回路（７〉の出
力は前記Ｎ−ＭＯ８（４）のゲートと接続されている。

〈８）は第２の駆動回路としての高圧印加回路であり、
同様に該高圧印加回路（８）にも、超高電圧Ｖ□３と書
き込み信号ＷＲが印加されており、該高圧印加回路（８
）の出力は前記Ｎ−ＭＯ３（５）のゲートと接続されて
いる。（９〉は、ローアドレスデコーダ（図示せず）の
デコード出力（４ビツト）が印加されるＮＡＮＤゲート
、（１０）は前記ＮＡＮＤゲート（９〉出力を反転する
インバータである。　（１１）は高圧印加回路であり、
該高圧印加回路（１１）には、晶型Ｋ　Ｖ　ｐ　ｐ、書
き込み信号ＷＲｌ及び前記インバータ（１０）出力が印
加されており、該高圧印加回路（１１）の出力はワード
線ＷＬと接続されている。つまり、該高圧印加回路（１
１）は、前記インバータ（１０）出力及び前記書き込み
信号ＷＲが共に「ＩＪの時、１２ボルトの高電圧を出力
するものとする。因みに、前記ローアドレスデコーダの
デコード出力が全ビットｒ１」の時、前記インバータ（
１０）出力は１１．になる。

前記Ｅ　Ｆ　ＲＯＭ（１）の総記憶容量を例えば１２８
にビットとした場合、前述した様に１ワードが８ビツト
であることから、該ＥＰＲＯＭ（１）のアドレスは全部
で１６にアドレスだけ必要となる。

そこで１６にアドレスを全部アクセスするには、１４ビ
ツトのアドレスデータＡＯ−Ａ１３が必要となる（２”
−１６３８４）、（１２）は、前記アドレスデータの下
位１ビツトＡＯが印加されるアドレス端子であり、該ア
ドレスデータＡＯは、前記ＥＰＲＯＭ（１）内でアクセ
スされるアドレスが奇数アドレスであるのか偶数アドレ
スであるのかを識別する識別信号として使用される。つ
まり、前記ＥＰＲＯＭ＜１）内でアクセスされるアドレ
スが奇数アドレスの時、ＡＯ＝”　１　、となり、前記
ＥＰＲＯＭ（１）内でアクセスされるアドレスが偶数ア
ドレスの時、Ａ（１ｍ’　ＯＪとなる０本実施例におい
ては、偶数アドレス、奇数アドレスの順で交互に前記Ｅ
ＰＲＯＭ（１）のアドレスがアクセスされるものとする
。

（１３〉はプログラムデータの下位１ビツトＤＯが印加
されるデータ端子である。　（１４）はラッチ回路であ
り、ＳＬ（ラッチ）端子にはプログラムデータＤＯが印
加され、Ｔ（トリガ）端子にはアドレスデータＡＯが印
加される。つまり該ラッチ回路（１４）ハ、アドレスデ
ータＡＯのｒＯＪから「１」への立上がり時（偶数アド
レスから奇数アドレスへのアクセスの変更時）、成る偶
数アドレスに記憶すべきプログラムデータＤＯをスタテ
ィックにラッチする。

（１５）はインバータであり、該インバータ（１５）に
は同時書き込み信号２ＢＷが印加される。ここで同時書
き込み信号２ＢＷは、前記Ｎ−ＭＯ３（２）（３）に夫
々奇数アドレス及び偶数アドレスのプログラムデータを
同時に書き込む時に１″０」になる、　（１６）はＮＡ
ＮＤゲートであり、該ＮＡＮＤゲート（１６〉には前記
ＯＥ倍信号び前記インバータ（１５）出力が印加される
。つまり、前記ＥＰＲＯＭ（１）の奇数アドレスと偶数
アドレスに同時書き込みを行なう時、前記ＯＥ信号−「
１」且っ前記同時書き込み信号２ＢＶＶ＝’０．の為、
前記ＮＡＮＤゲート（１６）出力は「０」となる、尚、
前記ラッチ回路（１４〉は、Ｓ（セット）端子に前記Ｎ
ＡＮＤゲート（１６）のｒｌ」出力が印加されることに
よってセットされるものとする。

（１７〉は出力回路であり、ＮＯＲゲート（１８〉及び
ＯＲゲート（１９〉より成る。ここで前記ＮＯＲゲート
（１８）及び前記ＯＲゲート（１９）の一方の入力端子
には、前記ＮＡＮＤゲー）−（１６）出力が共通印加さ
れており、つまり、前記ＮＡＮＤゲート（１６）出力が
ｒＯ」の時（同時書き込み状態の時）、前記ＮＯＲゲー
ト（１８〉からは前記ラッチ回路（１４）のＯ（出力）
端子から得られる偶数アドレスのプログラムデータＤＯ
の反転が出力され、且つ前記ＯＲゲート（１９〉からは
偶数アドレス及び奇数アドレスのプログラムデータＤＯ
がインバータ（２０）を介してそのまま出力されること
になる。

（２１）は駆動制御回路であり、ＡＮＤＮ−ト（２２）
及びＯＲゲート（２３〉より成る。ここで前記ＡＮＤＮ
−ト（２２）には前記アドレスデータＡＯと前記ＯＲゲ
ート（１９）出力が印加され、且つ前記ＯＲゲート（２
３）にはインバータ（２４）で反転されたＡＯと前記Ｎ
ＯＲゲート（１８）出力が印加される。そして前記ＡＮ
ＤＮ−ト（２２）出力は前記高圧印加回路（７〉に印加
され、前記ＯＲゲート（２３）出力は前記高圧印加回路
（８〉に印加されている。つまり、前記書き込み信号Ｗ
Ｒ及び前記ＡＮＤＮ−ト（２２）出力が共に「１」の時
、前記高圧印加回路（７）からは１７ボルトの超高電圧
ｖ、Ｐ＋が出力される。同様に、前記書き込み信号ＷＲ
及び前記ＯＲゲート（２３〉出力が共に「１」の時、前
記高圧印加回路〈８〉からは１７ボルトの超高電圧が出
力される。

（２５）はＡＮＤＮ−トであり、前記プログラムデータ
ＤＯと前記ラッチ回路（１０のＯ端子出力が印加される
。　（２Ｂ）は書き込み回路であり、該書き込み回路〈
２６〉には、高電圧Ｖア、と、前記書き込み信号ＷＲと
、前記ＡＮＤＮ−ト（２５）出力が印加されており、該
書き込み回路（２６）の出力は前記Ｎ−Ｍ　ＯＳ　（４
）＜５）のンースと共通接続されている。そして前記書
き込み信号ＷＲ＝’！、且つ前記ＡＮＤゲー）−＜２５
）出力−「０」の時、前記書き込み回路（２６）杜、１
２ボルトの高電圧を前記ＥＰＲＯＭ（１）に出力する。

（２７〉は読み出し回路である。（２８）（２９）は夫
々ＮＯＲゲート及びＮＡＮＤゲートであり、前記Ｎ。

Ｒゲート（２８〉にｉｔ前記読み出し回路（２７）出力
と前記書き込み信号ＷＲが印加されており、前記ＮＡＮ
Ｄゲート（２９〉には前記読み出し回路（２７）出力と
インバータ（３０）を介したＷＲが印加されている。

つまり、書き込み信号ＷＲ−ｒ　Ｏ、の時、前記ＮＯＲ
ゲート（２８）及び前記ＮＡＮＤゲー）（２９）は動作
状態となり、前記ＥＰＲＯＭ（１）内部のＮ−ＭＯＳ　
（２）（３）に記憶された内容が前記書き込み回路（２
６〉及び前記読み出し回路（２７）を介して前記Ｎ。

Ｒゲート（２８〉及び前記ＮＡＮＤゲー）−（２９）よ
り出力される。　＜３１）は、ドレイン・ソース路が電
源電圧Ｖｄｄと前記データ端子（１３〉との間に接続さ
れ、ゲートが前記ＮＡＮＤゲート（２９〉出力によって
制御されるＰ−ＭＯＳである。（３２）は、ドレイン・
ソース路が前記データ端子（１３〉とアースとの間に接
続され、ゲートが前記ＮＯＲゲート（２８）出力によっ
て制御されるＮ−ＭＯＳである。具体的には、書き込み
信号ＷＲ”−ｒ　Ｏ、の状態で、読み出し回路（２７）
出力が「１」の時、前記Ｐ−ＭＯ５（３１）がオンし、
データ端子（１３）からは「１ヨが出力されることにな
る。また書き込み信号ＷＲ−「０」の状態で、読み出し
回路（２７）出力が「０゜の時、Ｎ−ＭＯＳ（３２）が
オンし、データ端子〈１３〉からは１０」が出力される
ことになる。

以下、第１図の動作を第２図のタイミングチ勺−トを基
に説明する。まずＥＰＲＯＭ内蔵マイクロコンピュータ
においては、ＥＰＲＯＭ単体機能のための端子ビン数と
マイクロコンピュータの端子ピン数とが異なる為、ＦＲ
ＯＭライタ（図示せず）の変更基板上に前記マイクロコ
ンピュータを装着し、該マイクロコンピュータをＥＰＲ
ＯＭとしてのみ使用できる様にしておく、またＮ−Ｍ　
ＯＳ　（２）（３）にプログラムデータｒ□、を書き込
むことは、これ等Ｎ　−Ｍ　ＯＳ　（２）＜３）のコン
トロールゲート及びドレインに高電圧（１２ボルト）を
印加することであり、反対にＮ　−Ｍ　ＯＳ　（２＞（
３）にプログラムデータ「１」を書き込むことは、これ
等Ｎ　−Ｍ　ＯＳ　（２）（３）のドレインに高電圧（
１２ボルト）を印加しないことである。

偶数アドレス及び奇数アドレスにおけるプログラムデー
タＤＯが共にｒ□、であり、これ等のプログラムデータ
ＤＯをＥＰＲＯＭ（１）内部のＮ−Ｍ　ＯＳ　（２）（
３）に同時に書き込む場合、高電圧’Ｖｐｐ（−１２ボ
ルト）が立上がり、２ＢＷ信号蒙ｒＯ」、ＯＥｉ号−’
　Ｉ　Ｊ、ＣＥ信号−’　Ｉ　Ｊ　（７）状態にある。

また偶数アドレスの８ビツトのプログラムデータＡ内の
最下位ビットＤｏ”’　Ｏ、がデータ端子（１３）に印
加される為、アドレス端子（１２）に印加されるアドレ
スデータＡＯは「Ｏ」の状態にある。そして時刻ｔ、に
おいて、アドレスデータＡＯが「０」から「１」に立上
がると、この状態ではデータ端子（１３〉に印加される
プログラムデータＤＯが偶数アドレスのデータのままで
ある為、ラッチ回路（１４〉がアドレスデータＡＯでト
リガされ、該ラッチ回路（１４）は偶数アドレスのプロ
グラムデータＤＯｗｍｒＯ」をスタティックにラッチす
る。その後、時刻１．において、偶数アドレスの８ビツ
トプログラムデータＡが奇数アドレスの８ビツトプログ
ラムデータＢに変化し、該プログラムデータＢの最下位
ビットＤＯ＝”　０　、がデータ端子り１３〉に印加さ
れると、該データ「０」はインバータ（２０）によって
反転されてｒｌ」になる。

ここでＮＡＮＤゲート（１６〉出力がｒＯ」の為、ＮＯ
Ｒゲート（１８〉及びＯＲゲート（１９〉辻動作状態に
あり、ＮＯＲゲート（１８〉及びＯＲゲート（１９〉か
らは共に「１ノが出力されることになる。その後、時刻
ｔ、〜ｔ、の期間において、ＣＥ倍信号「０」に立下が
ると、モード制御回路（６〉からは「１．の書き込み信
号ＷＲが出力される。高圧印加回路（７〉にはＡＮＤゲ
ート（２２）の「１」出力と「１」の書き込み信号ＷＲ
が印加される為、超高電圧（１７ボルト）が該高圧印加
回路（７）からＮ−ＭＯＳ（４）のゲートに印加され、
同様に高圧印加回路（８）にはＯＲゲート（２３〉の「
１」出力と「１．の書き込み信号ＷＲが印加される為、
該高圧印加回路〈８〉からも超高電圧（１７ボルト）が
出力されてＮ−ＭＯＳ（５）のゲートに印加される。更
に書き込み回路（２６〉には「１」の書き込み信号ＷＲ
とＡＮＤゲート（２５）の「０」出力が印加される為、
該書き込み回路（２６〉からは高電圧（１２ボルト）が
出力されてＮ　−Ｍ　ＯＳ　（４）（５）のソースに印
加される。従ってＮ　−Ｍ　ＯＳ　（４）（５）は共に
オンし、ビット線ＢＬＯ，ＢＬＥが共に選択されること
になる。この時、ローアドレスデコーダ出力によってワ
ード線ＷＬが選択された状態である為、Ｎ−Ｍ　ＯＳ　
（２）（３）のフントロールゲート及ヒトレインには高
電圧（１２ボルト）が印加され、これ等Ｎ−Ｍ　ＯＳ　
（２）（３）のブローティングゲートには負の電荷がチ
ケージされ、「０．論理情報が書き込まれたことになる
。つまり、奇数アドレスと偶数アドレスの２アドレスに
同時にプログラムデータの書き込みが行なわれたのであ
る。

その後、Ｎ　−Ｍ　ＯＳ　（２）（３）に書き込まれた
論理情報を読み出してベリファイする場合、時刻ｔ４に
おいて、アドレスデータＡＯ及びＯＲ信号を共に「１」
からｒ□」に立下げる。すると、ＮＡＮｐゲート（１６
〉出力が「１．になる為、ＮＯＲゲート（１８）出力は
「０」、且つＯＲゲート（１９）出力は「１」になる。

また「０」のアドレスデータＡＯによって、ＡＮＤゲー
ト（２２）出力は「０．且つＯＲゲート（２３）出力は
１１」になる。ＷＲ倍信号「０」になっている為、これ
より高圧印加回路（７〉からは零ボルトが出力され、高
圧印加回路（８）からは６ボルトのＶＤ！ｌ電圧が出力
される。また先に述べた様にＣＥ倍信号「１」であるこ
とから、書き込み信号ＷＲは「０」であり、書き込み回
路（２６〉出力はブローティングとなる。従ってＮ−Ｍ
Ｏ８（４）がオフすると共にＮ−ＭＯ８（５）がオンし
、偶数アドレスのビット＊ＢＬＥが選択されたことにな
る。一方、ｒ□、の書き込み信号ＷＲによって、ＮＯＲ
ゲート（２８）及びＮＡＮＤゲート（２９〉が動作状態
である。そこで、Ｎ−ＭＯ３（３）に書き込まれたｒＯ
」の論理情報がＮ−ＭＯ８（５＞、書き込み回路（２６
）、及び読み出し回路（２７〉を介してＮＯＲゲート（
２８〉及びＮＡＮＤゲート（２９）に印加されると、Ｎ
−ＭＯ８（３２）がオンし、データ端子（１３）からは
ｒＯ」（プログラムデータＡの最下位ビット）が読み出
されてベリファイされることになる。その後、時刻ｔ、
において、アドレスデータＡＯを「０」から「１」に立
上げると、ＡＮＤゲート（２２）出力が「１．になると
共にＯＲゲート（２３）出力が１０」になる。これより
高圧印加回路（７〉からは６ボルトのＶ　ＤＤ電圧が出
力され、且つ高圧印加回路（８）からは零ボルトが出力
される。

従ってＮ−ＭＯ５（４）がオンすると共にＮ−ＭＯ８（
５）がオフし、奇数アドレスのビット線ＢＬＯが選択さ
れたことになる。そこでＮ−ＭＯ３（３）のデータの読
み出しと同様に、Ｎ−ＭＯ８（２）に書き込まれたｒ□
、の論理情報がＮ−ＭＯ３（４）、書き込み回路（２６
）、及び読み出し回路（２７）を介してＮＯＲゲート（
２８）及びＮＡＮＤゲート（２９〉に印加されると、Ｎ
−ＭＯ８（３２）がオンし、データ端子（１３）からは
「Ｏ」（プログラムデータＢの最下位ビット）が読み出
されてベリファイされることになる。その後、時刻ｔ、
において、アドレスデータＡＯが「１」から「Ｏｌに立
下がると共にＯＲ信号が「０」から「１」に立上がり、
次の偶数アドレス及び奇数アドレスのプログラムデータ
の同時書き込み動作が移ることになる。つまり前述の一
連の動作によって、Ｅ１’ＲＯＭ（１）の偶数アドレス
及び奇数アドレスの計２アドレスのプログラムデータの
同時書き込み及びベリファイが１サイクルだけ為された
ことになる。

尚、本実施例において、偶数アドレスのプログラムデー
タＡと奇数アドレスのプログラムデータＢの最下位ビッ
トＤＯが共に「０」の場合について説明したが、偶数ア
ドレスのプログラムデータＡの最下位ビットＤＯと奇数
アドレスのプログラムデータＢの最下位ビットＤＯが夫
々、′１」’Ｏ」ｐ’ＯＪ’ｌ」、’ｌ」’１」の場合
についても、第２図のタイミングチャートを基に第１図
の回路動作を追っていけば、偶数アドレスと奇数アドレ
スの計２アドレスのプログラムデータの同時書き込み及
びベリファイが可能となることは、明白である。

また本実施例においては、偶数アドレスと奇数アドレス
の２アドレスにおけるプログラムデータを同時に書き込
むのみならず、エアドレスづつ書き込むことも可能であ
る。つまり、同時書き込み８号２　ＢＷＩｊ：’　Ｉ　
Ｊ　ニｔｔｔｉｆ、ラッチ回路（１４）カセットされる
為、ＡＮＤゲート（２２）（２５）及びＯＲゲート（２
３〉は動作状態となり、ＡＮＤゲート（２２）及びＯＲ
ゲート〈２３〉はアドレスデータＡＯに基づいて相補的
に動作し、ＡＮＤゲート（２５）はデータＤＯをそのま
ま出力することになる。従って書き込み信号ＷＲが「１
」の状態の時、Ｎ−ＭＯ５（２）（３）には夫々異なる
時刻に論理情報が書き込まれることになる。即ち、１ア
ドレスづつのデータの書き込みが可能となる。

またエアドレスづつ書き込まれたデータをベリファイす
る場合、同時書き込み信号２ＢＷが「１」の状態で、通
常のベリファイモードにすれば、ＥＰＲＯＭ（１）の１
アドレス分のデータを書き込むｌサイクル期間において
、書き込まれた１アドレス分のデータのベリファイが可
能となる。

以上より、ＥＰＲＯＭ（１）の奇数アドレスと偶数アド
レスの２アドレスにおける論理情報を、該ＥＰＲＯＭ（
１）に同時に書き込むことができる為、ＥＰＲＯＭ（１
）への論理情報の書き込み時間を従来の１７２に短縮で
きることになる。

（ト〉発明の効果 本発明によれば、ＥＰＲＯＭの奇数アドレスと偶数アド
レスにおける論理情報を、該ＥＰＲＯＭに同時に書き込
むことができる為、ＥＰＲＯＭへの論理情報の書き込み
時間を短縮できることになる。その結果、出荷側におい
てはＥＰＲＯＭ内蔵マイクロコンピュータの出荷選別を
迅速に行なうことができ、ユーザー側においても、マイ
クロコンピュータ内蔵のＥＰＲＯＭにプログラムデータ
を迅速に書き込むことができる等の利点が得られる。

【図面の簡単な説明】

第１図は本発明のＥＰＲＯＭ内蔵マイクロコンピュータ
を示す回路図、第２図は第１図の動作を説明するための
タイミングチャートである。 （１）・−ＥＰＲＯＭ、　　（７）（８）・・・高圧印
加回路、（１４）・・・ラッチ回路、　〈１７）・・・
出力回路、　（２１）・・・駆動制御回路、　（２６〉
・・・書き込み回路。

Claims (2)

【特許請求の範囲】
1. （１）少なくとも、奇数アドレスの論理情報を記憶する
   第１のメモリセルが配置された第１のビット線と、該第
   １のビット線を選択する第１の選択トランジスタと、偶
   数アドレスの論理情報を記憶する第２のメモリセルが配
   置された第２のビット線と、該第２のビット線を選択す
   る第２の選択トランジスタとを有するＥＰＲＯＭと、 前記第１の選択トランジスタを駆動する第１の駆動回路
   と、 前記第２の選択トランジスタを駆動する第２の駆動回路
   と、 前記第１のメモリセル及び前記第２のメモリセルに夫々
   奇数アドレス及び偶数アドレスの論理情報を書き込む書
   き込み回路と、 を備えたＥＰＲＯＭ内蔵マイクロコンピュータにおいて
   、 奇数アドレス及び偶数アドレスを識別する識別信号に基
   づいて、奇数アドレス及び偶数アドレスの一方の論理情
   報をラッチするラッチ回路と、前記第１のメモリセル及
   び前記第２のメモリセルに夫々奇数アドレス及び偶数ア
   ドレスの論理情報を同時に書き込むための同時書き込み
   信号に基づいて、前記ラッチ回路にラッチされた一方の
   論理情報と前記ラッチ回路にラッチされない他方の論理
   情報とを出力する出力回路と、 前記識別信号及び前記出力回路の出力に基づいて、前記
   第１の駆動回路及び前記第２の駆動回路を制御する駆動
   制御回路とを備え、 前記同時書き込み信号の発生時、前記第１のメモリセル
   及び前記第２のメモリセルに夫々奇数アドレス及び偶数
   アドレスの論理情報を同時に書き込むことを特徴とする
   ＥＰＲＯＭ内蔵マイクロコンピュータ。
2. （２）前記第１のメモリセル及び前記第２のメモリセル
   に夫々奇数アドレス及び偶数アドレスの論理情報を同時
   に書き込むための期間と、前記第１のメモリセル及び前
   記第２のメモリセルに記憶された論理情報をベリファイ
   するための期間とを合わせて、ＥＰＲＯＭの１サイクル
   の書き込み期間とすることを特徴とする請求項（１）記
   載のＥＰＲＯＭ内蔵マイクロコンピュータ。