JPH0371354A - メモリ・アクセス要求処理方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に、データ処理システムにおけるキャッ
シュメモリに関するものであり、とりわけ、主メモリか
らキャッシュメモリへのデータ及び命令の転送に関する
内容及びシーケンスを最適化する、記憶されている指令
の利用に関するものである。

Ｂ、従来技術 高性能プロセッサでは、多年にわたり一律化コンポーネ
ントによる総合システム設計としてキャッシュメモリシ
ステムを利用してきた。一般に、キャッシュメモリのア
クセス時間は、主記憶装置に比べてはるかに高速である
。例えば、キャッシュメモリは、連係するプロセッサに
近接して配置された比較的少数の高速データ記憶素子を
利用することができるが、主記憶装置は、多数の記憶素
子を利用し、かつ、プロセッサからある程度の距離をあ
けて配置されるのが普通である。キャッシュメモリシス
テムは、比較的短い時間間隔において用いられるのに適
した比較的小規模のデータ集合に迅速にアクセスするこ
とによって、主記憶装置のアクセス時間に関する制限を
克服するように設計されてきた。

これらキャッシュメモリシステムは、データ処理システ
ムにおいて経験的に判明した２つの特性を利用するよう
に設計されてきた。該特性のうち第１の特性は、参照の
空間的局所性として知られるものである。この特性は、
比較的短い時間間隔の間に、比較的わずかな値だけ異な
る主記憶装置内でのアドレスを備えたデータまたは命令
にアクセスするプログラムの傾向に関するものである。

換言すると、この特性によって、特定の目的ワードまた
はデータがプロセッサによって用いられる場合、主メモ
リのアドレス空間内においてすぐ隣接したデータが目的
データの利用と時間的に接近して用いられる確立が高い
状態に保たれるということである。

第２の特性は、参照の時間的局所性として知られるもの
である。この特性は、短い時間間隔の間に、同じデータ
または命令にアクセスするプログラムの傾向に関するも
のである。特定の目的データがプロセッサによってアク
セスされる場合、所定の時間間隔にこの目的データへの
アクセスが、繰り返されることになりやすい。これら２
つの特性を組み合わせることよって、キャッシュメモリ
の利用に関する基本ルールが得られる。キャッシュメモ
リには、最新の利用データに、このデータに隣接したメ
モリアドレスの内容を加えたものが含まれるのが望まし
い。

主メモリからキャッシュメモリへの転送は、単一の目的
ワードではなく、多重データワードを含むセグメントを
取出すことによって、さらに効率がよくなる。ある限界
までは、取り出すセグメントが大きくなるほど、キャッ
シュメモリに対する次の参照のうまくいく確立が高くな
る。セグメントとしてデータを取り出す方法には、必要
時にキャッシュメモリ内のデータを見つけ出す確立を高
める利点があるが、同時に、主メモリからキャッシュメ
モリへ転送されるデータの総量も大幅に増加することに
なる。このデータ量は、適正に管理しなければ、該シス
テムに遅延を付加する原因となる可能性がある。セグメ
ントが大きくなると、主メモリからキャッシュメモリへ
の転送を完了するのに必要な時間が延長される。転送時
間の延長は、プロセッサがセグメントの終端にアクセス
できるまでの遅延が増すことを意味する。また、主メモ
リとキャッシュメモリ間における後続の転送の開始も遅
延する可能性がある。

上記に加え、アクセスの要求時に、キャッシュメモリ内
でほとんどのデータが得られることを保証するため、さ
らに精密な方法が開発された。例えば、米国特許第４．
４３５．７５９号明細書は、命令のアドレスと命令によ
って、発生するキャッシュオペランド行シスのアドレス
とを連関させるハードウェアモニタに関するものである
。パイプラインデータ処理システムにこの方法を用いる
ことによって、モニタシステムは、同じ命令の次の実行
時に、どの行にアクセスすることになりそつかを見越し
、判定することが可能に？ｊる。米国特許第４゜４４１
．１５５号明細書は、ミス率の低下に焦点を会わせた、
合同（ｃｏｎｇｒｕｅｎｃｅ）クラスのアクティビティ
をより均一にすることによってキャッシュメモリのミス
数を減らす手段に関するものである。米国特許第４，４
６３，４２４号は、キャッシュメモリを再分して、同時
に実行される処理に適正なサイズのセクシ譚ンを割当て
ることにより、キャッシュメモリのミス率を低下させる
手段に関するものである。

キャッシュメモリの利用を管理するための別の方法には
、キャッシュメモリへのデータ及び命令の記憶を制限し
、情報の一部が、キャッシュメモリへ記憶せず、プロセ
ッサからメモリへ、あるいは、メモリからプロセッサへ
直接送られるようにすることが必要とされる。キャッシ
ュメモリの状況及び観測された書込みアクティビティを
利用して、メモリからキャッシュメモリへのデータ送り
を選択的に禁止することができる。米国特許第４゜４２
９．３８３号明細書は、キャッシュメモリの状況及び最
新のメモリ参照に基づいて、キャッシュメモリへのデー
タ記憶を制限する方法に関するものである。メモリの階
層は、メモリに対する一連のアクセス要求をモニタし、
所定の事象が生じると、これを表示することによって制
御される。例えば、直接アクセス記憶装置（ＤＡＳＤ）
（すなわち、ディスクドライブ）からの記憶が参照され
た最後の部分について修正されていない場合、この部分
の内容をキャッシュメモリに送ることができる。

このタイプの一連の要求におけるデータへのアクセスは
、データ送りを減少させることになりがちである。米国
特許第４．４１３３．４２０号明細書は、タスク識別子
に基づいて、キャッシュメモリシステム内で置換すべき
データ行を選択する方法、及び、キャッシュメモリから
早期に行を除去する方法に関するものである。米国特許
第４．１８９，７７０号明細書は、命令ミス時に、キャ
ッシュメモリの行の順次部分を命令バッファ（Ｉ−バッ
ファ）へ送る手段について教示するものである。

上記引用特許は、データまたは命令の全セグメントがキ
ャッシュメモリに記憶される、または、キャッシュメモ
リから排除される時を決めるための判定基準を利用して
いる。キャッシュメモリのミスに応答して全セグメント
を取り出すよつに決定すると、キャッシュメモリのアク
ティビティは、それがないためにキャッシュメモリのミ
スを生じることになったデータの転送に必要とされる時
間を超えてしまう可能性がある。この延長されたキャッ
シュメモリのアクティビティによって、キャッシュメモ
リシステムの潜在的性能が低下する可能性がある。メモ
リからキャッシュメモリへの隣接したデータ転送によっ
て生じる付加遅延は、参照の空間的及び時間的局所性を
活かすキャッシュメモリの利用によって得られる性能向
上を部分的に無効にする可能性がある。

システムの性能を高める１つの方法は、メモリからキャ
ッシュメモリへの行転送の進行中に、例えば、行バッフ
ァ（ラインバッファ）から行へ確実にアクセスできるよ
うにすることである。これによって、全セグメントの転
送が完了する前に、プロセッサに利用し得るセグメント
の始端でデータ転送が行なわれることになる。米国特許
第４，３７０．７１０号明細書は、主メモリからのデー
タ転送を待つ間、キャッシュメモリがロックされず、そ
れに対して行なわれる要求の流れに応え続ける、キャッ
シュメモリ編成に関するものである。

該システムの場合、転送されるデータには、ミスを生じ
させたデータ及びその周辺のデータブロックが含まれる
。データブロックは、主メモリに記憶されるのと同じ順
番で転送され、転送されたブロックの一部に対するアク
セスが、ブロック転送が完了するまでに、プロセッサに
よって行なわれる。しかし、ミスを生じた目的データの
すぐ後に参照されるデータが、メモリ内において転送さ
れるセグメントの終端近く、または、終端に位置する場
合には、このシステムで性能が向上することはない。こ
のデータは、行バッファのデータにアクセスする能力に
関係なく、遅延することになる。

Ｃ１発明が解決しようとする課題 従来、キャッシュメモリは、データまたは命令の全てが
転送され、記憶されるシーケンスを決定するための一定
の方法を用いてきた。シーケンスは、目的データに対す
るメモリ内でのデータの位置によってのみ決まるのが普
通である。全てのミスが同じように取り扱われる。最適
性能を得るため、キャッシュメモリ管理システムは、コ
ンピュータプログラムにおける反復挙動を利用するのが
望ましい。セグメントの実行毎に、プログラムのセグメ
ントによって行なわれるメモリアクセスのパターンが反
復される。さらに、該システムは、異なるプログラムセ
グメントがメモリアクセスの異なるパターンを備えてい
る可能性があることを認識しなければならない。最後に
、該システムは、全てのプログラムセグメントが参照の
空間的局所性を示すわけではかいことを認識すべきであ
る、これらのプログラムについては、行の一部しか利用
されないので、完全な行の転送による便益が得られない
。

００課題を解決するための手段 本発明は、メタ・ミス・ファシリティを備えたキャッシ
ュメモリシステムにおいて具現化される。

メタ・ミスファシリティは、キャッシュメモリのミス応
答とそのミスを生じさせた命令を連関させることによっ
て、メモリ及びキャッシュメモリの管理を最適化するの
に役立つものである。キャッシュメモリのミスが処理さ
れている間、くスを生じた目的データを含んでいた行に
対する参照がモニタされる。この情報は、このために予
約されたテーブルに記憶される。このテーブルは、この
ために予約された１組のアレイ、レジスタ、または、局
部記憶装置によって実現することができる。テーブルの
各項目は、　ミスを生じさせた命令によって識別される
。これらの命令が再度実施される場合には、命令に関す
るテーブル項目にアクセスすることによって、プロセッ
サに、データ要素のリスト、及び、任意選択により、主
メモリからキャッシュメモリへのデータ転送の望ましい
順序が与えられる。

転送される行内でデータの適正な順序づけを行なう以外
に、本発明によるメタ・ミス・ファシリティは、例えば
、その行内のデータは、ミスを生じさせた命令に続く命
令によって参照されることはないので、その行をキャッ
シュメモリに入力すべきではないといった判定を行なつ
ための基準を規定することができる。メタ・ミス・ファ
シリティは、また、ある行がキャッシュメモリからのア
クセスを受けていないことを検出すると、その行のデー
タの限定されたサブセットを行バッファへ転送可能にす
る。この構成の場合、プロセッサは、主メモリから実際
に用いられるデータだけを転送する。この戦略は、不必
要な行置換を回避し、スラッシングを減少させるのに役
立つ。

Ｅ、実施例 以下には、本発明による典型的なメタ・ミス・ファシリ
ティについて説明を行なう。

キャッシュメモリシステムは、ＩＢＭ社製のＳ／３７０
プロセツサのような最新式の本体コンピュータに用いら
れるのが普通である。このタイプのシステムの場合、デ
ータは、主メモリに記憶される。プロセッサは、データ
に対する要求をキャッシュメモリに送る。キャッシュメ
モリにこれらの要求の目的データが納められていれば、
主メモリを巻き込まずとも、要求が満たされることにな
る。しかし、要求の目的データがキャッシュメモリに常
駐していなければ、キャッシュメモリのミスが生じるこ
とになる。キャッシュメモリのミスは、主メモリから目
的ワードを要求することによって解消される。目的ワー
ドを含む固定サイズのセグメントが、プログラムにおけ
る参照の空間的局所性を利用すべく、行バッファを介し
てキャッシュメモリに転送される。

本発明は、行内のデータが主メモリから与えられるシー
ケンスを変更して、該データにアクセスするプログラム
によってそれらが用いられる順序と一致させるように、
メモリコントローラが命令を受けるシステムにおいて具
現化される。メモリコントローラによってメモリに与え
られる情報は、キャッシュメモリのミスを生じさせるそ
れぞれのプログラム命令に適応するようになっている。

これら同じ命令によって生じるキャッシュメモリのミス
が後続する場合に体験する可能性のある遅延を減らすた
め、再順序づけが行なわれる。

再順序づけに加え、さらに、プログラムがその行の全て
を利用するわけではないということが分かっている場合
、メモリから部分的な行伝送が行なえるようにするのも
望ましい。もう１つの望ましい特徴は、キャッシュメモ
リへ転送する必要はないが、行バッファにだけは送るの
が望ましい目的データを区別するファシリティである。

短命なミスと称されるタイプのキャッシュメモリのミス
に応答してこれらの特徴が両方とも利用される。

メモリから行が検索される場合に（キャッシュメモリの
ミスに続いて）、この説明で用いられるような短命な（
ｅｐｈｅｍｅｒａｌ　）ミスが生じ、メモリから行が検
索される間に、もとのミスを生じさせた同じ命令によっ
て、異なる行のデータにキャッシュメモリのミスが生じ
ることになる。

本発明によるシステムは、キャッシュメモリのミスに続
いて、メモリからアクセスされるデータの再順序づけを
行なう命令コマンドを発生することによって、これらの
目的を適えるものである。

キャッシュメモリのミスを生じる各プログラム命令毎に
、将来の再順序づけ指令が生成される。再順序づけ指令
によって示されたシーケンスでデータにアクセスするこ
とによって、システムの性能が向上する場合、その指令
（コマンド）は記憶され、それぞれの命令によってキャ
ッシュメモリのミスが生じる毎に、後続する検索が施さ
れる。プロセッサのアクセスパターンから導き出される
経験的データによって、メモリからデータ検索を行なう
シーケンスの最適化が可能になる。本発明は、また、ア
クセスされた行におけるデータの一部しか含んでいない
シーケンスの検索を行なう方法、及び、行を部分的にし
か検索しないことが望ましい場合に、これを判定する基
準を提供する。

指令の再順序づけ、部分的行検索、及び、キャッシュメ
モリを選択的にバイパスする指令を利用することによっ
て、キャッシュメモリシステムを含むデータ処理システ
ムの性能が向上する。これらの技法によって、最初に利
用するデータが、確実にメモリから最初に取り出される
ことになる。

さらに、これらの技法は、主メモリからキャッシュメモ
リへ転送されるデータの総量を減少させるのに役立つ。

第２図は、プロセッサ１０、キャッシュメモリ２０、行
バツフア３０１　　メモリコントローラ４０１及び、主
メモリ　５０を含む典型的な先行技術によるシステムの
ブロック図である。プロセッサ１０は、ワードのアドレ
スをキャッシュメモリ２０に送り込むことによって、キ
ャッシュメモリ２０からデータのワード（例えば、３２
ビツトのデジタル値）を要求する。このワードは、下記
において目的ワードと称することにする。キャッシュメ
モリ２０に、目的ワードが常駐するマルチワードセグメ
ントまたは行のデータが含まれている場合、主メモリ５
０からデータを取り出さなくても、要求を満たすことが
できる。しかし、目的語が存在しなければ、キャッシュ
メモリのミスが生じる。

キャッシュメモリ２０は、ミスの生じたワードのアドレ
スをコントローラ４０に送る。このアドレスに応答し、
コントローラ４０は、メモリ５０に対し目的ワードを含
むダブルワード（例えば、６４ビツト）を行バツフア３
０に送るように命じる。

次に、行バツフア３０は、プロセッサ１０が目的ワード
を利用できるようにする。

目的ワードが主メモリ５０から行バツフア３０へ転送さ
れる際、例示のシステムは、目的ワードの常駐する行の
データのうち残りのデータを１度にダブルワード１つず
つメモリ５０から転送することによって、参照の空間的
局所性を利用しようとする。従って、キャッシュメモリ
のミスが生じると、プロセッサは、それが要求したデー
タ値と、目的ワードが常駐する行を構成する追加データ
値を加えたものを受信する。行サイズは、固定されてい
るのが普通である。

下記の例において、１行のデータには１２８バイトが含
まれており、１２８バイトの境界で境界合せが施されて
いる。数行は、１６のダブルワード（ＤＷで表わす）か
ら成り、各ＤＷには、８バイトが含まれており、各ＤＷ
は、ａバイトの境界で始まる。従って、プロセッサ１０
が目的ワードにアクセスしようとして、キャッシュメモ
リのミスが生じると、メモリ５０は、目的ワードに３１
の付加ワードを加えたものを含む行を戻す。該技術の熟
練者であれば、このシステムを容易に拡張して、他のキ
ャッシュメモリの行サイズ及びワードサイズにすること
ができる。

下記シーケンスは、メモリ５０からキャッシュメモリ２
０への全ての転送について、先行技術のキャッシュメモ
リシステムによって利用されるシーケンスの特色をよく
表わしたものである。該シーケンスにおいて、目的アド
レスは、最初に戻されるＤＷである。その行における残
りのＤＷは、ＤＷのアドレスを増す順序で戻され、行バ
ツフア３０に入力される。目的ＤＷがその行に最低アド
レスを有していない場合、そのアドレスが目的ＤＷより
も低いＤＷが、最高アドレスを備えたＤＷに後続する（
例えば、ｔ３．１４．１５．０１１．２・・・）。この
シーケンスは、　′省略時”シーケンスと呼ばれる。

行バツフア３０の内容が、行転送の完了後、キャッシュ
メモリ２０に納められる。行の転送中に、プロセッサ１
０は、転送された個々のＤＷに対し行バツフア３０から
アクセスすることができる。

行転送が完了すると、行バッファの内容がそっくりキャ
ッシュメモリに記憶されることになる。

第１図は、本発明の実施例を含む改良形データ処理シス
テムのブロック図である。第１図に示すシステムにキャ
ッシュメモリのミスが生じると、プロセッサ１０は、メ
モリ５０から再検索される行の再順序づけに備えて、あ
らかじめ指令が記憶されているか否かを判定する。その
命令に関して再順序づけ指令が見つからなければ、主メ
モリ５０からのデータ検索は省略時シーケンスが行なわ
れる。いずれにせよ、再順序づけ指令アセンブリ（ＲＣ
Ａ）８０は、データがメモリ５０から行バツフア３０へ
転送される間、行バッファに記憶されるワード及びプロ
セッサ１０によって行Ａわれるキャッシュメモリへのア
クセスをモニタする。

ＲＣＡ８０は、行の転送時に、その行におけるどのＤＷ
が用いられるかを確認する。ＲＣＡ６０は、また、１の
ＤＷが用いられるシーケンスを確認する。このモニタ結
果が、目的行におけるワードにアクセスするのに望まし
い順序を表わす再順序づけ指令である。プロセッサによ
って要求された時、バッファ内にその行の少なくとも１
つのワードでもない場合に限り、この指令が再順序づけ
指令テーブル（ＲＣＴ）７０に記憶される。

キャッシュメモリのミスの発生時に、そのミスを生じさ
せた命令に対応する再順序づけ指令が見つかると、ＲＣ
Ｔ７０は、行バツフア３０及びメモリ５０に対し、主メ
モリ５０からＤＷを送り出すのに望ましいシーケンスを
規定した情報を提供する。伝送前に、メモリ５０による
ＤＷの適正な再順序づけを確保するため、メモリコント
ローラ４０にはシーケンスコントローラ９０が追加され
る。行バツフア３０用のシーケンスコントローラ９０は
、メモリ５０からの再順序づけされたＤＷの受信を調整
する。

第３図には、行バツフア３０及びＲＣＡ６０内で制御装
置を利用して再順序づけ指令を発生させることができる
方法が、さらに詳細に示されている。この実施は、プロ
セッサ１０が、キャッシュメモリ２０に対して行なうア
クセスと並行して行バツフア３０にアクセスできるとい
う仮定に立つものである。

行バツフア３０は、それぞれのフィールド３２ａ−ｐに
ＤＷＯ〜１５を収容している。ＤＷに関するデータは、
メモリ５０から読み込まれる際、適合するフィールドに
入力される（例えば、行内で最低のアドレスを有するＤ
Ｗは、ＤＷ３２ａに納められ、最高のアドレスを有する
ＤＷは、ＤＷ３２ｐに納められる）。Ｄ　Ｗ　３２　ａ
−ｐは、ＤＷ３２ａ−ｐの状況及びアクセスの経過に関
連した情報を供給する、それぞれの有効ピッ）３４ａ〜
ｐ及びそれぞれの参照ピッ）　３８　ａ−’−’ｌを備
えている。

まず、キャッシュメモリのミスが生じると、全ての有効
ビット３４ａ−１）及び参照ビット３６ａ〜ｐが、セッ
トされて、ダブルワードＤＷＯ−ＤＷ１５が無効であり
、参照されていないことが示される。ＤＷＯ〜ＤＷ１５
が主メモリ５０から行バツフア３０にロードされると、
それぞれの有効ピッ）３４ａ〜３４ｐがセットされて、
有効データであることが示される。それぞれのＤＷ３２
　ａ〜ｐが初めてプロセッサ１０のアクセスを受けると
、参照ピッ）　３８　ａ−１がセットされ、参照データ
であることが示される。

キャッシュメモリのミスが生じると、まず、目的ＤＷが
メモリ５０から行バツフア３０に転送される。次に、こ
のＤＷに関する有効ビットがセットされ、有効とされる
。行バツフア３０が各１Ｍ次ＤＷを受信する毎に、その
それぞれの有効ビットがセットされる。

データがメモリ５０から行バツフア３０に転送されるに
つれて、ＲＣＡ６０は、再順序づけ指令をアセンブルし
ていく。ＲＣＡ６０は、ＲＣＡ制御ＨＷ６２．　　行バ
ツフア３０内における位置に関して、参照ＤＷの時間順
のリストを保持しているメモリ６４、再順序づけ指令に
おけるＤＷの数のカウントを保持しているレジスタ６６
、及びプロセッサ１０が行の転送時に与えられるデータ
値を待っている場合に限りセットされる遅延標識６８か
ら構成される。

キャッシュメモリのミスが最初に生じる時、メモリ６４
には、１つの項目、すなわち、行バッファにおける目的
ＤＷの位置に対するポインタが含まれている。ＤＷカウ
ントレジスタ６６の値は、！であり、遅延標識６８は、
　リセットされる。

目的ＤＷが行バッファに転送されると、プロセッサ１０
は、目的ワードにアクセスし、次に、そのアクティビテ
ィを再開する。ミスを生じさせたアクセス要求に後続す
るアクセス要求のタイミングによって、再順序づけ指令
の内容に影響するいくつかの異なる作用が生じる可能性
がある。

第４図は、プロセッサ１０がＤＷの要求を行なう毎にた
どるステップを要約したフローチャートであり、結果と
して、再順序づけ指令が発生する。

最初のステップ４１０においてプロセッサ１０がアクセ
スしているＤＷが、現在メモリ５０から行バツフア３０
へ転送中の行に含まれているか否かの判定が行なわれる
。

ある行が転送中であり、プロセッサ１０によってアクセ
スされているＤＷがその行に含まれている場合、下記の
３つのステップの１つが行なわれる、 ステップ４１２で、アクセスされているＤＷが行バツフ
ア３０に含まれており、有効であって（すでにメモリ５
０から転送されている）、参照されている（メモリ５０
から行バツフア３０への転送以降、プロセッサ１０によ
ってすでにアクセスされている）場合、そのＤＷは、プ
ロセッサ１０に送られる（ステップ４１４）。この場合
、有効ビット３４、参照ビット３６、リスト６４、カウ
ント６６、または、遅延標識６８には、変更がない。

ステップ４１６　において、アクセスされているＤＷが
行バツフア３０に含まれており、有効（メモリ５０から
行バツフア３０へすでに転送されている）及び非参照（
まだプロセッサ１０によってアクセスされていない）と
表示されている場合には、ステップ４１８が実行される
。ステップ４１８において、ＤＷがプロセッサ１０に送
られ、参照ビット３６が参照値にセットされ、行内にお
けるＤＷ３２の位置を指定する４ビツトの表示がリスト
６４に加えられ、カウント値が１だけ増加する。有効ビ
ット３４及び遅延標識６８は、このアクセスの影響を受
けない。

ステップ４１６において、行バツフア３０内のアクセス
されているＤＷが、無効（まだメモリ５０から行バツフ
ア３０に転送されていない）と表示されている場合、Ｄ
Ｗは、この時点においてプロセッサ１０に送ることはで
きない。この場合、ステップ４２０が実行されて、遅延
標識がセットされる。次に、プロセッサ１０は、目的Ｄ
Ｗが行バツフア３０に書き込まれるまで、ステップ４１
６及び４２０のループを繰返す。これが行なわれると、
ステップ４１６からステップ４１８に分岐して、前述の
処理が実施される。ステップ４１４に分岐して、ＤＷが
プロセッサ１０に送られることにより、転送が完了する
。

メモリ　５０から行バツフア３０への行転送が終了する
と、ステップ４２１から始まる、第４Ａ図に示すアクシ
ロンが開始される。ステップ４２１において、ＲＣＡ制
御装置６２は、遅延標！１１６８をチエツクする。ステ
ップ４２２で、遅延標識６８がセットされていなければ
、ステップ４２４において、アセンブルされた再順序づ
け指令が廃棄される。この場合、遅延標識６８は、プロ
セッサ１０によって参照された各ＤＷが、要求時に利用
可能であったことを明らかにする。プロセッサのデータ
アクセスのどれにも遅延がなかったので、それ以上再順
序づけを行なっても便益は得られない。

しかし、ステップ４２２において、遅延標Ｔａ６８がセ
ットされている場合には、ステップ４２６において、ア
センブルされた再順序づけ指令がＲＣＴに記憶される。

この指令は、キャッシュメモリのミスを生じさせた命令
の再発時に、ＲＣＴから自動的に検索される。プロセッ
サがデータを待つことによって費やす時間が短縮される
ので、メモリ５０から行バツフア３０に転送されるＤＷ
の再順序づけを行なうことによって、プロセッサの性能
が向上する。非参照ＤＷは、そのシーケンスにおいて時
間的に後の位置へ転送するか、そのシーケンスから完全
に除去することが望ましい場合もある。これは、例えば
、命令の最初の実行時に、非参照ＤＷがメモリ５０から
転送される場合に行なわれる。行転送の完了後に行なわ
れるＤＷの参照を引続きモニタするのは望ましくない、
というのも、これらのＤＷの全ては、プロセッサ１０に
よる参照時に、キャッシュメモリで得られるためであり
、従って、それ以上再順序づけをしても便益を得ること
ができない。

ステップ４１０において、所定の命令の実施によるキャ
ッシュメモリのミスのため、ある行が現在転送されてお
り、プロセッサ１０によってアクセスされるＤＷがその
行に含まれていなければ、キャッシュメモリ２０から目
的ワードを検索しようとする。目的ＤＷが、キャッシュ
メモリ２０に含まれていなければ、キャッシュメモリの
新しいミスが生じたことになる。

ステップ４１０において、行バツフア３０に目的ＤＷが
含まれていなければ、ステップ４２８で、短命なミスが
生じたか否かの評価が行なわれる。

短命なミスが生じるのは、所定の命令によって要求され
るメモリアクセスに応答して、ある行がメモリ５０から
行バツフア３０へ現在転送中である場合と、キャッシュ
メモリのミスが、同じ命令であるが、異なる行のワード
について生じる場合である。

ステップ４２８において、これらの条件に合致すると、
ステップ４３２において、前のミスに対する再順序づけ
指令が、再順序づけ指令テーブルの項目（ＲＣＴＥ）と
してＲＣＴ７０に記憶される、ＲＣＴ及びＲＣＴＥの構
造については、第５Ａ図及び第５Ｂ図に関連して後述す
る。

第４図を参照すると、ステップ４２８で短命なミスが生
じた場合、ステップ４３２で、短命標識８０がオンにな
る。行バツフア３０で現在アセンブル中の行が、現在の
キャッシュメモリのミスを生じさせたものと同じ命令を
満たすので、ライン３０の行から生成された再順序づけ
指令が、現在のキャッシュメモリのミスに対して用いら
れる。

この同じＲＣＴＥ７２が、この命令によって生じる現在
及び将来のキャッシュメモリのミスに用いられることに
なり、利用される順番にメモリ５０から行バツフア３０
へＤＷの転送が行なわれる。

この命令が実施される毎に短命なミスが生じ、それぞれ
異なる行のデータが参照される。実際に参照されたＤＷ
だけが行バッファに転送され、行バッファの内容は、キ
ャッシュメモリ２０に転送されない。

このデータに関する全てのアクセスは、行バツフア３０
によって行なわれる。ただし、これらの行内のアクセス
を受けるＤＷに関する相対位置及びシーケンスは、一定
のままである。真に短命なミスに応答してアクセスされ
るデータ行について、キャッシュメモリ内の参照が行な
われないので、ＲＣＡに記録されているＤＷだけがアク
セスされる。

この情報は、記録されたＤＷだけに短命なミスが生じる
場合、メモリの通信量を減らすのに利用できる。

短命なミスは、目的データに対するキャッシュメモリ内
での参照が行なわれない場合に限って生じるので、性能
向上の見地からすると特殊なケースである。参照の時間
的及び空間的局所性のため、データは近い将来において
用いられることになる可能性があるので、データは、メ
モリ５０からキャッシュメモリ３０へ転送されるのが普
通である。

経験的に、特定の命令の実行時にプロセッサ１０が参照
する行が、同じ命令の次の実行前または実行時に再度参
照されることはないということが分っている場合、キャ
ッシュメモリ２０にその行を記憶しても、便益は期待で
きない。本発明は、あまり有害な影響を及ぼすことなく
、キャッシュメモリ２０へ転送されるデータの量を減少
させることが可能である。

ステップ４２８において、短命なミスが生じなかったと
判定されると、ステップ４３０が実行されて、そのＤＷ
を含む行が行バツフア３０へ転送され、新しいＲＣＴＥ
７２が発生する。ステップ４１４．４２４．４２Ｂ、ま
たは、４３２が完了すると、プロセッサ１０は、ステッ
プ４００で、もう１つの命令を実行し、さらにデータ要
求を開始することができる。

第５Ａ図を参照すると、ＲＣＴ７０の構造が詳細に示さ
れている。このＲＣＴは、Ｋが２Ｎに等しいとした場合
、Ｋ個の項目（ＲＣＴＥ）を備えている。ＲＣＴ７０の
各ＲＣＴＥは、ＲＣＴＥを発生する動機となった、キャ
ッシュメモリのミスを生じさせたＮビットのアドレスの
命令から生成されたハツシュ関数によってアドレス指定
される。

各ＲＣＴＥには、ハツシュ関数に用いられなかったＮビ
ットの命令アドレスのビットを保持する、（Ｍ−Ｎ）ビ
ットアドレスフィールド７４が含まれている。キャッシ
ュメモリのミスに出くわすと、選択されたＮビットの命
令アドレスを用いて、ＲＣＴがアドレス指定される。次
に、アドレス指定された項目のアドレスフィールドが、
残りの（Ｍ−Ｎ）ビットの命令アドレスと比較される。

これらが等しければ、アドレス指定された項目は、その
ミスを生じさせた命令に対するものである。さもなけれ
ば、そうではない。

その項目がミスを生じさせた命令に対するものでなけれ
ば、その命令に応答して発生する場合、新しいＲＣＴＥ
が既存の項目にオーバーライドされることになる。

第５Ｂ図に示す指令フィールド７６には、実際の再順序
づけ情報が含まれている。短命標識８０は、上述のよう
に、短命ミスを繰返し生じさせる命令の表示に用いられ
る。ＤＷカウント８２によって、ＲＣＴＥのアセンブル
中に実際に参照されたＤＷの数が示される。残りの１６
の指示フィールド８４ａ〜８４ｐは、適正な時間順に、
命令の実行時に参照される各ＤＷに関する行内の位置を
示す。本発明のこの実施例の場合、指示フィールド８４
ａ〜８４ｐは、行内におけるそれぞれ異なるダブルワー
ドを表わす４ビツト値である。

ＲＣＴＥ７２における最後のフィールドは、有効ビット
７８である。該システムを最初に使用する時、各ＲＣＴ
Ｅ毎に有効ビットはオフになる。

ＲＣＴＥが記憶されるにつれて、新しい各ＲＣＴＥ毎に
有効ビットがオンになる。

第８図には、再順序づけ指令がある場合とない場合の両
方において、メモリ５０からＤＷの検索を行なう方法に
ついて説明したフローチャートである。ステップ５００
にわけるプロセッサ１０によるデータアクセス要求の後
、ステップ５１０が実行される。ステップ５１０では、
目的データがキャッシュメモリ２０に納められているか
否かの判定が行なわれる。納められていれば、ステップ
５１２において、そのデータはキャッシュメモリ２０か
ら戻される。納められなければ、その要求を満たすのに
用いることが可能なＲＣＴＥが存在するか否かの評価が
行なわれる。

キャッシュメモリのミスを生じさせた命令に関連する有
効なＲＣＴＥ７２がなければ、ステップ５１６において
、メモリ５０は条件に従い、省略時シーケンスを用いて
、行内のＤＷを戻す。この場合、ＲＣＡ６０を用いて、
再順序づけ指令を発生すべきか否かの判定が行なわれる
。最初に、目的データ値を含むＤＷが戻され、これに、
順次より高いアドレスを備えたＤＷが後続する。これら
に、目的データ値のアドレスより低いアドレスを備えた
ＤＷ（あるとすれば）が、やはり昇順に後続する。第４
図に示すように、ＤＷの参照がモニタされ、再順序づけ
指令の設定に必要な判定基準が満たされるか否かの判定
が行なわれる。ステップ５１４において、キャッシュメ
モリのミスを生じさせた命令に関連する有効なＲＣＴＥ
が存在する場合、ステップ５２４が実行される。このス
テップにおいて、メモリコントローラ４０は、ＲＣＴＥ
の制御を受けるＤＷ（すなわち、バッファ３０に対する
行の転送時に参照されたＤＷ）の数であるＤＷのカウン
ト８２をまず求めることによって、再順序づけ指令を受
諾し、解釈する。ＤＷ指示子８４ａ−ｐのこの数は、メ
モリコントローラ４０によって、適合する時間的シーケ
ンスでＲＣＴＥの指令フィールドから送り出される。

指示子８４ａ−１の伝送後、メモリコントローラ４０は
、ステップ５２６において、短命標ｍ８０を評価し、現
在のキャッシュメモリのミスが短命なミスか否かの判定
を行なう。ミスが短命の場合、メモリコントローラ４０
は、その伝送を終了し、制御は、ステップ５００に戻さ
れる。また、行バツフア３０は、短命ミスの場合、ＲＣ
ＴＥにアクセスし、同様に、ＤＷの参照後における伝送
の終了に備える。

ステップ５２６において、現在のキャッシュメモリのミ
スが短命でないと判定される場合、ステップ５２８が実
行される。ステップ５２８において、メモリコントロー
ラ４０は、短命なミスの場合に限り、４ビツト指示子８
６の表示された数を時間順に伝送する。しかしながら、
非短命ミスの場合、行内の残りのＤＷの全てが、やはり
伝送される。このステップは、キャッシュメモリの行の
フルサイズ（及び参照の時間的及び空間的局所性）を利
用する。ＲＣＴＥ７２の制御下でロードされたＤＷがス
キップされる場合を除き、残りのＤＷは省略時シーケン
スで転送される。このシーケンスには、目的アドレス（
もしあれば）を超える最小アドレスで始まる漸増アドレ
スが含まれている。

最大のアドレスに続いて、目的アドレス（もしあれば）
未満のアドレスが昇順で送り出される。

再順序づけ指令が用いられている場合でも参照及び遅延
に関して、行アクティビティのモニターが自動的に行な
われる。ステップ５３０において、行転送の終了時に、
ＲＣＡ８０は、遅延に出くわしたか否かの判定を行なう
。ＲＣＴＥを利用して、キャッシュメモリのミスに応え
、ステップ５３０において遅延に出くわしていないとい
うことになれば、ステップ５３２が実行され、この命令
について新しいＲＣＴＥは生成されない。ステップ５３
０の実行によって、とのＲＣＴＥを利用して遅延が生じ
たということが示されるまで、以前のＲＣＴＥは保持さ
れる。この場合、遅延標識がセットされていることが分
ると、このミスの処理中に発生したＲＣＴＥが、ＲＣＴ
における前のＲＣＴＥに取って代る。この手順は、第４
Ａ図に関連して既述のものと同じである。

当該技術の熟練者には明らかなように、上述の実施例は
、再順序づけの概念を利用した本発明について可能性の
ある数多くのバリエージ譚ンの１つにすぎない。以上の
説明は、単一プロセッサ構成に焦点を合わせたものであ
るが、キャッシュメモリシステムは、マルチプロセッサ
構成に拡張して用いられるし、本発明をこうしたシステ
ムに利用することも可能である。

第７図には、本発明の実施例を含む２つのプロセッサ構
成が示されている。単一プロセッサシステムとマルチプ
ロセッサシステムの両方に共通した項目は、第２図の場
合と同じ第７図の参照番号で識別される。プロセッサ１
０ａ及び１０ｂは、共用主メモリ５０１　　メモリコン
トローラ４０、シーケンスコントローラ９０、及び、共
用ＲＣＴ７０を備えた多重処理環境において動作する。

各プロセッサ（１０ａ、１０ｂ）は、それぞれのキャッ
シュメモリ（２０ａ、２０ｂ）、行バッファ（３０ａ１
３０ｂ）、　及び、　ＲＣＡ（８０ａ１６０ｂ）を備え
ている。

プロセッサ１０ａ及び１０ｂのそれぞれは、上述の単一
プロセッサ１０と同様に動作する。キャッシュメモリの
ミスの後、主メモリ５０からそれぞれの行バツフア３０
ａまたは３０ｂにデータが転送され、そこからそれぞれ
のキャッシュメモリ２０ａまたは２０ｂに転送される。

それぞれのＲＣＡＥＩＯａ及び６０ｂは、ミスの処理に
つれてＲＣＴＥを発生する。行転送中に、戻されるデー
タの順序づけによって生じる遅延に出くわすと、それぞ
れのＲＣＴＥがＲＣＴ７０に記憶される。同じ命令の後
続の実行時に、シーケンス制御装置９０及びメモリコン
トローラ４０が行バツフア３０ａ及び３０ｂにデータを
転送するシーケンスが、ＲＣＴＥ７２の利用によって変
更されることになる。

マルチプロセッサの実現には、単一プロセッサのバージ
ロンには見受けられない追加ケイパビリティが含まれる
。最初に、キャッシュメモリ２０ａに目的データがない
と判定されると、キャッシュメモリ２０ａは、メモリコ
ントローラ４０に対しそのデータにアクセスする要求を
出す。メモリコントローラ４０は、要求されたデータ項
目を含むデータ行のコピーを得るのに必要な処置をとる
。

そのデータがキャッシュメモリ２０内に存在する場合、
主記憶装置へのアクセスを行なわずに、直接キャッシュ
・キャッシュバス２２によって転送することができる。

２つのプロセッサ１０ａ及び１０ｂが共通のＲＣＴを用
いることによって、それぞれのプロセッサが他のプロセ
ッサによって発生したＲＣＴＥを利用できるようになる
。従って、各プロセッサは、ＲＣＴＥを利用できないキ
ャッシュメモリでの最初のミスの数が減少するという体
験をすることになる。

この例は、２プロセツサシステムに関連して示されてい
るが、当該技術の熟練者であれば、該システムを拡張し
、簡単により多くのプロセッサを含むようにすることが
できる。

第２の代替実施例には、上述のものと同様の単一プロセ
ッサ構成が含まれる。本発明の既述の実施例では、指示
子８４ａ〜８４ｐは、それぞれ、ある行におけるＤＷの
アドレスを表わした４ビツト値であった。これらの４ビ
ツト値によって、その行の始端に対して各ダブルワード
を指定することができる。データアレイの行がキャッシ
ュメモリの行の境界と一列に並ぶ場合（例えば、本発明
の本実施例において、アレイの行サイズが、３２ワード
で均等に分割できる場合）、このアプローチはうまくい
く。この場合、このミスを生じさせる命令を実行する毎
に、目的行内における同じ絶対位置のＤＷにアクセスし
ようとする。本発明のこの実施例について十分な便益を
得るには、ユーザは、アレイサイズを制限して、それら
とキャッシュメモリの行サイズとの整合がとれるように
すべきである。

メモリを最も有効に利用するため、アレイサイズにこの
制限を課すのは望ましくない場合もあり得る。しかし、
アレイの行のサイズが異なっていて、キャッシュメモリ
の行の境界と一列に揃わない場合には、そのキャッシュ
メモリのミスを生じさせる目的ＤＷが、キャッシュメモ
リに転送される行内のどの位１１０〜１５にでも生じる
可能性があり、指示子８４ａ〜８４ｐは、行バッファへ
ワードを転送するのに望ましい順序を指示することがで
きない。この場合、その行における絶対ワードアドレス
としてではなく、キャッシュメモリのミスを生じさせた
ＤＷのアドレスと相対的なりＷの参照シーケンスを指定
するのが望ましい。そのミスを生じさせたＤＷは、その
行の始端と終端との間のどこにでも位置する可能性があ
るので、これらの相対位置標識は、−１５と＋１５の間
で変動する値をとることができる。この範囲の値は、５
ビツトで表わすことができる。従って、本発明のこの代
替実施例では、指示子８４ａ〜８４ｐは５ビツトの値に
なる。

上記に加え、本発明のこの実施例において用いられるシ
ーケンス制御装置９０には、符号拡張した２の補数バー
ジロンによる５ビツトの相対アドレスを目的ＤＷに加え
て、その行における他のＤＷに対するアドレスを生成す
る加算器（図示せず）が含まれている。

相対アドレスを用いると、目的ＤＷを含んでいる行の前
の行または目的行の後の行に位置するＤＷが、ＲＣＴＥ
７２に指定の相対アドレスによって指示される可能性が
ある。いずれの場合にも、目的行の外部に位置するＤＷ
は、ＲＣＴＨのリストにないように扱われる。この場合
、これらのデータ値が参照されると、第２のキャッシュ
メモリのミスが生じ、別個に処理されることになる。５
ビツトの相対アドレスを用いることによって、ＲＣＴ７
０のサイズが比較的わずかしか増さない（ＲＣＴＥ当り
２バイト）４ビツトのアドレスに比べてプレキシビリテ
ィが大きくなる。

相対位置によるＤＷアドレスの指定は、短命なミスの処
理時に、とりわけ、便利である。短命なミスの生じやす
いデータ構造の一例として、各ブロックに次の制御ブロ
ックに対するポインタが含まれている制御ブロックの連
係リストがある。固定ブロック構造の場合、このポイン
タは、アクセスされるとミスを生じさせる該ブロック内
におけるワードのアドレスに対し一定量だけずらして離
された位置につく。このワードには、例えば、所望のブ
ロックにアクセスすると、これを表示するテスト値を含
むことができる。ＲＣＴ７０を利用して、非短命ミスに
対する同じメモリアドレスに位置するデータの最適な順
序づけが行なわれる。

短命なミスの場合、命令の実行毎に、異なるメモリアド
レスにアクセスする。

本発明の第３の実施例の場合、ＲＣＴＥにおける指示フ
ィールドに８４の数は（第５Ｂ図参照）、１行内のＤＷ
の数より少ないある数、例えば、８に制限することがで
きる。

ＲＣＴＥ７２のサイズを縮小することによって、いくつ
かの利点を実現することができる。再順序づけ指令の複
雑さが緩和され、プロセッサ１０とメモリ５０の間にお
ける指令の通信量が減少する。

さらに、ＲＣＴ６０のメモリにおける占有領域が減少す
る。

本発明のこの実施例は、第１の実施例のように、４ビツ
トの絶対アドレスと共に用いることもできるし、あるい
は、第３の実施例のように、５ビツトの相対アドレスと
共に用いることもできる。当該技術の熟練者には明らか
なように、ＲＣＴＥのサイズが、１行内における全ての
ＤＷを収容できるものであるか、あるいは、その何分の
１かの数のＤＷＬ、か収容できないものであるかに関係
なく、４ビツトアドレスと５ビツトアドレスのいずれを
利用すべきかの判定基準は、同じである。

本発明の第４の実施例の場合、上述の装置のよりいっそ
うの簡略化を伴うことになる。この実施例の場合、ＲＣ
ＴＥ指令フ指令フィールア項目７６図参照）は、１ｆ３
ビツトのベクトルに置き換えられる。このベクトルのビ
ットがセットされて、その行内のそれぞれのＤＷが行転
送時に参照されるか否かが示される。

このビットベクトルによって伝えられる唯一の再順序づ
け情報は、あるＤＷが行転送中に参照されたか否かとい
うことである。参照される順序でＤＷを転送する代りに
、この実施例の場合、ピッドベクトルで表わされる、優
先順位がＤＷに付与される。これらのＤＷは、全て、参
照されないＤＷより先に転送される。２つのグループ内
で（参照グループ及び非参照グループ）、ＤＷは省略時
シーケンスに従って転送される。本発明の第１の実施例
の場合と同様、キャッシュメモリの行サイズと整合しな
いアレイサイズが用いられると、ビットベクトルによっ
て伝達される情報は、どんな場合であれ、行バッファへ
ワードを送り込むのに望ましい優先順位を繁栄すること
ができない。

本実施例の利点は、主として、資源の利用が比較的簡単
で、効率がよいという点にある。ＲＣＴＥ７２のサイズ
は、６バイトだけ縮小され、ＲＣＴ７０全体としてのサ
イズも、これに従って縮小される。この実施例に用いら
れるシーケンス制御装置９０は、より簡単に実現するこ
とができる。

本発明の第５の実施例の場合、ＲＣＴは完全に排除する
ことができる。この実施例では、ＤＷの参照シーケンス
を設定する代替方法が用いられる。

アクヤスのモニタを行ない、再順序づけ指令における参
照データを集めるのではなく、本発明のこの実施例では
、現在実行中の命令に後続する命令に先立って走査を行
ない、現在主メモリ５０からロード中の行におけるデー
タにアクセスするか否かを判定する、プロセッサ１０と
一体になったファシリティ（図示せず）が用いられる。

この実施例は、現在の命令の実行中に入力される命令を
プロセッサが解読する。パイプラインプロセッサシステ
ムに用いるのに特に適している。

このタイプのシステムの場合、分岐経過テーブルに関連
して後続の命令を得ることにより、シーケンス制御装置
９０に適用されるデータ参照が、プログラムによってデ
ータ値の用いられる順序を確実に反映するようにできる
。

本発明のこの実施例の場合、プロセッサ１０によって命
令が読み取られる毎に、参照データを再生することがで
きるので、ＲＣＴ７０は任意選択である。ただし、この
実施例は、既述の他の実施例はどプロセッサの効率を大
きく高めることはできない。これは、要求されるＤＷの
正しいシーケンスに関して、プロセッサが、時宜を得た
やり方でメモリコントローラに命令することができない
ためである。この走査アプローチは、メモリシステムの
タイミングパラメータにかなり依存しており、従って、
この案を利用する場合、プロセッサはデータを待つ遅延
を経験することになる可能性がある。

以上の実施例のどれでも、最初のキャッシュメモリのミ
スが処理されている間に、第２のキャッシュメモリのミ
スに応じる能力を付加することによって、改良すること
ができる。この能力を実現するため、待ち行列ファシリ
ティとメモリコントローラ４０及び行バツフア３０を連
係させることが可能である。キャッシュメモリのミスに
続く、ＤＷの行の転送時に、キャッシュメモリ２０にな
いもう１つの行からのＤＷにアクセスしようとする命令
を実行することができる。こうして試みられるアクセス
は、もとのキャッシュメモリのミスに関する行転送時間
内に、データに対して行なわれる最初のアクセス要求と
なる可能性がある。

この場合、第２の行に対するアクセスを扱えるようにな
る前に、最初の行がキャッシュメモリへ送り込まれてい
る間、プロセッサは遅延に見舞われる。最初の行の転送
を中断して、第２のキャッシュメモリのミスに取り組む
ことによって、性能を向上させることができる。第２の
行転送の完了後、最初の行転送を完了させることができ
る。この特徴を実現するには、後続のミスを扱う間、最
初の行転送の進行状態は、ブツシュダウンスタックに記
憶しておくのが望ましい。

ネストされたミス、すなわち、ミス内のミスの取扱いに
は、ＲＣＴＥ内のもう１つの標識が用いられる。この標
識は、ネストされたミスとの最初の遭遇時に、ＲＣＡに
よってセットされ、さらに、ＲＣＴＥが利用される毎に
用いられる。メモリコントローラは、プロセッサに対し
非同期動作をし、参照ＤＷが与えられてから、この標識
によるキューを受け、進行中のミスを表わすデータがス
タックに重ねられるようにして、切迫したもう１つのミ
スを取扱えるようにするのが望ましい。

このタイプのアクティビティは、例えば、第２のミスの
完了時に、スタックがポツプされ、最初のミスが完了す
る点を除けば、メモリコントローラによる短命なよスの
取扱いと全くよく似ている。

ＲＣＡによって発生する情報は、第２のミスが生じる前
にアクセスされる行の一部を識別し、メモリコントロー
ラが、第２のミスの処理を促進するのに必要な第１のミ
スの一部だけを送り出すことができるようにする。

第８図には、典型的なスタックが示されている。

本発明のこの実施例に用いられるスタックは、シーケン
ス制御装置９０の専用メモリに記憶される。

スタックの各項目は、不完全な行、及び、中断時におけ
る行転送の進行を識別する。第８図に示すスタックには
、スタック項目１０４ａ及び１０４ｂが含まれている。

各スタック項目には、現在読取り中の行における次のＤ
Ｗのアドレスに対するポインタ（例えば、１０６ａ）、
部分的に充填された行バッファが納められている。キャ
ッシュメモリ２０における行のアドレスを識別するため
の牽引（例えば、１０８ａ）が含まれている。

本発明のこの実施例の場合、ＲＣＴＥに指示されている
ＤＷの全てが、第２のミスの発生時には処理されている
ものと仮定している。従って、スタック１０２は、最初
のミスについてのＲＣＴＨに対するポインタを保持する
必要はない。継続する最初のミスに関するＤＷは、省略
時シーケンスによって処理される。

第２図を参照すると、第２のミスの発生時に、シーケン
ス制御装置９０は、部分的に充填された現在の行バッフ
ァを無効の行として記憶するように、キャッシュメモリ
２０に対して信号を送る。

次に、制御装置９０は、読み取るべき次のデータ値のア
ドレスとキャッシュメモリ内の行に対するポインタを結
びつけることによって、スタック項目を生成する。この
スタック項目は、スタック１０２に重ねられ、有効と表
示される。

第２のミスは、前述のやり方で処理される。ミスに対す
る処理が完了すると、有効な項目かどうかについて、ス
タック１０２が検査される。この場合、最初の部分的ミ
スに関する項目が見つかる。

部分的行バッファがキャッシュメモリ２０から検索され
ている間に、この項目に含まれている次のＤＸのアドレ
スが主メモリ５０に送られる。アクセスされるワードの
アドレスは、行内におけるその位置を示しており、再構
成される行バッファにおける項目の有効ビットは、どれ
がさらにアクセスすべきＤＷであるかを示す。これらの
ＤＷは、省略時シーケンスで主メモリからアクセスされ
る。

行バッファが完全に充填されると、その有効ビットがセ
ットされ、キャッシュメモリに記憶される。

既述の本発明の対するもう１つの改良は、ＲＣＴの修正
であり、命令アドレスを関連させるものである。Ｎビッ
トのハツシュ関数を利用してＲＣＴの項目にアドレス指
定する場合、データアクセスの一部は、異なる命令に関
して、たまたまハツシュテーブルにおける同じアドレス
を発生することになるデータの検索を行なつことができ
る。前述のように、ハツシュ演算が行なわれると、検索
を受けたＲＣＴＥのアドレスフィールドが、現在処理中
のキャッシュメモリのミスを発生した命令アドレスの（
Ｍ−Ｎ）の残りのビットと比較される。これらの値が異
なっていれば、その項目は、アドレス指定された命令に
関するものではなく、新しいＲＣＴＥが既存の項目に対
しオーバーライドされることになる。共通のハツシュ値
を有する２つの命令を交互に実行するプログラムの実行
中には、ＲＣＴＥを用いることはできない。その代り、
命令ループの実行時に、絶えず置換される可能性がある
。この問題は、バッファコンフリクトと呼ばれる。

バッファコンフリクトの問題に対する解決法は、ＲＣＴ
を関連させることである。すなわち、ハツシュ関数によ
って戻される可能性のある各アドレス値毎に、２つ以上
の独立したＲＣＴＥを備えることである。目的ワードに
対する参照の結果、ハツシュ関数によって戻されるアド
レスを占有しているが、不適合なＲＣＴＥが見つかると
、そのアドレスを有する多重ＲＣＴＥの１つが、新しい
目的ワードにアクセスする命令に適合した項目に置き換
えられることになる。

ハツシュ関数のアドレス値毎に多重ＲＣＴＥを用いるこ
とによって、新たな関心事、すなわち、ＲＣＴＥの置換
戦略が生じることになる。例えば、ＲＣＴＥは存在しな
いが、参照命令に関連したハツシュ関数のアドレス値に
対するＲＣＴＥは、両方とも位置を占めている命令に参
照する場合、ＲＣＴＥを置換すべきか否かの判定をしな
ければならない。少なくとも最近用いられている戦略は
、この問題を解決する有効な手段である。この戦略によ
れば、少なくとも最近アクセスされたＲＣＴＥが新しい
項目によってオーバーライドされることになる。ＲＣＴ
Ｅの相対的状況は、ＲＣＴＥに状況フィールドを加え、
当該技術の熟練者には既知のいくつかのエイジング関数
のうち任意のものを用いることによって維持することが
可能である。

キャッシュメモリに読み取られる値の順序に調整を加え
て、プロセッサの性能を向上させる、キャッシュメモリ
システムのためのメタ・ミス・ファシリティについて説
明を行なった。さらに、いくつかの明確に示された例に
おいて、主メモリから読み取られる値は、行バッファか
ら直接アクセスされ、キャッシュメモリには記憶されな
い。

１０発明の効果 本発明によれば、主メモリと行バッファの間でのデータ
値の転送が最適化される。

【図面の簡単な説明】

第１図は、本発明の実施例を含むキャッシュメモリシス
テムのブロック図である。 第２図は、先行技術によるキャッシュメモリシステムの
ブロック図である。 第３図は、第２図に示すキャッシュメモリシステムに用
いられる行バッファと再順序づけ指令アセンブリ制御１
ｉｆｔとの関係を表わした図である。 第４図及び第４Ａ図は、第２図に示すキャッシュメモリ
システムに対する再順序づけ指令を発生する典型的な方
法を示すフローチャートである。 第５Ａ図及び第５Ｂ図は、第２図に示すキャッシュメモ
リシステムに用いるのに適した再順序づけ指令テーブル
に関する典型的なフォーマットの詳細を示す、データ構
造図である。 第６図は、第５Ａ図及び第５Ｂ図に示す再順序づけ指令
を用いて、キャッシュメモリの転送を行なう典型的な方
法を示すフローチャートである。 第７図は、第２図に示すキャッシュメモリシステムをマ
ルチプロセッサ構成に利用したデータ処理システムのブ
ロック図である。 第８図は、本発明の詳細な説明するのに有効なデータ構
造図である。 プロセッサ、２０・・・キャッシュメモリ、行バッファ
） メモリコントローラ、 主メモリ、 再順序づけ指令アセンブリ（ＲＣＡ）、再順序づけ指令
テーブル（ＲＣＴ）、 シーケンスコントローラ。

Claims (1)

1. 【特許請求の範囲】 （１）プロセッサ、キャッシュメモリ、及び、主メモリ
   を備えるコンピュータシステムにおいて、要求されるデ
   ータ値が主メモリに常駐している場合、命令を実行する
   プロセッサによって発生される、キャッシュメモリに見
   つからないデータ値に対するメモリアクセス要求に応え
   る方法であって、 （ａ）メモリアクセス要求に応答して、第１のシーケン
   スに従い、要求されたデータ値を含むＮ個のデータ値か
   ら成る行の要素を主メモリからキャッシュメモリに転送
   するステップと、 （ｂ）プロセッサによって前記行のデータ値が要求され
   る順序をモニタして、第２のシーケンスを決めるステッ
   プと、 （ｃ）命令の後続の実行に応答して、第２のシーケンス
   に従い、データ値から成る行の要素を主メモリからキャ
   ッシュメモリに転送するステップと、 から構成される方法。 （２）キャッシュメモリに行バッファと記憶素子が含ま
   れていることと、 ステップ（ａ）に、 前記第１のシーケンスに従い、Ｎ個のデータ値から成る
   行の要素を行バッファに転送するステップと、 前記行バッファから前記記憶素子にＮ個のデータ値を転
   送するステップと、 が含まれることと、 ステップ（ｂ）に、 Ｎ個のデータ値から成る前記行の要素が前記行バッファ
   に転送されている間に、Ｎ個のデータ値から成る前記行
   のデータ値に対するアクセス要求をモニターするステッ
   プと、 前記アクセス要求のうちのどれが、データ値の要求時に
   、行バッファで得られないデータ値に関するものである
   かを識別するステップと、 前記識別に応答して、待機状態にするステップと、 が含まれることと、 ステップ（ｃ）に、 待機状態にされた場合に限り、第２のシーケンスに従っ
   て、Ｎ個のデータ値から成る前記行の要素を主メモリか
   ら行バッファに転送するステップが含まれることを特徴
   とする、 請求項１に記載の方法。 （３）ステップ（ｂ）に、 Ｎ個のデータ値の行が主メモリからキャッシュメモリに
   転送されている間に、前記Ｎ個のデータ値のうちのどれ
   がプロセッサによって要求されるかを識別するステップ
   と、 識別されたデータ値を表わす標識を前記第２のシーケン
   スとして記録するステップと、 が含まれることを特徴とする、 請求項１に記載の方法。 （４）（ｄ）前記識別された命令の先行する実行に応答
   して、データ値の第１の行が、前記主メモリから前記キ
   ャッシュメモリに転送されている間に、データ値の第２
   の行のデータ値に対する要求を開始する命令の識別を行
   なうステップと、 （ｅ）前記識別された命令の後続の実行に応答して、前
   記行バッファから前記記憶素子へのデータ値の転送を禁
   止するステップと、 がさらに含まれていることを特徴とする、請求項２に記
   載の方法。 （５）ステップ（ｂ）が、キャッシュメモリに見つから
   ない目的データ値に対する要求を開始する各命令のそれ
   ぞれについて指令項目をテーブルに記憶するステップを
   含んでいることと、前記指令項目のそれぞれには、それ
   ぞれの目的データ値を含むデータ値の行のデータ値を検
   索するための望ましいシーケンスを表わす、それぞれの
   命令に関する前記第２のケーシンスが含まれていること
   を特徴とする、請求項１に記載の方法。 （６）主メモリからキャッシュメモリにメモリワードを
   転送するための望ましいシーケンスを表わす指令のテー
   ブルが、セット・アソシアティブであることを特徴とす
   る。請求項５に記載の方法。 （７）（ｄ）キャッシュメモリに見つからず、主メモリ
   から転送中の現在行に含まれていないデータ値に対する
   第２のメモリアクセス要求を検出するステップと、 （ｅ）主メモリから行バッファへの前記現在行の転送を
   中断するステップと、 （ｆ）ステップ（ａ）、（ｂ）、及び（ｃ）に従って、
   キャッシュメモリに見つからないデータ値に対する、前
   記第２のメモリアクセス要求に応えるステップと、 （ｇ）主メモリから行バッファへの現在行の転送を完了
   させるステップと、 がさらに含まれることを特徴とする、請求項１に記載の
   方法。 （８）要求されるデータ値が、主メモリに常駐する場合
   、キャッシュメモリに見つからない目的データ値に対す
   る多重メモリアクセス要求に応える方法であって、 （ａ）目的データ値に対する多重メモリ要求のうち第１
   の要求に応答し、第１のシーケンスに従って、目的デー
   タ値を含むデータ値の行を主メモリからキャッシュメモ
   リへ転送するステップと、（ｂ）前記キャッシュメモリ
   が受信するデータ値要求をモニターし、前記行における
   データ値のサブセットが前記キャッシュメモリによって
   要求される順番を表す第２のシーケンスを定めるステッ
   プと、 （ｃ）第２のシーケンスに従って該行におけるデータ値
   のサブセットを転送し、さらに、目的データ値に対する
   前記多重要求のうち後続の要求に応答し、該行の残りの
   データ値を所定のシーケンスで転送するステップと、 から構成される方法。 （３）プロセッサと、複数行のデータ値を有する主メモ
   リと、行バッファを備えたキャッシュメモリを含むコン
   ピュータシステムにおいて、それぞれ、複数の異なる時
   点に前記プロセッサによって実行される単一の命令に応
   答して、複数のメモリアクセス要求が発生する場合、そ
   れぞれ異なる複数のデータ値行にあるデータ値に対する
   複数のメモリアクセス要求に応える方法であって、 （ａ）前記単一の命令のそれぞれの実行に応答し、前記
   主メモリから前記キャッシュメモリの行バッファへ前記
   複数行の１つにおけるデータ値を転送するステップと、 （ｂ）前記１つの行におけるデータ値が前記主メモリか
   ら前記行バッファへ転送される間に、前記複数の行のも
   う１つにおけるデータ値にアクセスする前記単一の命令
   のもう１つの実行が検出されると、標識をセットするス
   テップと、 （ｃ）前記標識がセットされるのに応答し、前記行バッ
   ファから前記キャッシュメモリへのデータ転送を禁止す
   るステップと、 から構成される。 （１０）プロセッサと、複数の行のデータ値を有する主
   メモリと、行バッファを備えたキャッシュメモリを含む
   コンピュータシステムにおいて、目的データ値が主メモ
   リに常駐している場合、キャッシュメモリに見つからな
   い目的データ値に対する、前記プロセッサで実行する第
   １の命令によって開始されるメモリアクセス要求に応え
   る方法であって、 （ａ）メモリアクセス要求に応答し、主メモリから行バ
   ッファに目的データ値を転送するステップと、 （ｂ）前記目的データ値と同じ行におけるデータ値に対
   する潜在的メモリアクセス要求に関する、第１の命令に
   続く第２の命令を調べて、前記主メモリから前記行バッ
   ファに転送する前記行における次のデータ値を決めるス
   テップと、 （ｃ）目的データ値の後、次のデータ値としてステップ
   （ｂ）で決定された次のデータ値を主メモリから行バッ
   ファに転送するステップと、 から構成される方法。 （１１）キャッシュメモリに見つからない主メモリの行
   の中のデータ値に対するメモリアクセス要求に応える方
   法であって、 （ａ）メモリアクセス要求のうち第１の要求に応答し、
   第１のシーケンスに従って該データ値の行を主メモリか
   ら行バッファへ転送するステップと、 （ｂ）前記メモリアクセス要求をモニタして、前記行に
   おけるどのデータ値が要求されているかを判断するステ
   ップと、 （ｃ）データ値が後続のメモリアクセス要求に対して主
   メモリから行バッファへ転送される第２のシーケンスを
   規定し、前記メモリアクセス要求によつて要求される該
   行におけるデータ値が、このような要求のなされない前
   記行におけるデータ値より先に転送されるようにするス
   テップと、 から構成される方法。 （１２）プロセッサ、キャッシュメモリ、及び、主メモ
   リを含むコンピュータシステムにおいて、要求されるデ
   ータ値が主メモリに常駐している場合、キャッシュメモ
   リに見つからないデータ値に対し、命令を実行するプロ
   セッサによって発生されるメモリアクセス要求に応える
   ための装置であって、メモリアクセス要求に応答し、第
   １のシーケンスに従って、要求されたデータ値を含むＮ
   個のデータ値から成る行の要素を主メモリからキャッシ
   ュメモリへ転送する手段と、 プロセッサによって前記行におけるデータ値が要求され
   る順番をモニタし、第２のシーケンスを規定する手段と
   、 命令の後続する実行に応答し、主メモリからキャッシュ
   メモリに、第２のシーケンスに従ってデータ値から成る
   行の要素を転送する手段と、から構成される装置。 （１３）プロセッサ、複数行のデータ値を有する主メモ
   リ、及び、行バッファを備えたキャッシュメモリを含む
   コンピュータシステムにおいて、それぞれ、複数の異な
   る時点に前記プロセッサによって実行される単一の命令
   に応答して、複数のメモリアクセス要求が発生する場合
   、それぞれ異なる複数のデータ値行にあるデータ値に対
   する複数のメモリアクセスに応えるための装置であって
   、前記単一の命令のそれぞれの実行に応答し、前記主メ
   モリから前記キャッシュメモリの行バッファに前記複数
   行の１つにおけるデータ値を転送する手段と、 前記１つの行におけるデータ値が前記主メモリから前記
   行バッファへ転送される間に、前記複数の行のもう１つ
   におけるデータ値にアクセスする前記単一の命令のもう
   １つの実行が検出されると、標識をセットする手段と、 前記標識がセットされるのに応答し、前記行バッファか
   ら前記キャッシュメモリへのデータ転送を禁止する手段
   と、 から構成される装置。