JPH0368022A - 直列疑似乱数列生成機をエミュレートするための並列疑似乱数列生成機及びその実行方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １術」 本発明は、直列疑似乱数列生成機（ＰＲＧ）またはスク
ランブラ（ｓｃｒａｍｂｌｅｒ）の出力を、直列ＰＲＧ
の連続する直列出力を与える複数の出力を備えた並列実
現態様によりエミュレートするための回路及びその方法
に関する。本発明は特に、適正な刻時（ｃｌｏｃｋｉｎ
ｇ）を保証するため及びデータストリームの潜在的な機
密保護のために、高速データストリームを直列ＰＲＧと
組み合わせる通信において使用される。このような通信
データは高速であるが故に、直列ＰＲＧを相補形金属酸
化物シリコン（ＣＭＯＳ）回路を使用して実現すること
はできない。従って、回路のクロック速度がＣＭＯＳ回
路の動作周波数内であるように、直列ＰＲＧをエミュレ
ートする必要がある。

免凱立１遣 同期先組仕様（ＳＯＮＥＴ）が採用されてから高速ディ
ジタル通信に対する標準が設けられた（参照：＾ｗ＋ｅ
ｒｉｃａｎ　Ｎａｔｉｏｎａｌ　５ｔａｎｄａｒｄｓ　
Ｉｎ５ｔｉｔｕｔｅ　Ｉｎｃ。

Ｄｉｇｉｔａｌ　［ｌ１ｅｒａｒｃｈｙ　０ｐｔｉｃａ
ｌ　Ｉｎｔｅｒｆａｃｅ　Ｒａｔｅｓａｎｄ　Ｆｏｒｍ
ａｔｓ　５ｐｅｃｉｆｉｃａｔｉｏｎ″標準ＴＩ　、１
０５−１９８８）。

典型的にはこのようなディジタル通信は、データストリ
ームが多数の隣合ったＯと１とで構成されている場合に
、そうしなければ生じ得るでろうクロック信号の損失の
可能性を最小化するために、疑似乱数列の直列スクラン
ブル信号をデータストリームと組み合わせる。しかしな
がら直列データストリームは１秒当たり１５５メガビツ
トまたはそれ以上で動作し得るので、直列ＰＲＧは、製
造がより安価であり且つ対応するエミッタ結合論理（Ｅ
ＣＬ）またはヒ化ガリウム（ＧａＡｓ）回路より低い電
力で動作する好ましいＣ８０５回路ではなくて、個別の
ＥＣＬ回路、εＣＬ適用業務特定集積回路（ＥＣＬ　Ａ
ＳｒＣ）またはヒ化ガリウム回路のような高速製造技術
を使用して実現される必要がある。ＥＣＬ及びＧａＡｓ
回路の付加製造コスト及び電力要求は、付加的な熱を散
逸するためにプリント回路基板面積をより大きくする必
要があり、またもやＣＭＯＳ回路、特にＣＭＯＳ適用業
務特定集積回路（ＣＭＯＳ　ＡＳＩＣ）が好ましくなる
。

ＣＭＯＳ回路は典型的には５０メガビツトより速いクロ
ック速度で動作できないので、直列疑似乱数列生成機の
クロック周波数を効果的に小さくするためにはある技術
を使用することが必要である。本発明は、かかる技術と
、任意の直列ＰＲＧの生成多項式に対して、及び等価の
直列シフトレジスタの長さよりも大きい任意のサイズの
、直列ＰＲＧからの連続出力を与える並列出力ワードに
対して動作可能の回路を提供する。

こうして、比較的コストが低く電力消費量がより小さい
Ｃ１４０Ｓ回路を、直列ＰＲＧの出力をエミュレートす
る並列ＰＲＧを製造するために使用することができる。

た艷旦且１ 並列疑似乱数列生成機は、直列ＰＲＧの次の入力値が直
列ＰＲＧの複数の先行の出力の排他的ｅＲ（ＸＯＲ）の
組合せに等しい帰還構成において次々と動作する直列疑
似乱数列生成機をエミュレートするものと説明される。

例えば通信において典型的なスクランブル多項式はｔ＋
ｘ’＋ｘ’である。この多項式は、直列ＰＲＧの次の入
力値が、該生成機の６番目の先行の値と該生成機の７番
目の先行の値とを排他的ＯＲ演算した出力に等しいこと
を意味する。生成機の７番目の値の出力も典型的には、
スクランブルされるべきデータと排他的ＯＲ演算されて
いる。

もし直列ＰＲＧがクロック速度ｆｓを有するならば、並
列ＰＲＧはクロック速度ｆｐ＝　Ｉｓ／Ｗ（翼は並列Ｐ
ＲＧの出力の数である〕を有する。

並列ＰＲＧは、直列ＰＲＣを効果的にエミュレートする
帰還経路を選択することにより任意の数の出力（任意の
大きさの旧に拡張することができる６帰還経路は直列生
成多項式と並列ＰＲＧ実現態様の出力の大きさとに基づ
いている。それぞれ−が８及び１６の本発明の２つの好
ましい実施例においては、対応する数のＤ型フリップフ
ロップ（ＦＦ）を、シミュレートされる直列ＰＲＧの次
の一個の連続する値に対応する次の一個の出力の値を決
定するのに必要な帰還を提供する排他的０Ｒ（ＸＯＲ）
ゲートと一緒に使用する。これら２つの実現態様は、直
列疑似乱数列生成機をシミュレートするため最小数の排
他的ＯＲゲートに対して設定された最適化基準を使用す
ることによりｆ＆適化される。

え扱立旦勤 本発明の目的は、−個の並列出力が直列疑似乱数列生成
機の一個の連続出力値をエミュレートするための、直列
疑似乱数列生成機の出力をシミュレートする並列疑似乱
数スクランブラ回路とその方法とを提供する。

本発明の別の目的は、得られる並列クロック周波数が任
意に低く設定され得、従ってＣＭＯＳ製造技術を使用し
て並列ＰＲＧの実現態様を提供し得るように−の値を任
意の大きさにすることができる前記並列ＰＲＧを提供す
ることである。

本発明の更に別の目的は、次の一個の出力を決定するた
めに一個の出力から必要な帰還を提供するための排他的
ＯＲゲートと一緒にＤ型フリップフロップを組み込んだ
前記並列ＰＲＧを提供することである。

本発明の更に別の目的は、任意の直列ＰＲＧ生成多項式
に対して実行可能な前記並列ＰＲＧを提供することであ
る。

本発明の他の目的は以下に明らがとなるであろつ。

本発明の特徴及び目的がより充分に理解されるように、
添付の図面を参照して以下に本発明の詳細な説明する。

封［ 従来から通信情報をスクランブルするためには直列疑似
乱数列生成機を使用する必要があった。

第１図に示したように、典型的な直列疑似乱数列生成機
２０（直列ＰＲＧ）にはシフトレジスタ２２として構成
された複数の段が、各段における値が次の段へと最後の
段に遭遇するまで伝送されるように組み込まれている。

最後の段に！３ける値は典型的には、通信データストリ
ームの１つのピットと排他的０Ｒ（ＸＯＲ）演算され、
ＸＯＲ演算の結果が通信業務において実際に伝送される
。排他的ＯＲ演算は、もし両入力が論理値１または論理
値０であるならば出力は論理値０であり、もし入力がそ
れぞれ論理値１と論理値Ｏまたはこの逆であるならば出
力は論理値１であると定義される。排他的ＯＲ演算を表
わす真理式を族１に示す。

２つの入力に対する排他的ＯＲゲートの真理表Ｘ、及び
Ｘ２は入力であり、ｆは出力である。

くこれは、繰上げのない２を法（モジュロ）とする和算
に等価である。） はとんどの通信適用業務における疑似乱数列生成機の目
的は、通信ピットストリームパターンとは無関係に、伝
送される実際の情報がおおよそ同じ数の１と０とを含む
ことを保証することである。

こうすると、例えばもし通信ピット・ストリームが長く
連続する１または０のパターンを含むならばより困難に
なるであろう通信ピットストリームにおけるクロック情
報の保守管理が容易となる。このようなスクランブルは
データ暗号化にも有効である。

再度第１図を参照すると、直列疑似乱数列生成機の動作
は典型的には多項式； ％式％ で定義され得ることが判る。これは、「＋」が排他的Ｏ
Ｒ演算を意味する特性多項式として公知である（本明細
書中では全てこのように使用するものとする）。

この特性多項式に関係する帰還方程式は、Ｘ０＋Ｘ”＋
−Ｘ’＝０ として誘導される。上記式から、 Ｘ０＋Ｘ’＋Ｘ”＋−＋Ｘ’＝Ｏ＋Ｘ’となるが、一般
に「＋」が排他的ＯＲ演算子であるとＸ＋Ｘ＝０及び０
＋Ｘ＝Ｘであるので、ｘ’＋　・＋　ｘ’＝　ｘ’ となる。この方程式は、シフトレジスタの次の入力値が
Ｘ’＋・・・＋ｘ′であることを意味する。

例えば同期光網（ＳＯＮＥＴ）標準（＾−ｅｒｉｃａｎ
　ＮａｔｉｏｎａｌＳｔａｎｃｌａｒｄｓ　Ｉｎ５ｔｉ
ｔｕｔｅ（＾Ｎ５Ｉ）標準Ｔ１．１０５−１９８８とし
ても公知である〉においてはこの多項式は１＋Ｘ’＋Ｘ
’である。第１図から判るように、この多項式は、シフ
トレジスタ６における値がレジスタ７における値と排他
的ＯＲ演算され、その結果がＰ段シフＩ・レジスタの段
１における次の値となることを意味する。表４は、７段
シフトレジスタの各段に対する出発値が論理値１である
場合の７つの段における値を示す。この出発値は典型的
には「シード（ｓｅｅｄ）　Ｊと称される。５ＯＮＥＴ
標準においては、シードは典型的には直列ＰＲＧに対し
て全て１である。これから判るように、段１に対して生
成される値はシフトレジスタの段を連続的に移動する。

前記したように、段７からの出力は直列通信ピットスト
リームと排他的ＯＲ演算するためにも使用される。

このような生成機が疑似乱数列生成機と称される理由は
、生成されるピットストリームが同じ出発シード及び同
じ多項式に対して常に同じであるからである。

５ＯＮＥＴ多項式は段６及び７の排他的ＯＲ演算を使用
したが、勿論、直列シフトレジスタの異なる段を合わせ
て排他的ＯＲ演算する他の多項式を使用することもでき
る。実際、所望であれば２つ以上の段を排他的ＯＲ演算
してもよい。

一般には最大炎の多項式、即ち最大カウント（クロック
サイクル〉後にそれ自体を繰り返す多項式が使用される
。最大炎の多項式に対するカウントの最大数は、ｎ次多
項式において２″−１である。例えば、３次の多項式で
は最大多項式は１．＋Ｘ”十Ｘ’であり、非最大多項式
は１＋Ｘ’＋Ｘ’＋Ｘ’である。

表２及び３から判るように、最大炎多項式は７つの出力
の後に繰り返し、一方、非最大多項式は４つの出力の後
に繰り返す。

本発明は、最大であろうとなかろうと任意の直列多項式
を用いて適用可能である。

宍２　　　　　　　　　　　　　　　宍ユ次数３の多項
式　　　　　　　　　　　次数３の多項式Ｘ”＋Ｘ’　
　　　　　　　　　　　　　　　　　Ｘ’　＋Ｘ２＋Ｘ
’（ｆ＆大長＝２″−１＝２″−１＝Ｌ−１＝７）直列
段番号　　　　　　　　　　　直列段番号（りＵっクサ
イクルＨ２３（クロ、クサイク＃Ｎ２３１０１１、　　
　　　　　　　　　　　　　　　１０１１２　　　　　
　００１　　　　　　　　　　　　　　　　　２　　　
　　　００１３　　　　　　　１００　　　　　　　　
　　　　　　　　　３　　　　　　１００４　　　　　
　０１０　　　　　　　　　　　　　　　　　４　　　
　　　１１０５　　　　　　　１０１　　　　　　　　
　　　　　　　　　５　　　　　　０１１６１１０　６
等 ７　　　　　　１　　１　　１ ８　　　　　　　０１１ ９等 このような直列疑似乱数列生成機は、通信ピットストリ
ームの伝送速度が約５０メガビツト／秒を越えると集積
回路の実現態様に問題が生じる。５０メガピット／秒を
越える速度では、相補形金属酸化物シリコン（ＣＭＯＳ
）集積回路の製造は非実用的になる。実際に、使用可能
速度が約７５メガヘルツを越えるＣＭＯＳの製造は実質
的に不可能である。結集として５ＯＮＥＴ標準に使用さ
れるもののような高い伝送速度（例えば１５５メガビッ
ト／秒）に対しては、このような直列疑似乱数列生成機
を使用するのであれば、エミッタ結合論理（ＥＣＬ）ま
たはヒ化ガリウム（ＧａＡｓ）技術を使用して製造する
ことが必要となる。上記両技術はＣＭＯ３技術と比較し
て、典型的には製造がより難しく、より多くの熱を生成
するので発生した熱を散逸するための集積回路素子を設
置するためにより大きな面積のプリント回路基板を必要
とし、１論理ゲート当たりのコストがより高くなるとい
う深刻な欠点を有する。

本発明は、その値が直列疑似乱数列生成機の連続出力を
与える複数の並列出力を有する並列疑似乱数列生成機を
提供することにより、高速度疑似ランダムビットパター
ンの生成に対する一般的な解決策を提供する。かかる並
列疑似乱数列生成機２４は任意の所望の数の並列出力を
有することができ、第２図に示した実施例では８個の出
力を有しており、第４図に示した実施例では１６個の出
力を有している。並列疑似乱数列生成機のサイズは、並
列ワードのサイズがスクランブル多項式の次数に等しい
かまたはそれより大きい限りは、特定の適用業務に最も
適した任意の値に設定することができる。ディジタル集
積回路を使用する場合には、出力の数は一般に２の倍数
に等しい値を有し、例えば８個、１６個等の出力を有す
る。

第２図に示した実施例においては、疑似乱数列生成機は
、その出力（Ｑ０〜Ｑ７）が、エミュレートされる直列
疑似乱数列生成機の８個の連続出力値を与える８個のラ
ッチ２６を有する。ラッチ２６はＤ型のフリップフロッ
プとすることができる。直列疑似乱数列生成機の出力が
直列段７である表４を参照すると、この７番目の段は最
初の７つの直列クロックサイクル（直列クロックサイク
ル０〜６）に対しては論理値１を有し、次のクロックサ
イクル（直列クロックサイクル７）に対しては論理値Ｏ
を有することが判る。従って８ビット並列ＰＲＧの出力
Ｑ７〜ｑＯは、表５に示したように直列ＰＲＧにおける
段７の８個の連続出力値を与えることができる。即ち表
５から、ＱＯ出力はこの直列ＰＲＧ出力段７の８番目の
直列出力を与え、Ｑｌは段７の７番目の直列出力を与え
る等、同様にｑ７までこの直列ＰＲＧの段７の最初の直
列出力を与える。このパターンが新たな並列出力の各々
に対して繰り返される。

以下に記載するように、並列ＰＲＧの次の８つの出力Ｑ
７〜ＱＯは値ｏｏｏｏｏｉｏｏを有する。これらＱ７〜
ＱＯに対する値は、表４に表された段７の時間出力８〜
１５を、並列クロックサイクル１に対する並列出力（表
５参照）と比較することから判るように、直列段７の次
の８個の直列出力を与える。従って並列ＰＲＧの最初（
０番目）のフレームは直列ＰＲＧの段７の最初の８つの
直列出力（直列クロックサイクル）に対応しており、並
列ＰＲＧのフレーム１は段７の次の８つの直列出力（直
列クロックサイクル８〜１５）に対応する等となる。最
初の並列フレームは、それ自体が特定の出発シーケンス
またはシードを有する直列ＰＲＧをエミュレートする上
でその動作を開始するための、生成機への並列シード入
力である。

表４ １＋Ｘ’＋Ｘ’生成多項式に対応する直列疑似乱数列発
生製表４（続き） １＋Ｘ＠＋Ｘ’生成多項式に対応する直列疑似乱数列発
生機衆ｊ ＰＲＧをシミュレート　るための並　　　　様１．４Ｘ
’＋Ｘ’生成多項式に対応する直列ＰＲＧをエミュレー
トする並列疑似乱数列生成機（幅＝８ビット）並列 ′７ａ　、、クサイクル 直列　　　　　　ｊｌ終出力 クロックサイクル　ＱＯＱｌ ｉ０力 ６　　Ｑ７ −　７ −１５ ６−２３ ４−３１ ２−３９ ０−４７ ４、Ｌ−，５５ 旌瓶 第２図から判るように、ラッチ２６に加えて並列ＰＲＧ
には更に複数の排他的ＯＲゲート２８が組み込まれてお
り、排他的ＯＲゲート２８は、ラッチが次の出力を生成
するようにラッチへ入力として与えるためにラッチの種
々の出力を組合わせる。第３図は、生成機を起動しくＡ
ＮＤゲート３４）、並列シードをロードしくＯＲゲート
３６）、且つ並列クロック信号３８を与えるための追加
論理回路を示す第２図に対応する概略図である。

第２図から判るように、８つのフリップフロップの入力
ＤＯ〜Ｄ７には関数ＦＯ〜Ｆ７に関係する値が与えられ
る。これらの関数は族５＾に示した方程式で定義される
。

東菟 ＦＯ＝　Ｑ４＋　ＱＢ Ｆ’１＝Ｑ５＋Ｑ７ Ｆ２＝　ＱＯ＋ＱＩ Ｆ３＝Ｑ１１Ｑ２ Ｆ４＝　Ｑ２＋Ｑ３ Ｆ５　＝　Ｑ３　＋　Ｑ４ Ｆ６＝Ｑ４＋Ｑ５ Ｆ７＝　Ｑ５＋Ｑ６ 第２図においては更に並列疑似乱数列生成機の出力Ｑ０
〜Ｑ７は、対応する数のデータストリーム出力排他的Ｏ
Ｒゲート３０に次々と与えられることが判る。排他的Ｏ
Ｒゲート・３０においては、各排他的ＯＲゲー）〜への
第２の入力には、Ｑ７の排他的ＯＲ出力ゲート３０′へ
の入力は直列データの最初のビットと排他的ＯＲ演算さ
れ、出力Ｑ６は直列データの次のビットと排他的ＯＲ演
算される等、ＱＯが直列データの８番目のビットと排他
的ＯＲ演算されるように、直列データストリームの１つ
のビットが与えられる。

従って出力線３２における出力信号は、８ビツトマＪレ
チブレクサ（図示なし）を使用することにより直列ビッ
トストリームに変換し直され得るスクランブルされた出
力データを与える。

第２図から、もし並列疑似乱数列生成機が幅８（ｊｌ＝
８）を有するならば、シミュレートされた直列疑似乱数
列生成機の次の８つの出力をそれぞれＱ７〜ｑＯで与え
られるように各々の並列計算がなされるので、並列動作
の周波数は到来する直列ピットストリームのものの８分
の１となることは容易に判る。

並　　　　　ＯＲ人　の゛ 以下により充分に説明するように、並列疑似乱数列上ｔ
ｊ、機の各ラッチへの入力を与えるための排他的ＯＲゲ
ート構構成、直列疑似乱数列生成機の出力ビットストリ
ームをエミュレートするように決定される。第２図には
特定の排他的ＯＲゲートｔｆ４ｔｊ。

を示しであるが、実際には多くの実現態様が可能である
０本発明は、各入力に対して最小数の排他的ＯＲゲート
を使用する場合に特に有利である。この構成は、直列ゲ
ートに対する必要条件を最小化し、結果として各直列ゲ
ートに付随するゲート遅延を最小化する。

任意の疑似乱数列生成機の多項式に対して、並列ＰＲＦ
の幅が、直列ＰＲＧの多項式を定義するのに使用される
最大シフトレジスタ段に少なくとも等しいという条件で
、排他的ＯＲゲートを並列疑似乱数列生成機を実行する
ために使用することができる解決策が存在することは、
経験的に見出されており、本明細においても発明者Ｇ、
Ｒｏｇｅｒによる標題”並列疑似乱数列発生機、数学的
解析（Ｐａｒａ１１ｅｌＰｓｅｄｏ−Ｒａｎｄｏｍ　　
Ｇｅｎｅｒａｔｏｒ、Ｍａｔｈｅｍａｔｉｃａｌ　　Ａ
ｎａｌｙｓｉｓ）”の数学的解析のなかに記載されてい
るように数学的検証もされている。

第１図に関して与えられた上記多項式、即ち段ｌへの次
の入力が段６及び７の排他的ＯＲ出力に等しい多項式に
おいては、この関係は一般に、Ｑ（ｎ）三〇（ｎ＋６）
＋Ｑ（ｎ＋７）　　　　　　　　　　　　　　　　　　
　　（１）〔式中ｎは直列ＰＲＧの任意の段である〕と
定義され得ることが判る。第７図はこの関係を図で表し
たものである。

再度表４を参照すると、クロックサイクルＯに対する段
６及び７がともに論理値１を有することが判る。その結
果、段１に対する次の値はＯとなる（１．＋１＝０（表
１参照〉）。この結果は、ｎがＯである場合の上記式と
同等となる（次の直列クロックサイクル後にはＱ（０）
はＱ（１）となり、一般に次の直列クロックサイクル後
にはｑｃｎ−ｘ＞はＱ（ｎ）となる）。

エミュレーション用８出力並列疑似乱数列生成機の次の
８ビツトを決定するためには、直列ＰＲＧの次に生皮さ
れるビットが、８直列クロックサイクロ後に並列ＰＲＣ
の出力Ｑ７に対する次の値となることが判る（ｑ−１は
、１直列クロックサイクル後にＱＯとなり、更に７直列
クロックサイクル後にＱ７となり、これら８つの直列ク
ロ・ソクサイクルは１つの並列ワードクロックサイクル
と等価である（表６参照〉）、即ち８ビット並列ＰＲＧ
の実現態様においては、Ｑ７に対する次の値はＱ−１に
等しく、従ってＱ５及びｑ６の排他的ＯＲに等しいこと
になる。即ち、次のＱ７＝　Ｆ７＝　Ｑ５＋　Ｑ６ である。

この同じ関係を用いてＱ６〜Ｑ２の次の値は以下のよう
に定義され得る。即ち、 次のＱ６＝　Ｆ６＝　Ｑ４＋　Ｑ５、 次のＱ５＝　Ｆ５＝　Ｑ３＋　Ｑ４、 次のＱ４＝　Ｆ４＝　Ｑ２＋　Ｑ３、 次のＱ３＝　Ｆ３＝　Ｑ１＋　Ｑ２、 次のＱ２＝　ＦＺ＝　ＱＯ＋Ｑｌ となる。

ｑｌの数値の求め方は表６及び第７図を参照することに
より最も良く理解され得る。

表五 ２つの８ビツトワードに対する並列出力値（ｎ＝−８〜
ｎ−７） Ｑ−８Ｑ−７Ｑ−６Ｑ−５Ｑ−４Ｑ−３Ｑ−２Ｑ−１１
ＱＯＱｌ、　Ｑ２　Ｑ３　Ｑ４　Ｑ５　Ｑ６０７次の８
ビツトワード　　　　　　　現在の８ビットワード従っ
て、（Ｆｌと等価の）Ｑｌに対する次の値はＱ−７の値
に等しい。即ち、 次のＱｌ　＝　Ｆｌ　＝　Ｑ−７ である０式（１）から、 Ｆ１＝Ｑ（−７＋６）＋Ｑ（−７＋７）＝Ｑ−１＋ＱＯ
（ｎ＝−７）となるが、（式〈１）を再度使用すると）
、Ｌ１＝　Ｑ５＋Ｑ６（ｎ＝　−１＞ であるので、 次の０１＝Ｆ１＝Ｑ−１＋ＱＯ＝Ｑ５＋Ｑ６＋ＱＯと書
ける。しかしながら更に式（１〉から、ＱＯの現在の値
はＱ６＋Ｑ７の現在の値に等しい（ＱＯ＝　０６　＋　
０７）ので、 次のＱ１＝Ｆ１＝Ｑ５＋Ｑ６＋Ｑ６＋Ｑ７　　　　　（
２）となる。全ての論理値のそれ自体の排他的ＯＲはＯ
，ｌ−１・るので（表１参照）、式（２）は、次のＱ１
＝　Ｆ１＝　Ｑ５＋　Ｑ７ と書き換えることができる。

同じ原理を使用し、ＱＯの次の値は、 次のＱＯ＝　ＦＯ＝　Ｑ４＋　Ｑ６ と定義されることは容易に明らかである。

従って、排他的ＯＲゲート構構成決定するための方法に
不可欠なことは、直列生成多項式によって直列段間の相
関関係を決定することである。並列関係は単に複数の直
列段を同時に与えるものであるので、阿を並列出力の幅
（即ち数）とすると−個の直列クロックサイクル後の並
列出力の各々に対して次の並列出力を計算するために、
直列多項式を使用する。並列出力段の現在の値のみが、
かかる同じ段の次の値を計算するために使用可能である
ので、出力値が並列ＰＲＧの１つ以上の次の出力（表６
に示した次のワード）から要求されるのであれば、次の
出力値を与える現在の出力を決定する特定の出力に対し
て直列多項式を再度使用する。１：の方法はいかなるサ
イズの並列ワードに対しても、またいかなる直列生成多
項式に対しても使用することができる。

族７を参照すると、１６ビツト並列ＰＲＧの実現態様に
おいて、Ｑ１５の次の値は単にｑ−１（即ち１６直列ク
ロックパルス後の直列出力）に等しい、即ち、次のＱ１
５＝Ｆ１５＝Ｑ−１＝Ｑ５＋Ｑ６　　（ｎ　＝−１に対
する式（１）参照）である。

勺 この解析はＱ１４〜Ｑ１０の次の値に対しても成立する
。即ち、 次のＱ１４＝　Ｆ１４＝　Ｑ４＋　０５次のＱ１３＝　
Ｆ１３＝　Ｑ３＋ｑ４ 次のＱ１２＝　Ｆ１２＝　Ｑ２＋　０３次のＱ１１＝　
Ｆ１１＝　Ｑ１＋　Ｑ２次のＱ１０＝　Ｆ１０＝　ＱＯ
＋　Ｑｌである。Ｑ９の次の値はＦ９、つまりＱ−１＋
ＱＯに等しいことが判るが、Ｑ−１は単にＱ５＋ＱＢに
等しいので、次の０９＝　Ｆ９＝　０５＋　ＱＢ＋　Ｑ
Ｏとなる。ｑＯの現在の値は式（１）によってＱＢ＋Ｑ
７に等しく、従って、 次のＱ９＝　Ｆ９＝　Ｑ５＋　Ｑ６＋　Ｑ６＋　Ｑ７次
のＱ９＝　Ｆ９＝　Ｑ５＋　Ｑ７ となる。同様にｑ８〜Ｑ４の次の値に対しては、次のＱ
８＝　Ｆ８＝　Ｑ４＋　０６ 次のＱ７＝　Ｆ７＝　Ｑ３＋　０５ 次のｑ６＝　Ｆ６＝　Ｑ２＋　Ｑ４ 次のＱ５＝Ｆ５＝Ｑ１＋Ｑ３ 次のＱ４＝　Ｆ４＝　ＱＯ＋　Ｑ２ である。

Ｑ３の次の値はＱ−１３に等しい。上記式（１）を使用
すると、 次の０３＝　Ｆ３＝　Ｑ−１３ Ｑ−１３＝　Ｑ−７十〇−６（ｎ＝　−１３）Ｑ−１３
＝　（Ｑ−１＋　ＱＯ）　＋　（ＱＯ＋Ｑｌ）Ｑ−１３
＝　Ｑ−１＋　ＱＩ Ｑ−１，３＝　（Ｑ５＋　０６）　＋　ＱＩＱ−１３＝
（Ｑ５＋　０６）＋（Ｑ７＋　０８）　　　　　（２ａ
）であり、更に式（］）から、 Ｑ５＝　Ｑｌ、１＋　Ｑ１２ Ｑ６＝　Ｑ１２＋　Ｑ１３ Ｑ７＝　Ｑｉ３＋　Ｑ１４ Ｑ８＝　Ｑ１４　＋　０１５ であり、従って、 Ｑ−１３＝　（Ｑ１１　＋　ＱｉＺ）＋　＜Ｑｉ２＋Ｑ
１３）　＋　（Ｑ１３＋　０１４）＋　　（Ｑ１４＋Ｑ
１５）となる、即ち、 Ｑ３＝　Ｑ１１＋　Ｑ１５　　　　　　　　　（２ｂ）
である、同様に、 次のＱ２＝　Ｆ２＝　Ｑ１０＋　０１４次のＱ１＝Ｆ１
＝Ｑ９＋（１１，３ 次のＱＯ＝　ＦＯ＝　Ｑ８＋Ｑ１２ である。

上記解析に対応する１６ビツト並列ＰＲＧに対する排他
的ＯＲ演算実現ｍＷは第４図に示しである。

次の０１３は式（２ａ）及び（２ｂ）によって示される
ような複数の排他的ＯＲ演算によって定義され得ること
が判る。一般に出力に対してはこのような多重表示が与
えられ得る。１つのａＸ化基準は、出力Ｑ３に対し、て
式（２ｂ〉で示されるような最小数のゲート入力を使用
することであろう。

上記解析は、並列ＰＲＧの幅がエミュレートされる直列
ＰＲＧに対する帰還構成において使用される最大数の直
列段に少なくとも等しいという条件で任意の幅の並列Ｐ
ＲＧに対して使用することができる。直列多項式が、次
の入力段を計算するために段６及び７を使用する上記実
施例においては、Ｐの値は７であり、即ち並列ＰＲＯの
幅は少なくとも７に等しい必要があるが、これより大き
くともよい。

更に、直列多項式は２つの直列段の排他的ＯＲに等しい
としたが、本発明は、次の入力を計算するために排他的
ＯＲ演算される直列段の数とは無関係に、任意の直列多
項式に適用可能である。

より一般的な直列疑似乱数列生成機の例では多項式： ％式％ を使用する。即ち特性多項式は１＋Ｘ２＋Ｘ’＋Ｘ″で
ある。

この多項式は非最大（前記表２及び３参照）であるが、
並列ＰＲＧ実行方法が適用業務において一般第８図は、
段ｎに関して、 Ｑ（ｎ）’：Ｑ（ｎ＋２）＋Ｑ（ｎ＋５＞＋Ｑ（ｎ＋９
）　　　（３）であるこの並列疑似乱数列生成機を示す
。

表８は、この多項式の３６のクロックサイクル（クロッ
クサイクル０〜３５）に対応する直列疑似乱数列生成機
を構成する９つの段に対する直列段の値を示す。

的であること示すために与えられている。

表８ 式（３）の関係を使用することにより、第８図に示した
直列疑似乱数列生成機をエミュレートする幅−＝９を有
する並列疑似乱数列生成機の次の出力ＱＯ−Ｑ８に対す
る値は以下のようになる。即ち、次のＱ８＝　Ｆ８＝　
Ｑ−１＝　Ｑ１＋　Ｑ４＋　Ｑ８次のＱ７＝　Ｆ７＝　
Ｑ−２＝　ＱＯ＋　０３＋　０７次の０６＝　Ｆ６＝　
Ｑ−３＝　Ｑ−１千０２＋　０６＝Ｑ１＋Ｑ４＋Ｑ８＋
Ｑ２＋Ｑ６ ＝　Ｑ１＋　Ｑ２＋　Ｑ４＋　ＱＢ＋　Ｑ８次のＱ５＝
　Ｆ５＝　Ｑ−４＝　Ｑ−２＋　０１＋　Ｑ５＝ＱＯ＋
Ｑ３＋Ｑ７＋Ｑ１＋Ｑ５ ＝　ＱＯ＋　Ｑｌ　＋　Ｑ３＋　Ｑ５＋　０７次の０４
＝　Ｆ４＝　Ｑ−５＝　Ｑ−３＋　ＱＯ＋　０４＝Ｑ−
１＋Ｑ２＋Ｑ６＋ＱＯ＋Ｑ４ ＝Ｑ１＋Ｑ４＋Ｑ８＋Ｑ２＋ＱＢ＋ＱＯ＋０４＝Ｑ１＋
Ｑ８＋Ｑ２＋Ｑ６＋ＱＯ ＝　ＱＯ＋　Ｑ１＋　Ｑ２＋　Ｑ６＋　Ｑ８次の０３＝
　Ｆ３＝　Ｑ−６＝　Ｑ−４十〇−１＋　０３＝　（Ｑ
−２＋　Ｑｌ　＋　０５）　＋　（Ｑｌ　＋　０４＋Ｑ
８）＋　０３＝　（ＱＯ＋　Ｑ３＋　０７）　＋　Ｑ１
＋　Ｑ５＋　Ｑ１＋　Ｑ４＋Ｑ８＋　Ｑ３＝　ｇｏ＋　
Ｑ７＋Ｃ１５＋　Ｑ４＋Ｑ８ＱＯ＋Ｑ４＋Ｑ５＋Ｑ７＋
Ｑ８ 次の０２＝Ｆ２＝Ｑ−７＝Ｑ−５＋Ｑ−２＋０２＝　（
Ｑ−３＋ＱＯ＋０４）　＋　（ＱＯ＋０３＋Ｑ７）　＋
Ｑ２（（Ｑ−１＋Ｑ２＋Ｑ６）＋ＱＯ＋Ｑ４）＋　（Ｑ
Ｏ＋Ｑ３＋Ｑ７）＋Ｑ２−（（Ｑ１＋０４＋０８）＋Ｑ
２＋Ｑ６＞＋ＱＯ＋Ｑ４）＋（Ｑｏ＋０３　十０７）＋
０２ ＝Ｑ１＋Ｑ８＋Ｑ６＋Ｑ３＋Ｑ７ ＝Ｑ１＋Ｑ３＋Ｑ６＋Ｑ７＋Ｑ８ 次の０１＝　Ｆ１＝　Ｑ−８＝　Ｑ−６＋　Ｑ−３＋Ｑ
ｌ＝　（ＱＯ＋Ｑ７＋　Ｑ５＋Ｑ４＋　Ｑ８）＋　（Ｑ
１＋Ｑ４＋　Ｑ８＋　Ｑ２＋　Ｑ６）　＋　Ｑｌ＝　Ｑ
Ｏ＋　Ｑ７＋ｑ５＋　Ｑ２＋　Ｑ６＝　ＱＯ＋　Ｑ２＋
Ｑ５＋　Ｑ６＋Ｑ７次のＱＯ＝　ＦＯ＝　Ｑ−９＝　Ｑ
−７＋　Ｑ−４＋ＱＯ＝　（ＱＨ−Ｑ８＋Ｑ６＋Ｑ３＋
Ｑ７）＋　（ＱＯ＋Ｑ３＋Ｑ７＋Ｑ１＋Ｑ５）＋ＱＯ＝
Ｑ８＋Ｑ６＋　Ｑ５ ＝０５＋Ｑ６＋０８ 族９は、直列クロックサイクルＯ〜３５に対応する４つ
の並列クロックサイクルに対する並列疑似乱数列生成機
の出力値を示す。これらの出力は、最初の３６の直列ク
ロックサイクルに対する直列疑似乱数列生成機の出力段
９に対応することが判る。

衣１ くεも直列ＰＲＧ多項式を実現するのに必要な段の１、
−Ｘ２＋Ｘ’＋Ｘｇ多項式に対応する直列ＰＲＧをエミ
ュレートする並列疑似乱数列生成機（幅＝９ビット）！
ＴＡ　　　　　　　　直列　　　　　　　最終　　　　
　　　　　　　　　　　　　　　　　　　ｉ拮２０ツク
サイクル　　りａ　、ｔ　り９イクルＱＯＱＩ　　Ｑ２
　　Ｑ３　　Ｑ４　　Ｑ５　　Ｑ８　　Ｑ７　　Ｑ８０
　　　　　０−８０１１１１１１１１１　　　　　９１
７１０１０００１０１２　　　　１８−２６　　０　　
１　　０　０　　０　　１．　　１　　１　　１３　　
　　２７−３５　　１　　１　　０　　１　　１．　　
１　　１　　１．　　０数に等しい場合に、直列ＰＲＧ
の並列ＰＲＧエミュレーションが常に存在することを立
証する。

以上の説明から、疑似乱数列生成機の幅が直列疑似乱数
列生成機に使用されている段の数に少なくとも等しい限
りは、並列疑似乱数列生成機が実現可能であることが判
る。更に、並列ＰＧＲを実行するために必要な排他的Ｏ
Ｒゲートの最小数は、少なくとも並列ＰＧＲが直列ＰＲ
Ｇに等しい幅を有する場合には、対応する直列ＰＲＧに
使用されている排他的ＯＲゲートの数に必ずしも等しく
ないことが判る。

以下数学的解析によって、並列ＰＲＧの幅が少な並　　
　　　　　　　生 庄 並列疑似乱数列生成機について、シフトレジスタを用い
て構築されている従来の直列ＰＲＧ生成機を置き換える
ための解析を行なう、並列及び直列の生成機をそれぞれ
第５八図及び第５Ｂ図に示した概略図によって説明する
。

従来の解決策においては、１段シフトレジスタの幾つか
の段から発信された信号は一緒に排他的０Ｒ（ＸＯＲ）
ゲートによって加えられ、得られた信号はレジスタの入
力に供給され、帰還を生成する。

連続する信号値の間には方程式： ％式％（４） 〔式中、「＋」はＸＯＲまたは２を法とする加算に対し
て使用されており、＾１．・・・、＾１１・・・＾ｐは
、段ｉが接続されているならば１であり、そうでなけれ
ばＯである〕 が成立している。これは、係数が２を法とする整数の体
くフィールド）、即ち’Ｆ（０，１）’に含まれる方程
式である。

信号を「Ｚ変換コすると、 ５（Ｚ）＝＾Ｉ　　Ｚ’５（Ｚ）＋Ａ２　　Ｚ”５（Ｚ
）−ｔ−・−−＋Ａｐ　　ＺｐＳ＜２）　　　　　　　
　　　　（５）または Ｐ（Ｚ）−Ｓ（Ｚ）＝Ｏ（６） 但し、Ｐ（Ｚ）＝２’＋Ａ、Ｚ’＋Ａ２Ｚ２＋・−＋Ａ
ｐＺ’　　　（７）となる。方程式（５）と（６）とは
等価である。

Ｐ（Ｚ）はＳの特性多項式であり、Ｓの「生成式（ｇｅ
ｎｅｒａ　ｔｏｒ　）　Ｊと考えてもよい。

多項式Ｐ（Ｚ）は「既約及び素」であり（係数がＦ（０
，１）に含まれる、より小さい次数の多項式の積ではな
い）、原始根Ｚｑ＋１＝　０（ｑ＝　２’−１）を有し
、系によって生成される数列は周期２′−１の疑似乱数
列生成式となる。

並列生成機は、その入力信号がＸＯＲゲート網によって
計算される多重出力ラッチ（例えば複数のフリップフロ
ップ）で構成されており、またラッチの出力信号はこの
ＸＯＲゲート網に供給される。

４本１１ 以下の事項はディジタル信号処理方法を専門としない読
み手に有効であろう。

１〉「２を法とする整数」の体はただ２つの元、即ち０
と１とを含み、２種類の演算、即ち乗算（＾ＮＤ）と加
算（排他的ＯＲまたはＸ０Ｒ）とにおいて、ｏｘ　ｏ＝
　ｏ、０Ｘ１＝１．Ｘ０１ＩＸ１＝１、及び０＋０＝０
、Ｏ＋１＝１＋Ｏ＝１．１＋１＝０が成立する。係数が
この体にある多項式は以下の特性を有する。即ち、 Ｐ（Ｚ）　−Ｑ（２りはＰ（Ｚ）＋Ｑ（Ｚ）−〇ト等価
ｒある、または（１＋Ｚ）２＝１＋Ｚ２（何故ならば２
＝０である）である。

２）　もしＳ、　＝　Ｓ　（ｎＴ）　（Ｔは時間間隔で
ある）ならば、Ｓ　（Ｚ）＝　）：　Ｓ、Ｚ”　　　　
　　ＣＺハ遅延演算子テある〕であるような「２変換」
を使用する。何故ならば、Ｚ　５（Ｚ）十ΣＳ、Ｚ１１
　＋　＋−Σ５Ｉｌ−５Ｚ′１であり、これは５（ｔ−
Ｔ）のＺ変換であるからである。

３）　　Ｓ、、−＾１ｓｎ−１十＾２Ｓ、−２＋−・＋
＾ｐＳ、、−，（５）の解を求める場合に、通常、 ５ｎ＝Ｃａ−”　［Ｃは定数である〕 と置くと方程式り５）は、 ａ−′ｌ、：＾ａ−ｈ◆１＋＾２ａ−ガ◆２＋、、、＋
＾ａ−１％’ｐまたはａ０＋＾１ａ十八ａ２＋・・・＋
＾、ａ″＝０となり、ｒａ」はｐ（ｚ）−ｏの根である
べきであることが判る。この方程式にはｐ個の根が存在
する。

これらの根は一般にＯまたは１で表わすことはできない
が、式（５〉の一般解はそれらの連続累乗の線形組合せ
となる。即ち、 Ｓ　、＝＝１１、−’＋ａ２−”＋　”’＋　ａｐ−″
となり、これはＰ（Ｚ）の根の対称関数、即ちもしこれ
らの係数が２を法とする整数の体に含まれるならば、Ｏ
または１であるｐ（ｚ）の係数の関数である。

４）　　ｐビットを含む直列ＰＮＳ生戒生成シフトレジ
スタは、ヌル配列を生成するワード０，０．０・・・を
含み多くとも２″′ワードを包含することは容易に判る
。

従って多くともＺｐ−１個のヌルでないワードが存在し
得、配列の周期は多くとも２′−１である。この周期は
、「既約及び素」の多項式と称される特゛定の多項式を
用いて得られる。

５）　　ｒａ」をＰ（Ｚ）＝０の根とすると、Ｐ（ａ）
＝ａ’十八　へｌ十八へａ２＋・＝十人、１−Ｐ２（ａ
）＝ａ’＋＾ａ２＋＾２ａ’＋・＝＋＾ｐａ２′である
　これは、＾ｉ・＾ｉであり 且つ上記式のｐ個の根はａ・・・８２ｍ−であるのでａ
、　２　Ｔ’−はＰ（Ｚ）＝Ｏのもう１つの根であるが
故である。

またａ”　　−１であるので累乗指数２２を有する次の
根はｒａ」に等しい。

４升り蒐遣 第５八図の並列生成機の「２方程式ｊは、Ｚｏ−＾ｏｏ
Ｚ”十へ〇ＩＺ”’　＋−・十人〇＋ｌ＋−１２２゜Ｚ
’＝Ａ＋ｏＺ”＋Ａ、、２１′＋−−−＋＾１，１１−
１２”−ＺＩ−八、ｄ″十へ１１２”’＋　＝・＋Ａｔ
　　ｗ−＋２２訃Ｚ”−’　＝　Ａｘ−ｔ　、ｏＺ”＋
　Ａｍ−＋　、＋Ｚ”’　＋　・・・＋　Ａｍ−１、＊
−＋７．”−である。

（その要素が＾１１．である〉行列はラッチの２つの連
続する状態ｍ−１と噛との間の遷移行列（ｔｒａｎｓ　
ｉ　ｔ　ｉｏｎｍａｔｒｉｘ）である、これらの係数は
、出力ｊが入力ｉに一般にＸＯＲ回路によって連結され
ているか否かに応じて１または０となる。例えば方程式
ｉは、Ｓ、、−、＝　（Ａ、ＯＳ、−、）ＸＯＲ（＾１
１Ｓ、、、−８１）ｘＯＲ（＾１□５ｈ−Ｎ−２）”　
’・・・Ｘ０Ｒ（＾、□ＩＳ、、−２□１〉に対応して
おり、方程式ｉは、 と書くことができる。

Ｒｉは、その係数が遷移行列の行ｉの要素である多項式
である。

Ｔ、（Ｚ）＝２０＋Ｚ”−’Ｒ，（Ｚ）ハ、Ｔ、　（Ｚ
）　・５（Ｚ）　＝　Ｏテあるものとなるべきである。

Ｐ（Ｚ）・５（Ｚ）−〇は既知であるので、Ｔ（２）が
Ｐの倍数であるならば、例えばＴ（Ｚ）ｐ（ｚ）・Ｑ（
Ｚ）であり、すると、 Ｔ（Ｚ）　＝Ｓ（Ｚ）　−Ｐ（Ｚ）　＝Ｑ（Ｚ）　・５
（Ｚ）＝　　Ｑ（Ｚ）［Ｐ（Ｚ）−Ｓ（Ｚ）］　−〇さ
なる。

（この結果は、Ｓの連続する値がＰ（Ｚ）−〇の根の累
乗の組合せであることを考慮することにより得る−とが
でき、これは、Ｔ（Ｚ）＝Ｏが少なくともｐ（ｚ）０と
同じ根を有することを示唆する）。

ここで、多項式； ％式％ を考える（理解し易いように特定の例を用いるが、誘導
方法は一般的である）。Ｐ（Ｚ）によって生成される数
列は、 ＾６Ｓ、、＋３＋＾、ｓＩｌ＋７−ｔ−＾２Ｓ、、＋＾
、Ｓ、＝０八〇Ｓｎ＋４＋＾１Ｓ、、＋＾２Ｓ、２＋＾
３Ｓｎ＋Ｉ＝０＾。Ｓ７．、＋＾ＩＳ、、＋＾２Ｓｎ。

３＋＾３　Ｓ　ｈ　＋　２−０である。　Ｑ（Ｚ）−Ｂ
ｏ＋Ｂ＋Ｚ＋ＬＺ２．！：　ｚ＜　ト、Ｔ（Ｚ）＝　Ｐ
（Ｚ）−Ｑ（Ｚ）＝　Ａ。Ｂ０＋　　（Ａ、Ｂ、＋へ、
Ｂ、）Ｚ十（へ〇Ｂ２＋ＡＩＢＩ＋＾２８０）Ｚ”＋（
＾１８２十＾２Ｂ＋＋＾、Ｂｏ）Ｚ’＋（＾Ｊｚ＋ＡＪ
＋）Ｚ’十ＡＪ２Ｚ’、マタハＴ（２）＝ＣＯ＋ＣＩＺ
＋Ｃ２Ｚ２＋Ｃ３Ｚコ＋Ｃ４Ｚ４＋Ｃ３Ｚ５となる。

計算するとＳ′は数列であり、 ＣｏＳ’、、ｓ＋Ｃ，Ｓ’、、、＋　−−−＋Ｃ５Ｓ’
。

＝＾ｏＢｃｓ’、、、＋　（へｏＢ＋　＋　Ａ＋Ｂｏ）
Ｓ′１１＝＜　十　・・・となる、従って、 Ｂ、（＾Ｏ５’、、＋、＋＾ｌｓ”ｎ＋４＋＾２Ｓ’ｎ
＋３＋＾、Ｓ′ｎ４２〉＋Ｂ、（へ〇Ｓ’ｈ＋４＋＾ｌ
ｓ’、、＋３＋＾２Ｓ’ｎ＋２＋＾３Ｓ’−１）＋Ｂ２
（へ〇Ｓ’ｎ＊、＋＾ｌｓ’ｎ＋２十八２Ｓ’１１４１
十＾、Ｓ″０）であり、この式は、Ｓ′がＰ（Ｚ）によ
って生成される数列であればＯとなる。更に、もしｓ’
、、　ｓ’、、や１、Ｓ′。、３、Ｓ′７□がＳの連続
する値であるならば、計算した和は０となり、Ｓ′７ヤ
、はＳの次のサンプルとなる。以上から、もしＴ（Ｚ）
がｐ（ｚ）の倍数であるならば、 １）期待通すＴ（Ｘ）　・５（Ｚ）　＝　Ｏテア’）　
、且ツ２）「良いシード」が与えられたならばＴ（Ｚ）
は数列Ｓを生成すると結論される。この結果は、数列Ｓ
の一連のサンプルを意味するく別のシードを用いてもＱ
によって数列が生成されるであろう〉。

Ｔ（Ｚ）では、（常に１である）その最初の係数とその
Ｎ番目の最後の係数（Ｒ，の係数）のみがゼロでないと
することができる。従って、必要とされるシードはラッ
チ内に含まれるサンプルに制限される。

出発時には、ラッチにＰ（Ｚ）によって生成される数列
の一部を負荷することが必要である。全ての多項式Ｔ、
　（Ｚ）はラッチの次のシリーズのビットのサンプルを
生成し、各クロック時に対して図の左側に位置するＮビ
ットシリーズ（状態論〉は右側に位置するシリーズ（状
ｊｌｍ−ｌ）となる等が言える。

第６図は多項式Ｔ、（Ｚ）の係数の図である。１に等し
い係数はｒｘ、で表してあり、それ以外は０に等しい。

遷移行列の要素であるＲ１の係数は平行四辺形の内側に
あり、問題となるのは、 １、）Ｐ（Ｚ）の倍数、またはＰ（Ｚ）によって生成さ
れる数列の生成式（これは等価である）であり、２）最
初の係数を除いて平行四辺形に包含される係数を有し、 ３）最も単純な実行態様を与えるために最小の１に最小
の項を有する 多項式を見付けることであることが判る。

ｒＢｅｚｏｕｔの関係」（族１０参照）は上記最初の２
つの条件を満足する多項式を計算することができるが、
第３の条件は常に満足するとは限らない。

「良い」多項式を見付ける極めて単純な方法は、行列の
各行、即ち平行四辺採肉に含まれる２つのゼロでない係
数を有する多項式に対して「試算及び検証（ｔｒｙ　ａ
ｎｄ　５ｅｅ）Ｊを行なうことである。これらの多項式
は数列Ｓの生成式としてテストされ、最初に見付けられ
たものを使用し、可能であれば行列の次の行に対しても
それを再度使用する。２つの係数を用いた検索が失敗し
た場合には３つまたはそれ以上の係数に対して検索する
等となる。

多項式は本来単純であるけれども、数１０秒間の計算時
間を要することがある（１２次の多項式、Ｎ−３２ニ対
しテ２０秒（Ｄ、Ｅ、Ｃ，Ｖ＾Ｘ８６００：７　ンビュ
ータ）を要するが、７次の多項式でＮ＝８または１６に
対してはほぼ即座に結果がでる）。ここでＮは−、即ち
並列出力の数と等価である。

叡仝乳護１韮 ａ）並列システムの特性方程式 かかる並列生成機は、その要素がＯまたは１（１はＸＯ
Ｒ演算を意味する〉である遷移行列によって連結されて
いるラッチの２つの連続する状態によって与えられ得る
。そして、第２の状態の信号の各々は第１の状態の信号
に式： ％式％（８） によって依存する。Ｎはラッチ内に含まれるビット数で
あり、シフトレジスタによる解決策のごとき１直列クロ
ックサイクル当たり１つのビットを与えるのではなくて
、ＰＲＧのＮビット〈Ｎは前記のごとき阿と等価である
）のシリーズは、各並列クロックサイクルに対して発信
される。ｋ＝Ｎ−１と置くと、式（８）は、 ｚ’−’＝ｚ”Σｊ　Ｂｋｊ　Ｚｊ＝Ｚ”　Ｒｋ　　　
　　　　（９）〔式中、Ｒｋ−ｚｋ　Ｂｋ　Ｚ’は、行
列のに行（ま１．ｔ（Ｎ−ｉ）行〉の係数をＢｋｊとす
る（Ｎ−１）次の多項式である）と書ける６式（８）を
、 ＺＯ＝　１．　＝　ＺｋＲｋ　　　　　　　　　　　　
　　　　（１◇）または ５ｋ（Ｚ）　＝　１　＋　Ｚ’Ｒｋ＝　Ｏ（１１）で置
き換える。

方程式５ｋ（Ｚ）−〇は、遷移行列の全ての行ｋ（１〈
ｋ＜Ｎ〉に対して満足されるべき特性方程式である。

ｂ）特性方程式の特徴 Ｐ（Ｚ）のＰ個の根の連続累乗は方程式（４）の解であ
る。信号Ｓｎはこれらの累乗の線形組合せであり、Ｐ（
Ｚ）の根の対称関数である。

従って直列シフトレジスタと同じ信号を生成するために
、５ｋ（Ｚ）の根はＰ（Ｚ）の根を包含する必要があり
、 ５ｋ（Ｚ）・Ｐ（Ｚ）　　Ｑｋ（Ｚ）　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　（１，２
＞〔式中、Ｓｋ及びＰは２０項を有するので、Ｑｋ（Ｚ
）は少なくともかかる項を有するべき多項式である。〕
である、この逆は成立するであろうか。

もし式（１１）　：５ｋ（Ｚ）　＝　Ｐ（Ｚ）Ｑｋ（Ｚ
）テあれば、５ｋ（Ｚ）＝０は、Ｐ（Ｚ）の根に対して
のみでなく　Ｑｋ（Ｚ）の根に対しても真となる。ここ
で寄生根（ｐａｒａｓｉｔｉｃ　ｒｏｏｔ）として公知
の問題が生じるが、「良いシード」（即ち良いＰＲＧの
一部分）を選択することにより、かかる寄生根の導入を
回避することができる。これは、Ｓｎ、５ｎ−１等がラ
ッチ内に包含され且つＰＲＧの一部分であるならばＳｎ
＋１は同じＰＲＧのビットであるし。

もしＳｎ＋１　、Ｓｎ　、Ｓｎ−］・・・がＰＲＧの一
部分であるならばＳｎ＋２はＰＲＧのビットである等、
Ｓｎの連続する値を考慮することにより証明され得る。

全ての多項式５ｋ（Ｚ）は、ｚＯから出発してＰ（Ｚ）
の倍数であらねばならない。このような多項式は、ｚｋ
とＺ１１ｌとの間にのみ他の項（Ｐｋの項〉を有し、逆
に、かかる多項式は並列発生機には都合が良い。

ｋの同じ値に対して５ｋ（Ｚ）の幾つかの等価の式が存
在し得る。

Ｓｋの異なる式が存在し得、例えば以下の２つの多項式
： ％式％（１３） ） は有効と言える。

唯−の条件は、Ｐｋｌ及びＰｋ２の次数がいずれもＮよ
り小さいことである６ 上記２つの式を減算することにより、 ５ｋｉ−３ｋ２＝Ｚ’（Ｒｋｌ、−Ｒｋ２）＝Ｐ（Ｚ）
（Ｑｋｌ−Ｑｋ２）　　　　　　（１，５）を得る。

第１に、多項式（Ｓｋｉ　−５ｋ２）はＰ（Ｚ）で整除
され、Ｓｋｉ及びＳｋ２は「Ｐ（Ｚ）を法として合同」
であると見なされる。これは、Ｓｋ２がｐ（ｚ）を基準
としてＳｋｉの項を置換することにより得られることを
意味する。

例えばもしＰ（Ｚ）＝１　＋　Ｚ’　十Ｚ’であれば、
Ｓｋｉにおイテ、１＋Ｚ”、Ｚ’＝ＯであるならばＺ＋
Ｚ’＋Ｚ”＝Ｏテあるので、Ｚをｚ’＋ｚ”で置き換え
ることができる。

第２に、ゼロ根をもたない素数であるＰ（Ｚ）はＺｋで
整除されず、（Ｑｋｌ　−Ｑｋ２）は＝３で整除される
。

（Ｒｋｌ−Ｒ１ｔ２）もまりＰ（Ｚ）ノ倍数であり、Ｒ
ｋｌ及びＲｋ２はＰ（Ｚ）を法として合同である。

従って、行列の同じ行に対して等価の特性多項式５ｋ（
Ｚ）を与える（次数がＮより小さい）ｒＰ（Ｚ）を法と
して合同」の幾つかの多項式Ｒｋ（Ｚ）が存在し得る。

第６図は幾つかの問題点を示す。

１）考慮すべき２つの座標系が存在すること１つは多項
式Ｓｋに対するものであり、１つは多項式Ｒｋに対する
ものである。これらは平行四辺形の内側または辺上にな
くてはならず〈ｋ＝１〜に＝８〉、Ｒｋの係数ｌが許容
される位置を「／」で記した。

２）選択した実施例においてはＰ（Ｚ）の２つの重要な
倍数、即ち、 １＋Ｘ’＋Ｘ’　　及び　１＋Ｚ”＋Ｚ”が存在し、Ｓ
ｋの非定数項は、上記倍数の全てが許容範囲内にあるな
らばそのうちの１つの非定数項とすることができる。

３）　幾つかの多項式Ｓｋは同一であり（例えば３１〜
Ｓ６〉、対応するＲｋは項の平行移動のみが異なる。

Ｃ）Ｂｅｚｏｕｔノ関係 ５ｋ（Ｚ）＝Ｈ−Ｚ’　Ｒｋ＝Ｐ（Ｚ）　Ｑｋ（Ｚ＞　
　　　　　　　（１，６）または １＝Ｚ”　　Ｒｋ＋Ｐ（Ｚ）　　Ｑｋ（Ｚ）　　　　　
　　　　　　　　　　　　　　　　　　　　　（１７）
ＢＥＺＯｔｌＴ（７）関係を認識する（後述の族１０（
７）　ｒＢＥＺｏυＴの関係１参照）。

Ｐ（Ｚ）及びＱ（Ｚ）を２つの多項式とすれば、それら
の最大公約数（ＧＣＤ）または最大公園数（ＨＣＦ）は
、ＨｃＦ（Ｐ　、Ｑ）＝Ａ（Ｚ）Ｐ（Ｚ）＋　　Ｂ（Ｚ
）Ｑ（Ｚ）　　　　　　　　　　　　　　　　　（１８
）で表わされる。＾及びＢは（ユークリッドの互除法か
ら誘導される）ｆｉめで単純なアルゴリズムを用いて見
つけることができ、Ｈの次数はＰの次数よりも小さい。

ｚｋ及びＰ（Ｚ）は公園数を持たないので（Ｐは既約で
ある）、それらのＩＩｃＦは１であり、式＜１７）はＢ
ＥＺＯｔｌＴの関係である。

全ての値のｋに対して、その次数がＰ（Ｚ）の次数Ｐよ
りも小さい多項式Ｒｋを決定することができる。

式（１７〉においてに＝１をとると１＝ＺＲ＋ＰＱとな
り且っＰＱの次数は少なくともＰに等しいので、Ｒの次
数は多くともｐに等しく、唯一の可能性はＲの次数＝ｐ
−１であり、Ｑの次数は０である。即ち少なくとも１つ
の多項式Ｒｋはｐ個の項を有しており、遷移行列は少な
くともｐ個の列を有する必要がある。

従って、 １）　Ｎは少なくともｐに等しくなければならない（Ｗ
（ここではＮと同じ〉とｐとの間に見られる関係説明参
照）、 ２）　Ｐより大きいかまたはＰに等しいＨに対して、か
かる問題に対する少なくとも１つの解がある。

この解は一般に、典型的には最小のχＯＲ回路を求める
が故に最適ではない、しかしＮ＞ｐ−１であるならば、
更に次数がＮより小さいという条件でＢＥＺＯＵＴの関
係によって与えられるものを用いてＰ（Ｚ）を法として
合同な多項式Ｒｋを探すことにより解を向上する方法が
存在する。

ｄ）ｒ発見的方法（Ｈｅｕｒｉｓｔｉｃ　５ｏｌｕｔｉ
ｏｎ）」発見的方法は、２つ、３つまたはそれ以上の非
定数項を有するｐ（ｚ）の倍数を系統的に探索すること
からなる。行ｋに対して２つの係数の解が見付かったな
らば、それをに＋１．・・・に対して出来る限り使用す
る。３つ以上の係数が必要であるならば、それらを行ｋ
に対してのみ使用し、次の行はより少ない係数を許容す
ることが望まれるので、２つの係数を再度用いて開始す
る。テストするためにはＰ（Ｚ）で除算し、余りがゼロ
多項式か調べる。これは、高い値のｐ及びＮに対しては
計算時間が膨張することがあるが、いずれにせよ最適解
を導くことができる（幾つかの解が存在する場合がある
）、少なくとも現時点では最初に見付かった解を採用す
る。

Ｓｋ多項式をテストする別の方法は、多項式が所与の特
性多項式によって生成された疑似乱数列を生成し得るか
直接に検証することである。この方法はプログラムｒＧ
ＳＰＡ−ＥＪ　（族１１及びサブルーチンＰＯＬＹＡＮ
ＣＯＥＦχのＴＥＳＴ部分参照）において使用されてい
る。

目的に応じて勿論化の方法も可能である。例えば、条件
を満足し得る多項式Ｓｋのテーブルを計算し、そのなか
から選択して行列を構築することもより優れているであ
ろう。

勿論、（１＋Ｚ’＋Ｚ’）”のような倍数も良いことは
明らかである。

まとめ 問題は、最小の係数を有するＰの倍数を認知し、そのな
かから、その非定数項がＰｋ多項式の範囲内にあるもの
を選択することである。

ｅ）プログラム プログラムは４つの部分を含む。

１）初期化と、データ、即ち、 多項式Ｐ（Ｚ）の次数ｐと、 ＾０及び＾ｐ（これらは常に１である〉以外のＰの係数
とラッチのビット数Ｎと の入力を行なう。更に、 Ｐが「良い」多項式であることを確認するため、並列シ
ステムのテストのための良い「シード」を準備するため
、及び 並列システムをテストする基準を設けるために、ｐ（ｚ
）に対応するＰＲＧ配列（Ｓｅｑｌ）を生成する。

２）行列の要素を計算する。

３〉結果を印刷する。

行列の係数テーブル Ｎが３２以下である場合には行列の図 ４）検証する。

配列（Ｓｅｑ２）を生成し、Ｓｅｑ　１と比較する。

上記プログラムと一緒にサブルーチンファイルを使用す
る。サブルーチンファイルは全て本発明の目的に必要な
２を法とする代数における全ての演算を包含する。

テーブル１２は、ＧＰＳ＾−Ｅプログラムの実行による
端末リストサンプルである。

テーブル１３は、５ＯＮＥＴ多項式（１＋Ｚ’＋Ｚ？）
の８．１６．２４．３２及び６４ビット並列ワード幅に
対する幾つかのプリントアウトを包含する。

ｆ）参考文献 Ｅｒｒｏｒ　ＣｏｒｒｅｃｔｉｎｇＣｏｄｅｓ。

Ｗ、Ｗｅｓｌｅｙ　Ｐｅｔｅｒｓｏｎ　ａｎｄ　Ｅ、Ｊ
Ｊｌｅｌｄｏｎ　（ＨＩＴ　Ｐｒｅｓｓ）Ｅｒｒｏｒ　
Ｃｏｒｒｅｃｔｉｏｎ　Ｃｏｄｉｎｇ　ｆｏｒ　Ｄｉｇ
ｉｔａｌ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ。

Ｇ、ＣＣ１ａｒｋ　ａｎｄ　Ｊ、Ｂ、Ｃａｉｎ（ＰＬＥ
ＮＵＭ）Ｓｈｉｆｔ　Ｒｅｇｉｓｔｅｒ　Ｓｅｑｕｅｎ
ｃｅｓＳｏｌｏｍｏｎ　Ｗ、Ｇｏｌｏｍｂ（Ｈｏｌｄｅ
ｎ−Ｄａｙ、Ｉｎｃ、）Ｓｅｑｕｅｎｃｅｓ　Ｐｓｅｕ
ｄｏ−＾１ｅａｔｏｉｒｅｓＧｅｏｒＨｅｓ　Ｃ，Ｒｏ
ｇｅｒ（Ｌａｂｏｒａｔｏｒｉｅｓ　ｄｅ　Ｍａｒｃｏ
ｕｓｓｉｓ、Ｎｏｔｅ　ｒｎｔ、ｅｒｎｅ）Ｓｔａｔｅ
　Ｖａｒｉａｂｌｅｓ　ｆｏｒ　Ｅｎｇｉｎｅｅｒｓ（
Ｊｏｈｎ　Ｗｉｌｅｙ　＆　５ｏｎＳ、Ｉｎｃ、）Ｐ、
Ｄｅｒｕｓｓｏ、Ｒ，Ｒｏｙ　ａｎｄ　Ｃ，Ｃ１ｏｓｅ
、ｐｐ１５８−１８６隨■ ｒＢｅｚｏｕｔの関係」 ２つの整数ａ及びｂ、または２つの多項式の最大公因数
（ＨＣＦ）を求めたい場合、そのアルゴリズムはいずれ
に対しても同様である。

まずａをｂで除算する。即ち、 ａ＝Ｑｏ　ｂ＋Ｒ１０≦Ｒ１≦ｂ とする。ａ及びｂは［（ＣＦで割り切れ、更にＲ１も１
（ＣＦで割り切れる。次にｂをＲ１で除算する等を繰り
返す。

即ち、 ｂ＝ＱＩ　Ｒ１，＋Ｒ２Ｑ≦ＲＺ≦ＲＩＲ１・Ｑ２　Ｒ
２＋Ｒ３Ｑ≦Ｒ３≦Ｒ２Ｒは次第により小さくなり、従
って、 Ｒｎ−２＝Ｑｎ−ｉ　Ｒｎ−１＋Ｒｎ （８口はＨＣＦである〉 Ｒｎ−１，＝　　Ｑｎ　　Ｒｎ中Ｒｎ”ｌ　　　Ｒｎ＋
１＝０Ｒｎ−１はＲｎ’″Ｃ′整除され、Ｒｎ−２もＲ
ｎで整除され、・・・ａ及びｂもＲｎで整除される。

従ってＲｎはａ及びｂのＨＣＦであり、これがユークリ
ッドの互除法である。

次に連続する余りの数列： Ｒ１＝ａ−ＱＯｂ＝＾１　ａ＋Ｂ１　ｂ　　但し＾１＝
１及びＢ１＝−ＱＯＲ２＝ｂ−ＱＩ　　Ｒ１＝＾２　ａ
＋Ｂ２　ｂ　　　＾２＝−ＱＩ　Ａｔ及び８２＝−ＱＩ
　ＢＩＲ３＝Ｒ１−Ｑ２　　ＲＺ−へ３　　ａ＋８３　
　ｂ＾３＝＾、１−Ｑ２＾２及びＢ３＝Ｂ１−Ｑ２　Ｂ
２Ｒｎ−＾ｎ　ａ、＋Ｂｎ 但し＾ｎ＝＾ｎ−２−Ｑｎ−１＾ｎ−１及びＢｎ＝Ｂｎ
−２−Ｑｎ−Ｉ　Ｂｎ−１故に、＾ｎ及びＢｎはＲ１及
びＢ１から得られる。＾−１＝１、Ｂ−１＝Ｏ（−１は
添字である）且つ＾Ｏ＝Ｏ及びＢＯ−１とすると、Ｒｎ
、＾ｎ及びＢｎを与えるアルゴリズムは、添字１から出
発して単純に実行される。

もしＲｎが１（ＣＦであるならば、’Ｂｅｚｏｕｔの関
係Ｊ：ＨＣＦ（ａ、ｂ）：＾ａ＋＾ｂ が得られる。

ａとｂとが互いに素であるならば、Ｒｎ　＝　ＨＣＦ　
（ａ　、　ｂ）＝１である。ａ及びｂが多項式であるな
らばＲｎは定数であり、係数がＦ（０，１）に含まれる
場合には１に等しい定数である。そして、 の関係が得られる。

へ〇の次数は積ｑ１・ｑ２・・・・Ｑｎ４の次数に等し
く、Ｂｎの次数は積ｑＯ・Ｑｌ・・・・Ｑｎ−１の次数
に等しいことは明らかであるし、計算することもできる
。更に、・八を多項式＾の次数を意味するとすると、・
ｑＯ＝・覧−・ｂ ・Ｑ２＝・ｂ−・Ｒ１ ・Ｑ２＝・Ｒ１−・Ｒ２ ・Ｑｎ−１−４ｎ−Ｚ−４ｎ−１ −Ｑｎ　　＝・Ｒｎ−１−−Ｒｎ となり、従って’（ＱＯ−Ｑｌ・Ｑ２＝Ｊｎ−１）＝　
・ａ＝　４ｎ−１である。

ａとｂとが互いに素であると仮定すると、Ｒｎはそれら
のＩＩｃＦであり、・Ｒｎ＝Ｏ及び・Ｒｎ−１は少なく
とも１である。従って・Ｂｎは・ａよりも小さく、同様
の理由で・＾ｎは・ｂよりも小さい。

（表１０終わり） 圭４と ＤＥＧＲＥＥ　Ｏｒ　ＣＩＩＡＲＡＣＴ已１ｔＫ３ＴＩ
（ＰＯＬＹＮＯＭＩＡＬ、＋ＣＩＩＡＲＡＣＴＥＲｆＳ
Ｔ（ＣＰＯＬＹＮＯＭＬＡＬ＋　　ＺＯ Ｎａ　　Ｏｒ　　５ＸＭＵｔ、ＴＡｓＥＯＵ５　　ＢＩ
ＴＳ＋に＾ＴＩ’１ｌＸｌ ＶＥＲＫｒＴＣＡＴｔＯＮＯ，Ｋ。

　Ｉ　　０ ｆ’ＡＲＡＬＬＥＬ　　Ｐ５ＥＵＤＯＮＯＥＳＥ　　５
ＥＯυＥＮＣＩＥＳ　　ＧＥＮＥＩｔＡＴＯＲ。

ＤＥＧＲＥＥ　Ｏｒ　ＣＩＬＡＲＡＣＴＥＲｆ５ＴｆＣ
ＰＯＬＹＮＯＭＩＡＬ　　ｒＣＩＩＡＲＡＩｊ！ＲＸ５
ＴＩＣＰＯＬＹＮＯＭＩＡＬ　　Ｉ　　ＺＯＮＢ　　Ｏ
ｒ　５１ＭＩＪＬＴＡＮ！ＯＵＳ　　ＢｔＴＳ＋ＤＥＧ
ＲＥＥ　　Ｏｒ　　ＣＩｌ八ＲへＣＴＥＲＺＳＴ４ＣＰ
ＯＬＹＮＱＭｆＡＬ　　＋７ ＣＩＩＡｎＡＣＴＥＲＸ５ＴＫＣＰ（’ＬＹＮＯＭＬＡ
Ｌ　　ＺＯ ６ ７ ＮＢ　　Ｏｒ　　５１ＭＵＬＴＡＮＥＯＬＪＳ　　Ｂ１
ＴＳ６ １１） ｐＡｆｆｉｔ、ｔ、ｚＬ　ｐｓｔｕｏｏｙＪｏｘｓｚ　
　ｓｒ：ｇｗｒ＋ｃｘｎａ　　ｏｔｎｔｙｓ：ｏｎ。

ＤＥにＲｔＥ　　０２”　　ＣＭλにへＣ’ｌ’ＥＲＩ
Ｇ’ｒＸＣＰＯＬＹＮＯＭＩ八Ｌｌフ ロヒλへコ１λｕｉＬＱ　Ｊ（’ＩＬＹＪＪｎｌｔＴ　
ｈ　＋：　スＯ ！６ ７ ＮＢ　Ｏｒ　ｇＩＭＩＪＬＴＡＮＥＯＩＪ５　ｓｘ’ｒ
ｓ１４ ＲＮＯロ　ｌ　ｚｕ ＰＡＲＡＬＬＥＬ　　Ｐ！Ｅｕ０ＯＮＯＺＳＥ　　５Ｅ
ＱＵＥＮＣＩＥＳ　　ＣＩＮＥＲＡＴＯＲ。

ｔ）ｃＧＲＥＥ　Ｏｒ　　Ｃ１１Ａｌ’ＬＡＣＴｔＦＩ
ｆＳｔＴＣＰＯＬＹＮＯＭｆＡＬ　　＋フ ＣＨＡＲＡ（ＴＥＲ１５’ｒｔＣＰＯＬＹＮＯＭｆＡＬ
　　＋　　ＺＯ６ ＮＢ　　０ｒ　　５ＫＭＵＬＴＡＮ！ＯＵ５　　Ｅｌ！
Ｔｇ＋６ ＤＥＣＲＥＥ　　ＯＦ　　ＣＩＩＡＲＡＣＴＥｌｕ５Ｔ
ＸＣＰＯＬ＋ＹＮＯＭ！八Ｌ　　ｌ　　　へＣＨＡＲＡ
ＣＴＥＲＩ＆ＴＸＣＰｏｔ、ＹＮＯＨ！Ａ！、　　　ｔ
　　ＺＯｚｇ　　　Ｚ７８８０Ｆ＄１ＭｔｊＬＴＡＮＥ
ＯＵＳ　ＢＩＴ！＋　　２４１直！★★＾★！★★★０
＾ム長壷轟晶★＾轟＾↓ｂ会★＾★轟壷自＾幽）ｉＡＴ
ＲｒＸＩ ＶＥＲＸＦＩＣＡ’ｒＸＯＮ　　Ｏ，Ｘ。

Ｉｌり ’ＡＲＡＬｔ、ＥＬ　ＰｇＥＵＤＯＮＯＹ！ｔ　５！Ｑ
ｔＪｇＮＣ！２５　にＫＮ！ＲＡＴＯＲ１１）ＥＧＦＩ
ＥＥ　　ＯＦ　　Ｃ）ｌＡＲＡｃ’ｌ’ＥＲ１Ｓ’ｌ’
ＩＣＰＯＩＹＮＯＭＩ＾１．ｒ　　　７ＣＨＡＩｔＡＣ
ＴＥＲ１ｆｆｌｃ　　ＰＯＬＹＮＯＭ！＾し　ｌ　　Ｚ
Ｏｚｇ　　　２７１Ｊｉｌ　　Ｏｒ　　［ＭｕＬ″ｒＡ
ＮＥｏυｓ　　ｅｘｔｓ＋　　　３２ＲＮＯＯｒ　　１
３ １１１１１１１、ｊｔ１１１１１１１１ｌ−曙１１１１
１１１１１１１１１１１１　　ｔＪＳｉｊ１１１１ｌＪ
Ｉ１１ＩＩ１１ｔ１１Ｓ１１　　虐　１１１１１１１１
１１１１１１１１１１１１１１１１１１＆＋−嘗１１し
１１１ｌＩｌ１１１１１１自１１１１１１１３１自１１
１１自１１１１目處１１１１ＪＩｌｊ１１ｆ１１１１１
１１１１１ｌ　　蟇　１　か１１１１１１１１１１１１
１自１１１’１１１１１１１覧Ｉ＋　＋　１＋、＋　ｒ
　ｔ　ｒ　Ｉｌｒ　ｔ　＋　ａ　’Ｉ　＋　Ｉ＋　ｔ　
＋ｓｚ＋＋ｚ＋ｚｚ＋ｚｔｚ＋＋ａｚｚａ’＋目１１日
Ｌ１１＋Ｉ　１１１１１１１１１１１１１１１１＆宰Ｊ
　ｌ　ｌ　Ｉ　１１１１１．１＋＋＋ｔ　＋ｚ＋＋ｚｚ
ｓｚｚ＋ｚ＋ｚ＋ｔ’ｚｚ＋＊◆ｇｘｔ　　ｚ＋＋ｉｚ
＋ｚｚｚ＋ｚ＋、＋ｚ＋輻＋１＋１１■・嘗１１１１１
１ １倉−用Ｉ１１ 富　ＩＪ１１１＋　＋　蓉　−１’１１１１１１１１１
ｌ　　　１１１１１１　　臨　区　１１１１１１１＋１
１１１１１　　　ＩＩＩ　　目　１１１１１４１１１１
１１１１１１１０ｚ＋＋ｚｚ＋５１１１１１１１１１１
＋ｌ１１１Ｉ１１１１ｌＩ１１１１１１１１１１４１！
Ｉ　　ム　１　　ｊ　１１１１１１１１１１１１！Ｉｌ
＋１１１ｌＩ１１ＩＩｌｉ１１１１１１１１＃ｌ＋１１
１１１１１１１．１ＩＩ１１１　ｌ　ｃ　Ｉ１１　今＆
　ε　１４１　　寥　１１１１．１１１１１１１１１１
　　◆　１　Ｉ　寡　＋　１１１ｌ１１１＋ｊｊ１１ｌ
電自１１＋ｌＪｌ＋Ｊ１１ｉ１１ｔｆ１１１１ｊｌＩＩ
Ｉ◆−１１＋１１曙１＄１１１ｊ１１１１ｌ１１０　　
　　２：１１ ロ　　　　ｚ　　ｇ１１区−Ｇ−区にα置区区区瞑鵡前
記本発明の目的及び先の説明から明らかとなつた目的は
効果的に得られることは明らかであり、本発明の並列疑
似乱数列発生機の範囲から離れずとも上記ｌ′１１Ｉ或
及び構造において所定の変更がなされ得るので、前記説
明に含まれるまたは添付の図面に示された全ての事項は
説明のためのものであって制限的ではないと解釈された
い。

更に、特許請求の範囲は、本明細書に記載の並列疑似乱
数列発生機の一般的な及び特定の性質の全てを包含する
ものとし、本発明の範囲の全ての説明は、文字通りこの
なかに含まれるものとする。

【図面の簡単な説明】

第１図は次に生成される値が多項式１十χＮ　＋　ｘＰ
によって定義されるように４段シフトレジスタと（、て
接続されているＤ型フリップフロップの使用を組み込ん
である直列疑似乱数列発生機を示す図、第２図は第５Ｂ
図に示された直列ＰＲＧをエミュレートする８ビット並
列ＰＲＧを示すブロック図、第３図はクロック信号を含
む第２図に示された８ビット並列ＰＲＣの概略図、第４
図は第１図に示された直列ＰＲＧの１６ビツト並列ＰＲ
Ｇの実現Ｒ様のブロック図、第５Ａ図は、段−と段ｍ−
１との間の帰還関係を示す第５Ｂ図に示された直列疑似
乱数列発生機の一個の出力を有する並列ＰＲＧの実現態
様の概略図、第５Ｂ図は段Ｐ及び段Ｐ−ｌが段１の次の
値を決定するために使用される帰還値である第１図に示
されたものと同様の直列ＰＲＧの概略図、第６図は第５
八図に示された並列ＰＲＧに対応する直列疑似乱数列発
生機の並列実施！様の一般解のための遷移行列、第７図
は多項式１＋Ｘ’＋Ｘ’のための出力（ｎ）と出力（ｎ
＋（３）及び出力（ｎ＋７）の値との関係を示す図、並
びに第８図は多項式ｉ＋ｘ２＋ｘ’＋ｘ″のための出力
（ｎ）と出力（ｎ＋２）、出力（ｎ＋５）及び出力（ｎ
＋９）の値との関係を示す図である。 ２０・・・直列疑似乱数列発生機、２４・・・並列疑似
乱数列発生機、２６・・・ラッチ、２８，３０．３０’
・・・排他的ＯＲゲート。 図面の浄書（内容に変更なし） ＰＡＲＡＬＬＥＬ　　ＰＲＧ　　ＧＥＮＥ）ＩＡＴＯＲ
ｆ８Ｂ１ＴＳ）Ｆｉｇ、　２ Ｓｎ　５ｎ−Ｉ　　　　　　Ｓｎ−ｗ＊Ｉ　　Ｓｎ−ヵ
Ｓｌｏ［ｅ　ｍ ２）ＰＡＲＡＬＬＥＬ　　　ＧＥＮＥＲＡＴＯＲ）’ｉ
ｇ、５ＡＳｔｏｌｅ　ｍ ５ｎ−抽・１ １）　５ＨＩＦＴ　ＲＥＧＩＳＴＥＲ Ｆｉｇ、　５　Ｂ Ｆｉｇ、　６ ＴＨＥ　ＭＡＴＲＩＸ

Claims (4)

【特許請求の範囲】
1. （１）次の直列出力値が少なくとも２つの先行の直列出
   力値の排他的ＯＲの組合せに基づくような直列出力を生
   成する直列疑似乱数列生成機をエミュレートするための
   並列疑似乱数列生成機であって、最大の先行直列出力値
   がＰ番目（但しＰは１よりも大きい整数である）の先行
   の直列出力値として定義されており、 Ａ）各々が、論理値１または０を有する出力と、前記出
   力において次の論理値を制御するためにデータを受信す
   るようにクロック信号受信時に動作可能な入力とを有す
   る少なくともＰ個のラッチと、 Ｂ）各々が少なくとも２つの入力と１つの出力とを有す
   る少なくともＰ個の排他的ＯＲゲートであって、該排他
   的ＯＲゲートの各々の出力が、次のクロック信号受信時
   に前記ラッチの出力の次の値を定義するように、１つの
   ラッチの対応する入力に接続されている排他的ＯＲゲー
   トと、 Ｃ）前記排他的ＯＲゲートの各々の出力が、この排他的
   ＯＲゲートの出力が接続されているラッチの対応する次
   の値を与えるように、前記排他的ＯＲゲートの各々の入
   力を１つのラッチの出力に接続する手段 とを包含する並列疑似乱数列生成機。
2. （２）前記直列疑似乱数列生成機を定義する直列排他的
   ＯＲ組合せが、（Ｐを７とすると）６番目及び７番目の
   先行の直列出力値に基づいてその次の出力値を決定する
   請求項１に記載の並列疑似乱数列生成機。
3. （３）前記ラッチの数が８であり、該ラッチが対応する
   出力Ｑ０からＱ７を有しており、各々が対応するラッチ
   の入力に接続されている出力を有する対応する排他的Ｏ
   ＲゲートＥｘ０からＥｘ７の入力が、Ｅｘ０の入力がＱ
   ４及びＱ６に接続され、 Ｅｘ１の入力がＱ５及びＱ７に接続され、 Ｅｘ２の入力がＱ０及びＱ１に接続され、 Ｅｘ３の入力がＱ１及びＱ２に接続され、 Ｅｘ４の入力がＱ２及びＱ３に接続され、 Ｅｘ５の入力がＱ３及びＱ４に接続され、 Ｅｘ６の入力がＱ４及びＱ５に接続され、 Ｅｘ７の入力がＱ５及びＱ６に接続される ようにラッチの出力に接続されている請求項２に記載の
   並列疑似乱数列生成機。
4. （４）前記直列疑似乱数列生成機を定義する直列排他的
   ＯＲ組合せが、６番目及び７番目の先行の直列出力を組
   合せるものであり、前記ラッチの数が１６であり、前記
   ラッチは対応する出力Ｑ０〜Ｑ１５を有しており、該並
   列疑似乱数列生成機の幅が１６に等しく、更に、各々が
   対応するラッチの入力に接続されている出力を有する対
   応する１６個の排他的ＯＲゲートＥｘ０〜Ｅｘ１５の入
   力が、 Ｅｘ０の入力がＱ８及びＱ１２に接続され、Ｅｘ１の入
   力がＱ９及びＱ１３に接続され、Ｅｘ２の入力がＱ１０
   及びＱ１４に接続され、Ｅｘ３の入力がＱ１１及びＱ１
   ５に接続され、Ｅｘ４の入力がＱ０及びＱ２に接続され
   、 Ｅｘ５の入力がＱ１及びＱ３に接続され、 Ｅｘ６の入力がＱ２及びＱ４に接続され、 Ｅｘ７の入力がＱ３及びＱ５に接続され、 Ｅｘ８の入力がＱ４及びＱ６に接続され、 Ｅｘ９の入力がＱ５及びＱ７に接続され、 Ｅｘ１０の入力がＱ０及びＱ１に接続され、Ｅｘ１１の
   入力がＱ１及びＱ２に接続され、Ｅｘ１２の入力がＱ２
   及びＱ３に接続され、Ｅｘ１３の入力がＱ３及びＱ４に
   接続され、Ｅｘ１４の入力がＱ４及びＱ５に接続され、
   Ｅｘ１５の入力がＱ５及びＱ６に接続されるようにラッ
   チの出力に接続されている請求項１に記載の並列疑似乱
   数列生成機。