JPH0366243U - - Google Patents

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JPH0366243U
JPH0366243U JP12533589U JP12533589U JPH0366243U JP H0366243 U JPH0366243 U JP H0366243U JP 12533589 U JP12533589 U JP 12533589U JP 12533589 U JP12533589 U JP 12533589U JP H0366243 U JPH0366243 U JP H0366243U
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fifo
transmitting
receiving
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Description

【図面の簡単な説明】
第1図、第2図はこの考案による直列データ送
受信回路を示し、第1図はH/Wブロツク図、第
2図はタイミング図、第3図、第4図は従来の直
列データ送受信回路を示し、第3図はH/Wブロ
ツク図、第4図はタイミング図である。 図において、3……シリアルI/O用IC、7
……CPU、8……ライト/リード制御ロジツク
、9……FiFoメモリ、10……セレクター、
11……データバツフアー、12……ハンドシエ
ーク制御ロジツクである。なお、図中、同一符号
は同一、又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. FiFo(First−in Fjrst−o
    ut)メモリとシリアルI/O用ICを使用した
    直列データ送受信回路において、FiFoメモリ
    を送信用と受信用に個別に設けるのでは無く、送
    信用FiFoメモリと受信用FiFoメモリとを
    共用化し、時分割で使用することを特徴とする直
    列データ送受信回路。
JP12533589U 1989-10-26 1989-10-26 Pending JPH0366243U (ja)

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JP12533589U JPH0366243U (ja) 1989-10-26 1989-10-26

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JP12533589U JPH0366243U (ja) 1989-10-26 1989-10-26

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JPH0366243U true JPH0366243U (ja) 1991-06-27

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JP12533589U Pending JPH0366243U (ja) 1989-10-26 1989-10-26

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