JPH0366243U - - Google Patents
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- Publication number
- JPH0366243U JPH0366243U JP12533589U JP12533589U JPH0366243U JP H0366243 U JPH0366243 U JP H0366243U JP 12533589 U JP12533589 U JP 12533589U JP 12533589 U JP12533589 U JP 12533589U JP H0366243 U JPH0366243 U JP H0366243U
- Authority
- JP
- Japan
- Prior art keywords
- fifo
- transmitting
- receiving
- memory
- serial data
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Communication Control (AREA)
Description
第1図、第2図はこの考案による直列データ送
受信回路を示し、第1図はH/Wブロツク図、第
2図はタイミング図、第3図、第4図は従来の直
列データ送受信回路を示し、第3図はH/Wブロ
ツク図、第4図はタイミング図である。 図において、3……シリアルI/O用IC、7
……CPU、8……ライト/リード制御ロジツク
、9……FiFoメモリ、10……セレクター、
11……データバツフアー、12……ハンドシエ
ーク制御ロジツクである。なお、図中、同一符号
は同一、又は相当部分を示す。
受信回路を示し、第1図はH/Wブロツク図、第
2図はタイミング図、第3図、第4図は従来の直
列データ送受信回路を示し、第3図はH/Wブロ
ツク図、第4図はタイミング図である。 図において、3……シリアルI/O用IC、7
……CPU、8……ライト/リード制御ロジツク
、9……FiFoメモリ、10……セレクター、
11……データバツフアー、12……ハンドシエ
ーク制御ロジツクである。なお、図中、同一符号
は同一、又は相当部分を示す。
Claims (1)
- FiFo(First−in Fjrst−o
ut)メモリとシリアルI/O用ICを使用した
直列データ送受信回路において、FiFoメモリ
を送信用と受信用に個別に設けるのでは無く、送
信用FiFoメモリと受信用FiFoメモリとを
共用化し、時分割で使用することを特徴とする直
列データ送受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12533589U JPH0366243U (ja) | 1989-10-26 | 1989-10-26 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12533589U JPH0366243U (ja) | 1989-10-26 | 1989-10-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0366243U true JPH0366243U (ja) | 1991-06-27 |
Family
ID=31673212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12533589U Pending JPH0366243U (ja) | 1989-10-26 | 1989-10-26 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0366243U (ja) |
-
1989
- 1989-10-26 JP JP12533589U patent/JPH0366243U/ja active Pending
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