JPS6348246U - - Google Patents
Info
- Publication number
- JPS6348246U JPS6348246U JP14281686U JP14281686U JPS6348246U JP S6348246 U JPS6348246 U JP S6348246U JP 14281686 U JP14281686 U JP 14281686U JP 14281686 U JP14281686 U JP 14281686U JP S6348246 U JPS6348246 U JP S6348246U
- Authority
- JP
- Japan
- Prior art keywords
- display
- display memory
- addresses
- fifo buffer
- commands
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Digital Computer Display Output (AREA)
Description
第１図はこの考案の一実施例によるデイスプレ
イ装置のブロツク図、第２図は従来のデイスプレ
イ装置のブロツク図である。 １はＣＲＴタイミング発生回路、２はＣＰＵ、
３はアドレスマルチプレクサ、４は表示メモリ、
５は表示装置、６はＣＲＴアドレス、７はＣＰＵ
アドレス、データ、８はＣＰＵ、ＣＲＴ選択信号
、９はアドレス、データＦＩＦＯバツフアである
。なお、図中同一符号は、同一又は相当部分を示
す。
イ装置のブロツク図、第２図は従来のデイスプレ
イ装置のブロツク図である。 １はＣＲＴタイミング発生回路、２はＣＰＵ、
３はアドレスマルチプレクサ、４は表示メモリ、
５は表示装置、６はＣＲＴアドレス、７はＣＰＵ
アドレス、データ、８はＣＰＵ、ＣＲＴ選択信号
、９はアドレス、データＦＩＦＯバツフアである
。なお、図中同一符号は、同一又は相当部分を示
す。
Claims (1)
- ＣＰＵから表示メモリに対して出力されるアド
レス、データ、コマンドを複数セツト保持できる
ＦＩＦＯバツフアを有し、かつ表示メモリが表示
用アクセス期間でない時間にＦＩＦＯバツフアか
ら順に表示メモリに対して保持されたアドレス、
データ、コマンドを送出する回路とを備えたこと
を特徴とするデイスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14281686U JPS6348246U (ja) | 1986-09-18 | 1986-09-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14281686U JPS6348246U (ja) | 1986-09-18 | 1986-09-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348246U true JPS6348246U (ja) | 1988-04-01 |
Family
ID=31051904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14281686U Pending JPS6348246U (ja) | 1986-09-18 | 1986-09-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348246U (ja) |
-
1986
- 1986-09-18 JP JP14281686U patent/JPS6348246U/ja active Pending
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