JPS6348247U - - Google Patents

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JPS6348247U
JPS6348247U JP14281786U JP14281786U JPS6348247U JP S6348247 U JPS6348247 U JP S6348247U JP 14281786 U JP14281786 U JP 14281786U JP 14281786 U JP14281786 U JP 14281786U JP S6348247 U JPS6348247 U JP S6348247U
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JP
Japan
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display
cpu
address
divided
circuit
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JP14281786U
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Description

【図面の簡単な説明】
第１図はこの考案の一実施例によるデイスプレ
イ装置のブロツク図を示す。第２図は第１図の表
示メモリの分割を示し、第３図は従来のデイスプ
レイ装置のブロツク図を示す。 １はＣＲＴタイミング回路、２はＣＰＵ、３は
アドレスデコーダ、４０，４１はアドレスマルチ
プレクサ、５０，５１は表示用メモリ、６０，６
１はデータバツフア、７は表示装置、８はＣＲＴ
アドレス、９はＣＰＵアドレス、１０，１１はメ
モリセレクト信号、１２はＣＰＵ待機信号、５０
０は表示用メモリ５０からの表示エリア、５１０
は表示用メモリ５１からの表示エリア。なお図中
、同一符号は同一又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 表示画面を構成する表示メモリと、ＣＰＵとＣ
    ＲＴのアドレスをマルチプレクスする回路とを複
    数に分割し、ＣＰＵが表示メモリにリードもしく
    はライトするアドレスと、表示するためのＣＲＴ
    コントローラからのアドレスが分割したブロツク
    の中で一致した時のみＣＰＵに対してリード若し
    くはライトを待機させるための回路を備えたこと
    を特徴とするデイスプレイ装置。
JP14281786U 1986-09-18 1986-09-18 Pending JPS6348247U (ja)

Priority Applications (1)

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JP14281786U JPS6348247U (ja) 1986-09-18 1986-09-18

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Application Number Priority Date Filing Date Title
JP14281786U JPS6348247U (ja) 1986-09-18 1986-09-18

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Publication Number Publication Date
JPS6348247U true JPS6348247U (ja) 1988-04-01

Family

ID=31051906

Family Applications (1)

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JP14281786U Pending JPS6348247U (ja) 1986-09-18 1986-09-18

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JP (1) JPS6348247U (ja)

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