JPH0365671A - Semiconductor integrated circuit - Google Patents
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- JPH0365671A JPH0365671A JP1201651A JP20165189A JPH0365671A JP H0365671 A JPH0365671 A JP H0365671A JP 1201651 A JP1201651 A JP 1201651A JP 20165189 A JP20165189 A JP 20165189A JP H0365671 A JPH0365671 A JP H0365671A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に複数のフリップフ
ロップ回路を縦続接続して、シフトレジスタ回路として
機能するスキャンパス回路を構成する半導体集積回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit in which a plurality of flip-flop circuits are connected in cascade to form a scan path circuit that functions as a shift register circuit. .
従来、この種の半導体集積回路は、第３図に一例が示さ
れるように、テストパターン・メモリ７に対応して、ｎ
（１より大きい整数）個のフリップフロップ回路８−１
〜ｇ−ｎを備えて構成されており、フリップフロップ回
路８−１〜８−ｎは縦続接続され、シトレジスタとして
動作するスキャンパス回路が構成されている。Conventionally, this type of semiconductor integrated circuit has n
(integer greater than 1) flip-flop circuits 8-1
- gn, and the flip-flop circuits 8-1 to 8-n are connected in cascade to form a scan path circuit that operates as a register.
テスト時においては、テストパターン・メモリ７から出
力されるスキャンパス・テスト用のテストパターン信号
１０２は、初段の７リツプ７０ツブ回路８−１に入力さ
れ、端子５４から入力されるクロック信号１０３を介し
て順送りされて、所定の回路のテストが行われ、最終段
のフリップフロップ回路８−ｎに接続されている端子５
５より、前記テストパターン信号が順送りに出力されて
、回路の動作確認が行われている。At the time of testing, the test pattern signal 102 for the scan path test output from the test pattern memory 7 is input to the first stage 7-lip 70-tub circuit 8-1, and the clock signal 103 input from the terminal 54 is input to the first stage 7-lip 70-tub circuit 8-1. A test is performed on a predetermined circuit, and the terminal 5 is connected to the final stage flip-flop circuit 8-n.
5, the test pattern signals are sequentially output to check the operation of the circuit.
上述した従来の半導体集積回路においては、複数のフリ
ップフロップ回路が縦続接続されており、初段のフリッ
プフロップ回路に入力されるスキャンパス・テスト用の
テストパターン信号が逐次に順送りされ、最終段のフリ
ップフロップ回路から前記テストパターン信号が順送り
に出力されるようにｍ戒されている。In the conventional semiconductor integrated circuit described above, a plurality of flip-flop circuits are connected in cascade, and a test pattern signal for a scan path test that is input to the first stage flip-flop circuit is sequentially sent to the final stage flip-flop circuit. The test pattern signals are outputted sequentially from the loop circuit.
このため、スキャンパス・テスト信号によるテスト時に
一相当数の７９１１７０１１回路に対して、テストパタ
ーンごとに、すべてのフリップフロップ回路に対応する
値をテストパターンとして用意しておく必要がある。従
って、テストパターンを格納しておくテストパターン・
メモリの容量を相当に大きくｌ−なければならないとい
う欠点がある。Therefore, when testing using the scan path test signal, it is necessary to prepare values corresponding to all flip-flop circuits as test patterns for each test pattern for one equivalent number of 79117011 circuits. Therefore, the test pattern file that stores the test pattern
The disadvantage is that the memory capacity must be considerably large.
本発明の半導体集積回路は、内部に含まれる複数のフリ
ップフロップ回路を縦続ｔｔ−続し、シフトレジスタ回
路として動作させることが可能なスキャンパス回路とし
て構成される半導体集積回路のテスト時に、前記スキャ
ンパス回路を構成するシフトレジスタ回路の最終段のフ
リップフロップ回路の出力値と、外部より入力される所
定のテストパターン信号とを入力し、外部より入力され
る所定のセレクト信号を介して前記最終段のフリップフ
ロップ回路の出力値と前記テストパターン信号との何れ
か一方を選択シ４１、前記シフトレジスタ回路の初段の
フリップフロップ回路に送１１１するセレクト回路を備
えて構成される。The semiconductor integrated circuit of the present invention has a plurality of flip-flop circuits included therein connected in cascade, and is configured as a scan path circuit that can operate as a shift register circuit. The output value of the flip-flop circuit at the final stage of the shift register circuit constituting the campus circuit and a predetermined test pattern signal inputted from the outside are inputted, and the output value of the flip-flop circuit at the final stage of the shift register circuit constituting the campus circuit is inputted, and the output value of the flip-flop circuit at the final stage of the shift register circuit constituting the campus circuit is input. The shift register circuit includes a select circuit that selects either the output value of the flip-flop circuit or the test pattern signal and sends it to the first-stage flip-flop circuit of the shift register circuit.
次に、本発明について図面を参照して説明する。第１図
は５本発明の一実施例のテスト時に対応するブロック図
である２第１図に示されるように、本実施例は、テスト
パターン・メモリ■に対応して、セレクタ回路２と５ｎ
個のフリップフロップ回路３−１〜３−ｎと、を備えて
構成される。Next, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram corresponding to the test of an embodiment of the present invention.2 As shown in FIG.
flip-flop circuits 3-1 to 3-n.
第１図において、内部に含まれるフリップフロップ［［
１３−１〜３−ｎは、スキャンパス・テスト時には、シ
フトレジスタを構成し、初段のフリップフロップ回路３
−１の前段には、セレクタ回路２が設けられている。セ
レクタ回路２の一方の入力信号としては、シフトレジス
タの出力としてフリップフロップ回路３ｎの出力値１０
４が接続され、セレクタ回路２の他方の二つの入力信号
としては、テストパターン・メモリ１から出力される二
つの信号、セレクト信号ｌＯｌおよびテストパターン信
号１０２が接続されている。In FIG. 1, a flip-flop [[
13-1 to 3-n constitute a shift register during the scan path test, and the first stage flip-flop circuit 3
A selector circuit 2 is provided at the front stage of -1. One input signal of the selector circuit 2 is the output value 10 of the flip-flop circuit 3n as the output of the shift register.
4 is connected, and as the other two input signals of the selector circuit 2, two signals outputted from the test pattern memory 1, a select signal lOl and a test pattern signal 102, are connected.
スキャンパス・テスト時においては、先ず、テストパタ
ーン・メモリ１からは所定のセレクト信号Ｌｏｔが出力
されて、セレクト回路２に入力される。セレクト回路２
は、前記セレクト回路により制御されて、テストパター
ン・メモリ１から出力されるテストパターン信号１０２
が、初段のフリップフロップ回路２に入力されるように
動作する。During the scan path test, first, a predetermined select signal Lot is output from the test pattern memory 1 and input to the select circuit 2. Select circuit 2
is a test pattern signal 102 output from the test pattern memory 1 under the control of the select circuit.
is input to the flip-flop circuit 2 at the first stage.
この状態において、テストパターン・メモリ１の出力が
“Ｏ”レベルに設定され、端子５１からクロック信号が
入力されると、フリップフロップ回路３−１の出力レベ
ルは″０′″レベ、ルとなり、また、テストパターン・
メモリ１の出力が″１．ルベルに設定され、端子５ｊか
らりロック信号１０３が入力されると、フリッ１フロッ
プ期路３−１の出回しベルは” １ ”レベルになる。In this state, when the output of the test pattern memory 1 is set to the "O" level and a clock signal is input from the terminal 51, the output level of the flip-flop circuit 3-1 becomes the "0" level. In addition, the test pattern
When the output of the memory 1 is set to ``1.level'' and the lock signal 103 is input from the terminal 5j, the output level of the flip-flop circuit 3-1 becomes ``1'' level.
ここで、クロ・・、・り信号１０３を端子５１から１−
パルプ入力すると、フリップフロップ回路３−１の出力
値は、フリップフロー１１回路３−２にシフトされる。Here, the black signal 103 is sent from the terminal 51 to the 1-
When the pulse is input, the output value of the flip-flop circuit 3-1 is shifted to the flip-flop circuit 3-2.
このように、テストパターン・メモリ１から出力される
レベル値を変化させ、クロック信号１０３を端子５１か
ら順次入力することにより、フリッ１７０ッ１回路３−
１〜３−ｎの値を所要の値にセットすることが可能とな
る９
上記のように、一つのスキャンパス−テストパターンに
よりテストを行った後に、次のテストを行う時には、予
め、次のテストパターンヒ、前のテストパターンとを比
較しておき、フリップフロッ１回路３−２のみ異る値で
のテストを行う場合には、セレクタ回路２を動作させて
、フリップフロヅプ回路３−ｎの出力値１０４をフリッ
プフロップ回路３−１の入力に接続させる。この状態に
おいて、端子５１からクロック信号１０３を（ｎ−２）
回天力させ、次いで、セレクト信号１０１を介して、セ
レクタ回路２を動作させて、テストパターン・メモリｌ
から出力されるテストパターン信号１０２が、初段のフ
リップ７０ツブ回路３−１に入力されるように切替える
。これにより、フリップフロップ回路３−１に与えるべ
き値を、フリッププロップ回路３−１に入力し、クロッ
ク信号１０３を一回入力した後、再度セレクト回路２を
動作させて、フリップフロップ回路３−ｎの出力をフリ
ップ７０ツブ回路３−１の入力に接続させ、この状態に
おいて、クロック信号を１回入力する。In this way, by changing the level value output from the test pattern memory 1 and sequentially inputting the clock signal 103 from the terminal 51, the flip 170-1 circuit 3-
It becomes possible to set the values of 1 to 3-n to the required values.9 As mentioned above, when performing the next test after performing a test using one scan path test pattern, the following If you want to compare the test pattern h and the previous test pattern and test with a different value only for the flip-flop 1 circuit 3-2, operate the selector circuit 2 and select the output value of the flip-flop circuit 3-n. 104 is connected to the input of the flip-flop circuit 3-1. In this state, the clock signal 103 is sent from the terminal 51 to (n-2)
Then, the selector circuit 2 is operated via the select signal 101 to select the test pattern memory l.
The test pattern signal 102 output from the circuit is switched so that it is input to the first stage flip 70 tube circuit 3-1. As a result, after inputting the value to be given to the flip-flop circuit 3-1 to the flip-flop circuit 3-1 and inputting the clock signal 103 once, the select circuit 2 is operated again, and the flip-flop circuit 3-n The output of the circuit is connected to the input of the flip 70 tube circuit 3-1, and in this state, a clock signal is input once.
上記のような動作を介して、フリ・ソプフロッ１回路３
−２を除くすべてのフリップ７０ツブ回路においては、
前のテスト時における値が保持され、且つ、フリップフ
ロップ回路３−２のみを所望の値に設定することができ
る。Through the above-mentioned operation, Furi Sopflo 1 circuit 3
In all flip 70 tube circuits except -2,
The value at the previous test is held, and only the flip-flop circuit 3-2 can be set to a desired value.
すなわち、テストパターン−メモリ１には、第１図に示
されるテストにおいては、すべてのフリップフロップ回
路３−１〜３−ｎにセットされる値、または第２回以後
のテストにおいては、前のテストパターンと異なる情報
、すなわち何番目のフリップ７０ツブの値を入替えるか
という情報と、入替える値のみを示す情報とを記憶させ
ておくだけでよい。That is, the test pattern memory 1 contains the values set in all flip-flop circuits 3-1 to 3-n in the test shown in FIG. 1, or the previous values in the second and subsequent tests. It is only necessary to store information that is different from the test pattern, that is, information about which flip 70 knob value is to be replaced, and information indicating only the value to be replaced.
従って、従来は、７９７１７０１１回路の数ｎと、スキ
ャンパス・テスト数ｍとの積ｎＸｍだけの情報が必要で
あったものが、本発明においては、必要情報としては、
１回目のテストパターンと、２回目以後の変化情報を含
む情報だけでよいので、テストパターンの情報を大幅に
少なくすることができる。Therefore, in the past, only the product nXm of the number n of 79717011 circuits and the number m of scan path tests was required, but in the present invention, the required information is
Since only the information including the first test pattern and the change information after the second test is required, the amount of test pattern information can be significantly reduced.
次に、本発明の第２の実施例について説明する。第２図
は、本発明の第２の実施例のテスト時におけるブロック
図である。第２図に示されるように、本実施例は、テス
トパターン・メモリ４に対応して、セレクタ回路５と、
フリップフロップ回路６−１〜６−ｎと、を備えて構成
される。Next, a second embodiment of the present invention will be described. FIG. 2 is a block diagram of the second embodiment of the present invention during testing. As shown in FIG. 2, this embodiment has a selector circuit 5 corresponding to the test pattern memory 4,
It is configured to include flip-flop circuits 6-1 to 6-n.
第２図において、本実施例の前記第１の実施例との相違
点は、第■の実施例においては端子５１から供給されて
いたクロック信号が、本実施例においては、テストパタ
ーン・メモリ４から供給されていることである。テスト
時において、セレクト信号１０１、テストパターン信号
１０２ 、クロック信号１０３および出力値１０４等に
対応して行われるテストの動作内容については、前記第
１の実施例の場合と同様である。In FIG. 2, the difference between this embodiment and the first embodiment is that the clock signal supplied from the terminal 51 in the embodiment It is supplied from At the time of testing, the contents of the test operations performed in response to the select signal 101, test pattern signal 102, clock signal 103, output value 104, etc. are the same as in the first embodiment.
以上、詳細に説明したように、本発明は、スキャンパス
・テスト時に、シフトレジスタとして動作させるスキャ
ンパス回路に対する入力信号として、テストパターン信
号および前記スキャンパス回路の出力値の何れかを選択
して出力することにより、テスト時に必要とされるテス
トパターン・メモリの容量を小さくすることができると
いう効果がある。As described above in detail, the present invention selects either a test pattern signal or an output value of the scan path circuit as an input signal to the scan path circuit operating as a shift register during a scan path test. By outputting the data, there is an effect that the capacity of the test pattern memory required at the time of testing can be reduced.
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のテストにおけるブロック図、第３図は、従
来例のテストにおけるブロック図である。
図において、１，４．７・・・・・−テストパターン・
メモリ、２．５・・・−・セレクタ回路、３−１〜３−
ｎ。
６−１〜６−ｎ、８−１〜ｇ−ｎ・・−・・・フリップ
フロップ回路。1 and 2 are block diagrams for testing the first and second embodiments of the present invention, respectively, and FIG. 3 is a block diagram for testing the conventional example. In the figure, 1, 4.7...-Test pattern
Memory, 2.5...-Selector circuit, 3-1 to 3-
n. 6-1 to 6-n, 8-1 to g-n...Flip-flop circuits.
Claims (1)
し、シフトレジスタ回路として動作させることが可能な
スキャンパス回路として構成される半導体集積回路のテ
スト時に、 前記スキャンパス回路を構成するシフトレジスタ回路の
最終段のフリップフロップ回路の出力値と、外部より入
力される所定のテストパターン信号とを入力し、外部よ
り入力される所定のセレクト信号を介して前記最終段の
フリップフロップ回路の出力値と前記テストパターン信
号との何れか一方を選択し、前記シフトレジスタ回路の
初段のフリップフロップ回路に送出するセレクト回路を
備えることを特徴とする半導体集積回路。[Claims] When testing a semiconductor integrated circuit configured as a scan path circuit in which a plurality of flip-flop circuits included therein are connected in cascade and can operate as a shift register circuit, the scan path circuit is configured. The output value of the flip-flop circuit at the final stage of the shift register circuit and a predetermined test pattern signal input from the outside are input, and the output value of the flip-flop circuit at the final stage of the shift register circuit is inputted via a predetermined select signal input from the outside. A semiconductor integrated circuit comprising a select circuit that selects one of the output value of the shift register circuit and the test pattern signal and sends the selected one to a first-stage flip-flop circuit of the shift register circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201651A JPH0365671A (en) | 1989-08-02 | 1989-08-02 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201651A JPH0365671A (en) | 1989-08-02 | 1989-08-02 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0365671A true JPH0365671A (en) | 1991-03-20 |
Family
ID=16444625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201651A Pending JPH0365671A (en) | 1989-08-02 | 1989-08-02 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0365671A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007100054A1 (en) * | 2006-03-02 | 2007-09-07 | National University Corporation Chiba University | Semiconductor integrated circuit |
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| JPH01170873A (en) * | 1987-12-25 | 1989-07-05 | Nec Corp | Test circuit for digital circuit |
-
1989
- 1989-08-02 JP JP1201651A patent/JPH0365671A/en active Pending
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| JPWO2007100054A1 (en) * | 2006-03-02 | 2009-07-23 | 国立大学法人 千葉大学 | Semiconductor integrated circuit |
| JP4769951B2 (en) * | 2006-03-02 | 2011-09-07 | 国立大学法人 千葉大学 | Semiconductor integrated circuit |
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