JPH0365360A - データ出力回路 - Google Patents
データ出力回路Info
- Publication number
- JPH0365360A JPH0365360A JP20162489A JP20162489A JPH0365360A JP H0365360 A JPH0365360 A JP H0365360A JP 20162489 A JP20162489 A JP 20162489A JP 20162489 A JP20162489 A JP 20162489A JP H0365360 A JPH0365360 A JP H0365360A
- Authority
- JP
- Japan
- Prior art keywords
- output
- contents
- tri
- input
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は文字をドツトで構成する印刷装置における文字
のドツト構成データの出力回路に関する。
のドツト構成データの出力回路に関する。
この種の文字をドツトで構成する印刷装置の制御回路は
、第３図に示す構成になっている。第３図において、１
１は制御部、１２はドツト展開部、１３は記憶素子、１
４は印字制御部である。
、第３図に示す構成になっている。第３図において、１
１は制御部、１２はドツト展開部、１３は記憶素子、１
４は印字制御部である。
制御部１１は、印刷すべき文字のコードデータをドツト
展開部１２へ送る。、ドツト展開部１２は、制御部１１
より送られたコードデータに従って印刷すべき文字のド
ツト構成データを記憶素子１３より読み出し印字制御部
１４へ送る。印字制御部１４はドツト展開部１２より送
られた文字のドツト構成データに従って印字を行なう。
展開部１２へ送る。、ドツト展開部１２は、制御部１１
より送られたコードデータに従って印刷すべき文字のド
ツト構成データを記憶素子１３より読み出し印字制御部
１４へ送る。印字制御部１４はドツト展開部１２より送
られた文字のドツト構成データに従って印字を行なう。
印字を高速で行なうには、ドツト展開部１２が記憶素子
１３から読み出し印字制御部１４へ送るデータのビット
幅を拡げればよい。
１３から読み出し印字制御部１４へ送るデータのビット
幅を拡げればよい。
既存の記憶素子では出力データのビット幅が限られてい
るため、必要なビット幅のデータを得るためには、ドツ
ト展開部１２は数回記憶素子１３からデータの読み出さ
なくてはならない。たとえば、Ｎビット幅のデータ出力
を有する記憶素子を使用１７、ドツト展開部がＭビット
幅のデータを必要としている場合には、ドツト展開部１
２は記憶素子１３からＭ／Ｎ回のデータ読み出しを行な
う必要がある。したがってドツト展開部１２の記憶素子
１３からのデータ読み出し時間が遅くなるため高速で印
字が出来ないという欠点があった。
るため、必要なビット幅のデータを得るためには、ドツ
ト展開部１２は数回記憶素子１３からデータの読み出さ
なくてはならない。たとえば、Ｎビット幅のデータ出力
を有する記憶素子を使用１７、ドツト展開部がＭビット
幅のデータを必要としている場合には、ドツト展開部１
２は記憶素子１３からＭ／Ｎ回のデータ読み出しを行な
う必要がある。したがってドツト展開部１２の記憶素子
１３からのデータ読み出し時間が遅くなるため高速で印
字が出来ないという欠点があった。
本発明は、トライステートバッファとトライステートラ
ッチとカウンタ及びタイミング制御回路を付加すること
で、Ｎビット出力の記憶素子から必要なビット幅のデー
タを同時に読み出す事が可能となるデータ出力回路を提
供するものである。
ッチとカウンタ及びタイミング制御回路を付加すること
で、Ｎビット出力の記憶素子から必要なビット幅のデー
タを同時に読み出す事が可能となるデータ出力回路を提
供するものである。
本発明の実施例について図面を参照して説明する。
第１図において、２１はＮビット幅のデータ出力を有す
る記憶素子、２２はＮビット入力のトライステートバッ
ファ２２３はＮビット入力のトライステートラッチ、２
４はタイミング制御回路。
る記憶素子、２２はＮビット入力のトライステートバッ
ファ２２３はＮビット入力のトライステートラッチ、２
４はタイミング制御回路。
２５はカウンタ、２６はドツト展開部である。記憶素子
２１の出力２１１はトライステートバッファ２２の入力
２２１及びトライステートラッチ２３の入力２３１に接
続され、タイミング制御回路２４の出力２４１はトライ
ステートバッファ２２の入力２２２及びトライステート
ラッチ２３の入力２３２に及びドツト展開部２Ｇの入力
２６１に接続され、出力２４２はトライステートラッチ
２３の入力２３３及びカウンタ２５の入力２５１に接続
され出力２４３は記憶素子２１の入力２１２に接続され
る。トライステートバッファ２２の出力２２３は、ドツ
ト展開部２６の入力２６２の上位Ｎビットに、トライス
テートラッチ２３の出力２３４は、ドツト展開部２６の
入力２６２の下位Ｎビットに接続される。ドツト展開部
２６の出力２６３はカウンタ２５の入力の２５２に、出
力２６４はタイミング制御回路２４の入力２４４及びカ
ウンタ２５の入力２５３に接続され、カウンタ２５の出
力２５４は記憶素子２１の入力２１３に接続される。
２１の出力２１１はトライステートバッファ２２の入力
２２１及びトライステートラッチ２３の入力２３１に接
続され、タイミング制御回路２４の出力２４１はトライ
ステートバッファ２２の入力２２２及びトライステート
ラッチ２３の入力２３２に及びドツト展開部２Ｇの入力
２６１に接続され、出力２４２はトライステートラッチ
２３の入力２３３及びカウンタ２５の入力２５１に接続
され出力２４３は記憶素子２１の入力２１２に接続され
る。トライステートバッファ２２の出力２２３は、ドツ
ト展開部２６の入力２６２の上位Ｎビットに、トライス
テートラッチ２３の出力２３４は、ドツト展開部２６の
入力２６２の下位Ｎビットに接続される。ドツト展開部
２６の出力２６３はカウンタ２５の入力の２５２に、出
力２６４はタイミング制御回路２４の入力２４４及びカ
ウンタ２５の入力２５３に接続され、カウンタ２５の出
力２５４は記憶素子２１の入力２１３に接続される。
次に動作について説明する。ドツト展開部２６は、２×
Ｎビツト輻のデータを記憶素子２１の番地Ａの内容を下
位Ｎビット、次の番地すなわち番地Ａ＋１の内容を上位
Ｎビットと１−で、２×Ｎビツトのデータを同時に読み
出す。ドツト展開部２６は必要なデータを読み出す時に
、そのデータの下位Ｎビットが記憶されている記憶素子
２１の番地Ａを出力２６３に、リード信号を出力２６４
に出力する。カウンタ２５には、ドツト展開部２６より
出力されたリード信号によりＢの値がセットされ出力２
５４から出力される。タイミング制御回路２４は入力２
４４よりリード信号が入力されると、記憶素子２１に対
して出力２４３よりアウトプット信号を出力する。記憶
素子２ｉは入力２１２にアウトプット信号が入力される
と、入力２１３に入力されている番地Ｂの内容を出力２
１】に出力する。タイミング制御回路２４は、記憶素子
２１から番地Ｂの内容が出力されると、トライステート
ラッチ２３に対して出力２４２よリラッチ信号を出力し
記憶素子２１の出力２１１より出力された番地Ｂの内容
をトライステートラッチ２３にラッチさせるとともに、
カウンタ２５の内容を１増やす。タイミング制御回路２
４は、ラッチ信号を出力した後再びアウトプット信号を
出力２４３より出力する。記憶素子２１の入力２１３に
は、番地Ｂ＋１が入力されているので、記憶素子２１は
今度は番地Ｂ＋１の内容を出力２１１に出力する。番地
Ｂ＋１の内容はトライステートバッファ２２の入力２２
１に入力される。
Ｎビツト輻のデータを記憶素子２１の番地Ａの内容を下
位Ｎビット、次の番地すなわち番地Ａ＋１の内容を上位
Ｎビットと１−で、２×Ｎビツトのデータを同時に読み
出す。ドツト展開部２６は必要なデータを読み出す時に
、そのデータの下位Ｎビットが記憶されている記憶素子
２１の番地Ａを出力２６３に、リード信号を出力２６４
に出力する。カウンタ２５には、ドツト展開部２６より
出力されたリード信号によりＢの値がセットされ出力２
５４から出力される。タイミング制御回路２４は入力２
４４よりリード信号が入力されると、記憶素子２１に対
して出力２４３よりアウトプット信号を出力する。記憶
素子２ｉは入力２１２にアウトプット信号が入力される
と、入力２１３に入力されている番地Ｂの内容を出力２
１】に出力する。タイミング制御回路２４は、記憶素子
２１から番地Ｂの内容が出力されると、トライステート
ラッチ２３に対して出力２４２よリラッチ信号を出力し
記憶素子２１の出力２１１より出力された番地Ｂの内容
をトライステートラッチ２３にラッチさせるとともに、
カウンタ２５の内容を１増やす。タイミング制御回路２
４は、ラッチ信号を出力した後再びアウトプット信号を
出力２４３より出力する。記憶素子２１の入力２１３に
は、番地Ｂ＋１が入力されているので、記憶素子２１は
今度は番地Ｂ＋１の内容を出力２１１に出力する。番地
Ｂ＋１の内容はトライステートバッファ２２の入力２２
１に入力される。
タイミング制御回路２４は、記憶素子２１から番地Ｂ＋
１の内容が出力されると、出力２４１よりケート信号を
出力し、トライステートバッファ２２の内容を出力２２
３に、トライステートラッチ２３の内容を出力２３４に
出力さぜる。ドツト展開部２６は、入力２６１よりケー
ト信号が入力されると、トライステートバッファ２２の
出力２２３の内容を上位Ｎビット、トライステートラッ
チ２３の出力２３４の内容を下位Ｎビットとして２ＸＮ
ビツトのデータを読み込む。第３図に以上説明１−た動
作を表わすタイムチャートを示す。
１の内容が出力されると、出力２４１よりケート信号を
出力し、トライステートバッファ２２の内容を出力２２
３に、トライステートラッチ２３の内容を出力２３４に
出力さぜる。ドツト展開部２６は、入力２６１よりケー
ト信号が入力されると、トライステートバッファ２２の
出力２２３の内容を上位Ｎビット、トライステートラッ
チ２３の出力２３４の内容を下位Ｎビットとして２ＸＮ
ビツトのデータを読み込む。第３図に以上説明１−た動
作を表わすタイムチャートを示す。
したがって、本実施例のように構成することにより、Ｎ
ビット出力の記憶素子を使用した場合でもドツト展開部
は２ＸＮビツトのデータを同時に読み込むことが可能と
なる。また、トライステートラッチをＭ−１個使用する
ことによりＭＸＮビットのデータを同時に読み出すこと
が可能なる。
ビット出力の記憶素子を使用した場合でもドツト展開部
は２ＸＮビツトのデータを同時に読み込むことが可能と
なる。また、トライステートラッチをＭ−１個使用する
ことによりＭＸＮビットのデータを同時に読み出すこと
が可能なる。
このことによってドツト展開部は既存の記憶素子の出力
ビツト幅に影響されることなく必要なビット幅のデータ
を同時に読み出すことが可能となるため、高速な処理を
行なう事ができる。
ビツト幅に影響されることなく必要なビット幅のデータ
を同時に読み出すことが可能となるため、高速な処理を
行なう事ができる。
本発明は以上説明したように、記憶素子とカウンタとト
ライステートバッファとトライステートラッチとタイミ
ング制御回路を用いることで、既存の記憶素子の出力ビ
ツト幅に影響されることなくドツト展開部が必要なビッ
ト幅のデータを読み出すことが可能となるため、ドツト
展開部の処理を高速化できる。
ライステートバッファとトライステートラッチとタイミ
ング制御回路を用いることで、既存の記憶素子の出力ビ
ツト幅に影響されることなくドツト展開部が必要なビッ
ト幅のデータを読み出すことが可能となるため、ドツト
展開部の処理を高速化できる。
第２図は本実施例の動作を示すタイムチャート、第３図
は従来例のブロック図である。
は従来例のブロック図である。
Claims (1)
- タイミング制御回路とタイミング制御回路の出力を入力
とするカウンタとカウンタの出力とタイミング制御回路
の出力を入力とする記憶素子と記憶素子の出力とタイミ
ング制御回路の出力を入力とする少なくとも１個のトラ
イステートバッファと記憶素子の出力とタイミング制御
回路の出力を入力とする少なくとも１個のトライステー
トラッチとで構成されたデータ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20162489A JPH0365360A (ja) | 1989-08-02 | 1989-08-02 | データ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20162489A JPH0365360A (ja) | 1989-08-02 | 1989-08-02 | データ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0365360A true JPH0365360A (ja) | 1991-03-20 |
Family
ID=16444151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20162489A Pending JPH0365360A (ja) | 1989-08-02 | 1989-08-02 | データ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0365360A (ja) |
-
1989
- 1989-08-02 JP JP20162489A patent/JPH0365360A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4776026A (en) | Apparatus for rotating a dot matrix pattern by 90 degrees | |
| JPH0535435B2 (ja) | ||
| JPH0560425B2 (ja) | ||
| JPH0365360A (ja) | データ出力回路 | |
| JPS594706B2 (ja) | 印字パタ−ン発生装置 | |
| JPH0376659A (ja) | サーマルヘッドプリンタ | |
| KR880000997B1 (ko) | 레이저 프린터의 글자간격 제어장치 | |
| JPS5947394B2 (ja) | 可変長二次元シストレジスタ | |
| JPS603715B2 (ja) | 可変長シフトレジスタ | |
| KR890001318B1 (ko) | 특수효과 발생용 인자 장치 | |
| KR890006185Y1 (ko) | 메모리 낭비가 없는 40×40 폰트장치 | |
| KR100471136B1 (ko) | 라인 반복 프린트 회로 | |
| JP3039554B2 (ja) | メモリアクセス回路及び出力装置 | |
| KR900001252B1 (ko) | 열전사식 프린터 매카니즘의 특정문자 강조 방법 | |
| KR890002035Y1 (ko) | 표시(display) 제어장치 | |
| JPH0411283A (ja) | パターン変換装置 | |
| JPS60178072A (ja) | 電子機器 | |
| JPS6353590A (ja) | キヤラクタジエネレ−タのアクセス回路 | |
| JPH06325196A (ja) | バーコード読み取り装置 | |
| JPH05204367A (ja) | 文字信号等出力制御方式 | |
| JPH0465582B2 (ja) | ||
| JPS61190388A (ja) | 文字表示装置 | |
| JPH0569232B2 (ja) | ||
| JPH0336620A (ja) | 高速ｅｏｌ検出回路 | |
| JPH1083176A (ja) | ボールド処理装置および印刷装置およびボールド処理方法 |