JPH036525B2 - - Google Patents
Info
- Publication number
- JPH036525B2 JPH036525B2 JP58083076A JP8307683A JPH036525B2 JP H036525 B2 JPH036525 B2 JP H036525B2 JP 58083076 A JP58083076 A JP 58083076A JP 8307683 A JP8307683 A JP 8307683A JP H036525 B2 JPH036525 B2 JP H036525B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- drain
- electrode
- capacitor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 32
- 238000010586 diagram Methods 0.000 description 13
- 230000007257 malfunction Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はパワー・オン・クリア回路に関する。
従来、CMOS集積回路において、電源投入を
検出し、この電源投入検出により回路の状態を初
期設定するようにパワー・オン・クリア回路が使
用されている。
検出し、この電源投入検出により回路の状態を初
期設定するようにパワー・オン・クリア回路が使
用されている。
第１図は従来のパワー・オン・クリア回路の一
例の回路図である。
例の回路図である。
第１図において、１，２はそれぞれ正電極VDD
と負電極VSS、３はコンデンサ、４はＮチヤンネ
ル・トランジスタ、５はインバータである。イン
バータ５はＡ点の電圧をしきい値電圧と比較する
コンパレータとして働き、Ｂ点にロー・レベルが
出力されたとき、回路の状態を初期設定する。
と負電極VSS、３はコンデンサ、４はＮチヤンネ
ル・トランジスタ、５はインバータである。イン
バータ５はＡ点の電圧をしきい値電圧と比較する
コンパレータとして働き、Ｂ点にロー・レベルが
出力されたとき、回路の状態を初期設定する。
第２図ａ，ｂは第１図に示すパワー・オン・ク
リア回路の動作時の電圧波形図である。
リア回路の動作時の電圧波形図である。
第２図ａは第１図のＡ点、第２図ｂは第１図の
Ｂ点における電圧をそれぞれ示す。今、t1で電源
が投入されたとする。するとVSSの電圧が立下り、
t2〜t3で電源変動があればVSSの電圧が変化する。
電源投入以前、十分に長い間VSSの電圧はVDDに
等しいとするとコンデンサ３の電荷はＮチヤンネ
ル・トランジスタ４のリーク電流等により放電さ
れ、Ａ点の電圧はVDDに等しくなる。t1で電源が
投入された直後はコンデンサ３はすぐには充電さ
れないのでＡ点の電圧はVDDにほぼ等しく、イン
バータ５のしきい値電圧より高いので出力点Ｂに
はロー・レベルが出力され、回路の状態を初期設
定する。電源投入後、Ｎチヤンネル・トランジス
タ４は導電し、コンデンサ３が充電されるにつれ
て、徐々にＡ点の電圧はVSSに近づく。Ａ点の電
圧がインバータ５のしきい値電圧より下がると出
力点Ｂは反転し、ハイ・レベルを出力し、初期設
定状態を解除する。
Ｂ点における電圧をそれぞれ示す。今、t1で電源
が投入されたとする。するとVSSの電圧が立下り、
t2〜t3で電源変動があればVSSの電圧が変化する。
電源投入以前、十分に長い間VSSの電圧はVDDに
等しいとするとコンデンサ３の電荷はＮチヤンネ
ル・トランジスタ４のリーク電流等により放電さ
れ、Ａ点の電圧はVDDに等しくなる。t1で電源が
投入された直後はコンデンサ３はすぐには充電さ
れないのでＡ点の電圧はVDDにほぼ等しく、イン
バータ５のしきい値電圧より高いので出力点Ｂに
はロー・レベルが出力され、回路の状態を初期設
定する。電源投入後、Ｎチヤンネル・トランジス
タ４は導電し、コンデンサ３が充電されるにつれ
て、徐々にＡ点の電圧はVSSに近づく。Ａ点の電
圧がインバータ５のしきい値電圧より下がると出
力点Ｂは反転し、ハイ・レベルを出力し、初期設
定状態を解除する。
t2からt3の間で瞬時的な電源変動があつて、VSS
の電圧が下がつた場合、コンデンサ３の充電には
時間がかかるのでＡ点の電圧はすぐにはVSSの電
圧変化には追従せず、ほぼ前の電圧を保持する。
しかし、VSSの電圧の低下につれてインバータ５
のしきい値電圧も下がるので、VSSの電圧の下が
り方が大きくインバータ５のしきい値電圧がＡ点
の電圧より下がると出力点Ｂは反転して、ロー・
レベルを出力する。Ｂ点にロー・レベルが出力さ
れると電源投入時でないにもかかわらず、回路の
状態が初期設定されてしまい、誤動作する。
の電圧が下がつた場合、コンデンサ３の充電には
時間がかかるのでＡ点の電圧はすぐにはVSSの電
圧変化には追従せず、ほぼ前の電圧を保持する。
しかし、VSSの電圧の低下につれてインバータ５
のしきい値電圧も下がるので、VSSの電圧の下が
り方が大きくインバータ５のしきい値電圧がＡ点
の電圧より下がると出力点Ｂは反転して、ロー・
レベルを出力する。Ｂ点にロー・レベルが出力さ
れると電源投入時でないにもかかわらず、回路の
状態が初期設定されてしまい、誤動作する。
このようなパワー・オン・クリア回路が誤動作
するような電圧変動は、例えば電子時計用の回路
であれば落下等のブザー等の圧電素子に加わる機
械的な衝撃に起因する逆起電力により生じる。こ
のように、従来の回路では瞬間的な電圧変動で誤
動作することがあるという欠点があつた。
するような電圧変動は、例えば電子時計用の回路
であれば落下等のブザー等の圧電素子に加わる機
械的な衝撃に起因する逆起電力により生じる。こ
のように、従来の回路では瞬間的な電圧変動で誤
動作することがあるという欠点があつた。
本発明は上記欠点を除去し、瞬時的な電源変動
があつても誤動作することがなく、電源投入時に
確実に動作するパワー・オン・クリア回路を提供
するものである。
があつても誤動作することがなく、電源投入時に
確実に動作するパワー・オン・クリア回路を提供
するものである。
本発明のパワー・オン・クリア回路は、電源に
接続する第１及び第２の電極と、ソースが前記第
１の電極に接続しゲートが前記第２の電極に接続
する第１のMOSトランジスタと、ソースが前記
第１の電極に接続しゲートが前記第１のMOSト
ランジスタのドレインに接続しかつ前記第１の
MOSトランジスタと同導電型である第２のMOS
トランジスタと、ソースが前記第２の電極に接続
しドレインや前記第２のMOSトランジスタのド
レインに接続しゲートが前記第１のMOSトラン
ジスタのドレインに接続しかつ導電型が前記第１
及び第２のMOSトランジスタとは反対導電型で
ある第３のMOSトランジスタと、一端が前記第
１のMOSトランジスタのドレインに接続し他端
が前記第２の電極に接続する第１のコンデンサ
と、一端が前記第３のMOSトランジスタのドレ
インに接続し他端が前記第２の電極に接続する第
２のコンデンサと、前記第２のMOSトランジス
タのドレインと前記第３のMOSトランジスタの
ドレインとの接続点に入力端が接続するコンパレ
ータとを含んで構成される。
接続する第１及び第２の電極と、ソースが前記第
１の電極に接続しゲートが前記第２の電極に接続
する第１のMOSトランジスタと、ソースが前記
第１の電極に接続しゲートが前記第１のMOSト
ランジスタのドレインに接続しかつ前記第１の
MOSトランジスタと同導電型である第２のMOS
トランジスタと、ソースが前記第２の電極に接続
しドレインや前記第２のMOSトランジスタのド
レインに接続しゲートが前記第１のMOSトラン
ジスタのドレインに接続しかつ導電型が前記第１
及び第２のMOSトランジスタとは反対導電型で
ある第３のMOSトランジスタと、一端が前記第
１のMOSトランジスタのドレインに接続し他端
が前記第２の電極に接続する第１のコンデンサ
と、一端が前記第３のMOSトランジスタのドレ
インに接続し他端が前記第２の電極に接続する第
２のコンデンサと、前記第２のMOSトランジス
タのドレインと前記第３のMOSトランジスタの
ドレインとの接続点に入力端が接続するコンパレ
ータとを含んで構成される。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第３図は本発明の第１の実施例の回路図であ
る。
る。
この実施例は、電源に接続する第１及び第２の
電極１，２と、ソースがこの第１の電極１に接続
しゲートが第２の電極２に接続する第１のMOS
トランジスタ６と、ソースが第１の電極１に接続
しゲートが第１のMOSトランジスタ６のドレイ
ンに接続しかつ第１のMOSトランジスタ６と同
導電型である第２のMOSトランジスタ８と、ソ
ースが第２の電極に接続しドレインが第２の
MOSトランジスタ８のドレインに接続しゲート
が第１のMOSトランジスタ６のドレインに接続
しかつ導電型が第１及び第２のMOSトランジス
タとは反対導電型である第３のMOSトランジス
タ９と、一端が第１のMOSトランジスタ６のド
レインに接続し他端が第２の電極２に接続する第
１のコンデンサ７と、一端が第３のMOSトラン
ジスタ９のドレインに接続し他端が第２の電極２
に接続する第２のコンデンサ１０と、第２の
MOSトランジスタ８のドレインと第３のMOSト
ランジスタのドレインとの接続点に入力端が接続
するコンパレータとしてのインバータ１１とを含
んで構成される。この実施例では第１及び第２の
MOSトランジスタ６，８をＰチヤンネル、第３
のMOSトランジスタ９をＮチヤンネルとしてい
る。
電極１，２と、ソースがこの第１の電極１に接続
しゲートが第２の電極２に接続する第１のMOS
トランジスタ６と、ソースが第１の電極１に接続
しゲートが第１のMOSトランジスタ６のドレイ
ンに接続しかつ第１のMOSトランジスタ６と同
導電型である第２のMOSトランジスタ８と、ソ
ースが第２の電極に接続しドレインが第２の
MOSトランジスタ８のドレインに接続しゲート
が第１のMOSトランジスタ６のドレインに接続
しかつ導電型が第１及び第２のMOSトランジス
タとは反対導電型である第３のMOSトランジス
タ９と、一端が第１のMOSトランジスタ６のド
レインに接続し他端が第２の電極２に接続する第
１のコンデンサ７と、一端が第３のMOSトラン
ジスタ９のドレインに接続し他端が第２の電極２
に接続する第２のコンデンサ１０と、第２の
MOSトランジスタ８のドレインと第３のMOSト
ランジスタのドレインとの接続点に入力端が接続
するコンパレータとしてのインバータ１１とを含
んで構成される。この実施例では第１及び第２の
MOSトランジスタ６，８をＰチヤンネル、第３
のMOSトランジスタ９をＮチヤンネルとしてい
る。
第４図ａ〜ｃは第３図に示す第１の実施例の動
作時の電圧波形図である。
作時の電圧波形図である。
第４図でａ，ｂ，ｃはそれぞれ第３図のＣ，
Ｄ，Ｅ点における電圧を表わす。
Ｄ，Ｅ点における電圧を表わす。
第３図の回路において、Ｅ点にロー・レベルが
出力されたとき回路の状態を初期設定する。ま
た、コンデンサ７の容量とＰチヤンネル・トラン
ジスタ６の出力インピーダンスの積はコンデンサ
１０の容量とＰチヤンネル・トランジスタ８の出
力インピーダンスの積に対して十分大きいとす
る。電源投入以前十分に長い間VSSの電位はVDD
に等しいとすると、コンデンサ７の電荷はＰチヤ
ンネル・トランジスタ６のリーク電流等により放
電され、Ｃ点の電圧はVSSに等しくなり、同様に
コンデンサ１０の電荷もＰチヤンネル・トランジ
スタ８とＮチヤンネル・トランジスタ９のリーク
電流等により放電され、Ｄ点の電圧もVSSに等し
くなる。t1で電源が投入された直後はコンデンサ
７は放電状態であり、Ｃ点の電圧はほぼVSSに等
しくＰチヤンネル・トランジスタ８が導通し、Ｎ
チヤンネル・トランジスタ９は非導通となる。Ｐ
チヤンネル・トランジスタ８が導電してもコンデ
ンサ１０を充電するまでは時間がかかるので電源
投入直後はＤ点の電圧はほぼVSSに等しく、イン
バータ１１の出力点Ｅはハイ・レベルである。
Ｃ，Ｄ点の電圧はコンデンサ７，１０が充電され
るに従つて徐々にVDDのレベルに近づく。ここで
コンデンサ１０の容量とＰチヤンネル・トランジ
スタ８の出力インピーダンスの積はコンデンサ７
の容量とＰチヤンネル・トランジスタ６の容量と
の積に対して十分小さいので、Ｄ点の電圧の立上
がりの方がＣ点の立上がりより早く、Ｄ点の電圧
がインバータ１１のしきい値電圧より高くなると
インバータ１１の出力は反転し、Ｅ点にはロー・
レベルが出力され、回路の状態を初期設定する。
出力されたとき回路の状態を初期設定する。ま
た、コンデンサ７の容量とＰチヤンネル・トラン
ジスタ６の出力インピーダンスの積はコンデンサ
１０の容量とＰチヤンネル・トランジスタ８の出
力インピーダンスの積に対して十分大きいとす
る。電源投入以前十分に長い間VSSの電位はVDD
に等しいとすると、コンデンサ７の電荷はＰチヤ
ンネル・トランジスタ６のリーク電流等により放
電され、Ｃ点の電圧はVSSに等しくなり、同様に
コンデンサ１０の電荷もＰチヤンネル・トランジ
スタ８とＮチヤンネル・トランジスタ９のリーク
電流等により放電され、Ｄ点の電圧もVSSに等し
くなる。t1で電源が投入された直後はコンデンサ
７は放電状態であり、Ｃ点の電圧はほぼVSSに等
しくＰチヤンネル・トランジスタ８が導通し、Ｎ
チヤンネル・トランジスタ９は非導通となる。Ｐ
チヤンネル・トランジスタ８が導電してもコンデ
ンサ１０を充電するまでは時間がかかるので電源
投入直後はＤ点の電圧はほぼVSSに等しく、イン
バータ１１の出力点Ｅはハイ・レベルである。
Ｃ，Ｄ点の電圧はコンデンサ７，１０が充電され
るに従つて徐々にVDDのレベルに近づく。ここで
コンデンサ１０の容量とＰチヤンネル・トランジ
スタ８の出力インピーダンスの積はコンデンサ７
の容量とＰチヤンネル・トランジスタ６の容量と
の積に対して十分小さいので、Ｄ点の電圧の立上
がりの方がＣ点の立上がりより早く、Ｄ点の電圧
がインバータ１１のしきい値電圧より高くなると
インバータ１１の出力は反転し、Ｅ点にはロー・
レベルが出力され、回路の状態を初期設定する。
次に、コンデンサ７が十分に充電されて、Ｃ点
の電圧がVDDに近づくとＰチヤンネル・トランジ
スタ８は非導通となり、Ｎチヤンネル・トランジ
スタ９は導通状態となり、コンデンサ−１０の電
荷はＮチヤンネル・トランジスタ９を介して放電
される。Ｄ点の電圧がインバータ１１のしきい値
電圧より下がるとインバータ１１の出力は反転
し、Ｅ点にはハイ・レベルが出力され、初期設定
状態を解除する。初期設定状態が解除された後は
コンデンサ１０の電荷はＮチヤンネル・トランジ
スタ９を介して十分放電されているので、たとえ
瞬時的な電圧変動によりＰチヤンネル・トランジ
スタ８が導通することがあつてもＤ点の電圧がイ
ンバータ１１のしきい値電圧を超えるまでコンデ
ンサ１０を充電するには時間がかかるので瞬時的
な電圧変動の時間幅がコンデンサ１０の容量とＰ
チヤンネル・トランジスタ８の出力インピーダン
スの時定数に比べて十分小さいものであれば誤動
作することはない。
の電圧がVDDに近づくとＰチヤンネル・トランジ
スタ８は非導通となり、Ｎチヤンネル・トランジ
スタ９は導通状態となり、コンデンサ−１０の電
荷はＮチヤンネル・トランジスタ９を介して放電
される。Ｄ点の電圧がインバータ１１のしきい値
電圧より下がるとインバータ１１の出力は反転
し、Ｅ点にはハイ・レベルが出力され、初期設定
状態を解除する。初期設定状態が解除された後は
コンデンサ１０の電荷はＮチヤンネル・トランジ
スタ９を介して十分放電されているので、たとえ
瞬時的な電圧変動によりＰチヤンネル・トランジ
スタ８が導通することがあつてもＤ点の電圧がイ
ンバータ１１のしきい値電圧を超えるまでコンデ
ンサ１０を充電するには時間がかかるので瞬時的
な電圧変動の時間幅がコンデンサ１０の容量とＰ
チヤンネル・トランジスタ８の出力インピーダン
スの時定数に比べて十分小さいものであれば誤動
作することはない。
第５図は本発明の第２の実施例の回路図であ
る。
る。
この実施例は、電源に接続する第１及び第２の
電極２１，２２と、ソースが第１の電極２１にに
接続しゲートが第２の電極２２に接続する第１の
MOSトランジスタ１３と、ソースが第１の電極
２１に接続しゲートが第１のMOSトランジスタ
１３のドレインに接続しかつ第１のMOSトラン
ジスタ１３と同導電型である第２のMOSトラン
ジスタ１５と、ソースが第２の電極２２に接続し
ドレインが第２のMOSトランジスタ１５のドレ
インに接続しゲートが第１のMOSトランジスタ
１３のドレインに接続しかつ導電型が第１及び第
２のMOSトランジスタとは反対導電型である第
３のMOSトランジスタ１４と、一端が第１の
MOSトランジスタ１３のドレインに接続し他端
が第２の電極２２に接続する第１のコンデンサ１
２と、一端が第３のMOSトランジスタ１４のド
レインに接続し他端が第２の電極２２に接続する
第２のコンデンサ１６と、第２のMOSトランジ
スタ１５のドレインと第３のMOSトランジスタ
１４のドレインとの接続点に入力端が接続するコ
ンパレータとしてのインバータ１７とを含んで構
成される。この実施例では第１及び第２のMOS
トランジスタ１３，１５をＮチヤンネル、第３の
MOSトランジスタをＰチヤンネルとしている。
電極２１，２２と、ソースが第１の電極２１にに
接続しゲートが第２の電極２２に接続する第１の
MOSトランジスタ１３と、ソースが第１の電極
２１に接続しゲートが第１のMOSトランジスタ
１３のドレインに接続しかつ第１のMOSトラン
ジスタ１３と同導電型である第２のMOSトラン
ジスタ１５と、ソースが第２の電極２２に接続し
ドレインが第２のMOSトランジスタ１５のドレ
インに接続しゲートが第１のMOSトランジスタ
１３のドレインに接続しかつ導電型が第１及び第
２のMOSトランジスタとは反対導電型である第
３のMOSトランジスタ１４と、一端が第１の
MOSトランジスタ１３のドレインに接続し他端
が第２の電極２２に接続する第１のコンデンサ１
２と、一端が第３のMOSトランジスタ１４のド
レインに接続し他端が第２の電極２２に接続する
第２のコンデンサ１６と、第２のMOSトランジ
スタ１５のドレインと第３のMOSトランジスタ
１４のドレインとの接続点に入力端が接続するコ
ンパレータとしてのインバータ１７とを含んで構
成される。この実施例では第１及び第２のMOS
トランジスタ１３，１５をＮチヤンネル、第３の
MOSトランジスタをＰチヤンネルとしている。
第６図ａ〜ｃは第５図に示す第２の実施例の動
作時の電圧波形図である。
作時の電圧波形図である。
第６図において、ａ，ｂ，ｃはそれぞれ第５図
のＦ，Ｇ，Ｈ点における電圧を示す。
のＦ，Ｇ，Ｈ点における電圧を示す。
第２の実施例は第１の実施例に対してMOSト
ランジスタの導電型を逆にし、第１及び第２の電
極２１，２２に接続する電源も正電源VDDと負電
源VSSを逆にしている。従つて、電圧波形も逆の
形になつている。それ故、Ｈ点にハイ・レベルが
出力されたとき回路の状態を初期設定する。極性
を逆にして考えれば、動作は第１の実施例と同じ
である。
ランジスタの導電型を逆にし、第１及び第２の電
極２１，２２に接続する電源も正電源VDDと負電
源VSSを逆にしている。従つて、電圧波形も逆の
形になつている。それ故、Ｈ点にハイ・レベルが
出力されたとき回路の状態を初期設定する。極性
を逆にして考えれば、動作は第１の実施例と同じ
である。
上記二つの実施例ではコンパレータとしてイン
バータを用いたが、入力電圧がしきい値電圧より
高いか低いかを判別することができる回路であれ
ば他の回路でも良い。
バータを用いたが、入力電圧がしきい値電圧より
高いか低いかを判別することができる回路であれ
ば他の回路でも良い。
以上詳細に説明したように、本発明によれば、
瞬時的な電圧変動があつても誤動作することがな
く、電源投入時に確実に動作するパワー・オン・
クリア回路が得られるので、その効果は大きい。
瞬時的な電圧変動があつても誤動作することがな
く、電源投入時に確実に動作するパワー・オン・
クリア回路が得られるので、その効果は大きい。
第１図は従来のパワー・オン・クリア回路の一
例の回路図、第２図ａ，ｂは第１図に示すパワ
ー・オン・クリア回路の動作時の電圧波形図、第
３図は本発明の第１の実施例の回路図、第４図ａ
〜ｃは第３図に示す第１の実施例の動作時の電圧
波形図、第５図は本発明の第２の実施例の回路
図、第６図ａ〜ｃは第５図に示す第２の実施例の
動作時の電圧波形図である。 １…正電極（VDD）、２…負電極（VSS）、３…
コンデンサ、４…MOSトランジスタ、５…イン
バータ、６…第１のMOSトランジスタ、７…コ
ンデンサ、８…第２のMOSトランジスタ、９…
第３のMOSトランジスタ、１０…コンデンサ、
１１…インバータ、１２…コンデンサ、１３…第
１のMOSトランジスタ、１４…第３のMOSトラ
ンジスタ、１５…第２のMOSトランジスタ、１
６…コンデンサ、１７…インバータ、２１…第１
の電極、２２…第２の電極。
例の回路図、第２図ａ，ｂは第１図に示すパワ
ー・オン・クリア回路の動作時の電圧波形図、第
３図は本発明の第１の実施例の回路図、第４図ａ
〜ｃは第３図に示す第１の実施例の動作時の電圧
波形図、第５図は本発明の第２の実施例の回路
図、第６図ａ〜ｃは第５図に示す第２の実施例の
動作時の電圧波形図である。 １…正電極（VDD）、２…負電極（VSS）、３…
コンデンサ、４…MOSトランジスタ、５…イン
バータ、６…第１のMOSトランジスタ、７…コ
ンデンサ、８…第２のMOSトランジスタ、９…
第３のMOSトランジスタ、１０…コンデンサ、
１１…インバータ、１２…コンデンサ、１３…第
１のMOSトランジスタ、１４…第３のMOSトラ
ンジスタ、１５…第２のMOSトランジスタ、１
６…コンデンサ、１７…インバータ、２１…第１
の電極、２２…第２の電極。
Claims (1)
- １ 電源に接続する第１及び第２の電極と、ソー
スが前記第１の電極に接続しゲートが前記第２の
電極に接続する第１のMOSトランジスタと、ソ
ースが前記第１の電極に接続しゲートが前記第１
のMOSトランジスタのドレインに接続しかつ前
記第１のMOSトランジスタと同導電型である第
２のMOSトランジスタと、ソースが前記第２の
電極に接続しドレインが前記第２のMOSトラン
ジスタのドレインに接続しゲートが前記第１の
MOSトランジスタのドレインに接続しかつ導電
型が前記第１及び第２のMOSトランジスタとは
反対導電型である第３のMOSトランジスタと、
一端が前記第１のMOSトランジスタのドレイン
に接続し他端が前記第２の電極に接続する第１の
コンデンサと、一端が前記第３のMOSトランジ
スタのドレインに接続し他端が前記第２の電極に
接続する第２のコンデンサと、前記第２のMOS
トランジスタのドレインと前記第３のMOSトラ
ンジスタのドレインとの接続点に入力端が接続す
るコンパレータとを含み、前記コンパレータの基
準値は前記電源の電圧変動に応じて変化し、前記
第１のコンデンサの容量と前記第１のMOSトラ
ンジスタの出力インピーダンスの積は前記第２の
コンデンサの容量と前記第２のMOSトランジス
タの出力インピーダンスの積に対して充分大きい
ことを特徴とするパワー・オン・クリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083076A JPS59208621A (ja) | 1983-05-12 | 1983-05-12 | パワ−・オン・クリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083076A JPS59208621A (ja) | 1983-05-12 | 1983-05-12 | パワ−・オン・クリア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59208621A JPS59208621A (ja) | 1984-11-27 |
| JPH036525B2 true JPH036525B2 (ja) | 1991-01-30 |
Family
ID=13792082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58083076A Granted JPS59208621A (ja) | 1983-05-12 | 1983-05-12 | パワ−・オン・クリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208621A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5237721A (en) * | 1975-09-19 | 1977-03-23 | Seiko Epson Corp | Semiconductor integrated circuit |
-
1983
- 1983-05-12 JP JP58083076A patent/JPS59208621A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5237721A (en) * | 1975-09-19 | 1977-03-23 | Seiko Epson Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59208621A (ja) | 1984-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950001308B1 (ko) | 반도체 집적회로장치 | |
| US4300065A (en) | Power on reset circuit | |
| EP0076733B1 (en) | Cmos circuitry for dynamic translation of input signals at ttl levels into corresponding output signals at cmos levels | |
| JPH02177716A (ja) | 昇圧回路 | |
| US5386152A (en) | Power-on reset circuit responsive to a clock signal | |
| US5300822A (en) | Power-on-reset circuit | |
| JPH0159772B2 (ja) | ||
| US5627739A (en) | Regulated charge pump with low noise on the well of the substrate | |
| JPS6144414B2 (ja) | ||
| EP0582289B1 (en) | Transistor circuit for holding peak/bottom level of signal | |
| JPH0611102B2 (ja) | 信号検出回路 | |
| US5258663A (en) | Reference voltage generating circuit having reduced power consumption | |
| JPH0612869B2 (ja) | Ｃｍｏｓダイナミツクｒａｍ用時間遅廷回路 | |
| JPH0750529A (ja) | チョッパ型差動増幅器 | |
| JPH03206709A (ja) | パワーオン・リセット回路 | |
| JPH036525B2 (ja) | ||
| JPS584848B2 (ja) | Ａ／ｄ変換回路 | |
| KR950001086B1 (ko) | Cmos 파워-온 검출 회로 | |
| US6590428B2 (en) | Evaluation of conduction at precharged node | |
| US4503344A (en) | Power up reset pulse generator | |
| US4436436A (en) | Detection circuit for an electronic timepiece | |
| EP0343872A2 (en) | CMOS power-on reset circuit | |
| JPH0446011B2 (ja) | ||
| US4496855A (en) | High voltage level detector and method | |
| JP3211881B2 (ja) | 半導体記憶装置 |