JPH036525B2 - - Google Patents
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- JPH036525B2 JPH036525B2 JP58083076A JP8307683A JPH036525B2 JP H036525 B2 JPH036525 B2 JP H036525B2 JP 58083076 A JP58083076 A JP 58083076A JP 8307683 A JP8307683 A JP 8307683A JP H036525 B2 JPH036525 B2 JP H036525B2
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- 239000003990 capacitor Substances 0.000 claims description 32
- 238000010586 diagram Methods 0.000 description 13
- 230000007257 malfunction Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明はパワー・オン・クリア回路に関する。
従来、CMOS集積回路において、電源投入を
検出し、この電源投入検出により回路の状態を初
期設定するようにパワー・オン・クリア回路が使
用されている。
検出し、この電源投入検出により回路の状態を初
期設定するようにパワー・オン・クリア回路が使
用されている。
第1図は従来のパワー・オン・クリア回路の一
例の回路図である。
例の回路図である。
第1図において、1,2はそれぞれ正電極VDD
と負電極VSS、3はコンデンサ、4はNチヤンネ
ル・トランジスタ、5はインバータである。イン
バータ5はA点の電圧をしきい値電圧と比較する
コンパレータとして働き、B点にロー・レベルが
出力されたとき、回路の状態を初期設定する。
と負電極VSS、3はコンデンサ、4はNチヤンネ
ル・トランジスタ、5はインバータである。イン
バータ5はA点の電圧をしきい値電圧と比較する
コンパレータとして働き、B点にロー・レベルが
出力されたとき、回路の状態を初期設定する。
第2図a,bは第1図に示すパワー・オン・ク
リア回路の動作時の電圧波形図である。
リア回路の動作時の電圧波形図である。
第2図aは第1図のA点、第2図bは第1図の
B点における電圧をそれぞれ示す。今、t1で電源
が投入されたとする。するとVSSの電圧が立下り、
t2〜t3で電源変動があればVSSの電圧が変化する。
電源投入以前、十分に長い間VSSの電圧はVDDに
等しいとするとコンデンサ3の電荷はNチヤンネ
ル・トランジスタ4のリーク電流等により放電さ
れ、A点の電圧はVDDに等しくなる。t1で電源が
投入された直後はコンデンサ3はすぐには充電さ
れないのでA点の電圧はVDDにほぼ等しく、イン
バータ5のしきい値電圧より高いので出力点Bに
はロー・レベルが出力され、回路の状態を初期設
定する。電源投入後、Nチヤンネル・トランジス
タ4は導電し、コンデンサ3が充電されるにつれ
て、徐々にA点の電圧はVSSに近づく。A点の電
圧がインバータ5のしきい値電圧より下がると出
力点Bは反転し、ハイ・レベルを出力し、初期設
定状態を解除する。
B点における電圧をそれぞれ示す。今、t1で電源
が投入されたとする。するとVSSの電圧が立下り、
t2〜t3で電源変動があればVSSの電圧が変化する。
電源投入以前、十分に長い間VSSの電圧はVDDに
等しいとするとコンデンサ3の電荷はNチヤンネ
ル・トランジスタ4のリーク電流等により放電さ
れ、A点の電圧はVDDに等しくなる。t1で電源が
投入された直後はコンデンサ3はすぐには充電さ
れないのでA点の電圧はVDDにほぼ等しく、イン
バータ5のしきい値電圧より高いので出力点Bに
はロー・レベルが出力され、回路の状態を初期設
定する。電源投入後、Nチヤンネル・トランジス
タ4は導電し、コンデンサ3が充電されるにつれ
て、徐々にA点の電圧はVSSに近づく。A点の電
圧がインバータ5のしきい値電圧より下がると出
力点Bは反転し、ハイ・レベルを出力し、初期設
定状態を解除する。
t2からt3の間で瞬時的な電源変動があつて、VSS
の電圧が下がつた場合、コンデンサ3の充電には
時間がかかるのでA点の電圧はすぐにはVSSの電
圧変化には追従せず、ほぼ前の電圧を保持する。
しかし、VSSの電圧の低下につれてインバータ5
のしきい値電圧も下がるので、VSSの電圧の下が
り方が大きくインバータ5のしきい値電圧がA点
の電圧より下がると出力点Bは反転して、ロー・
レベルを出力する。B点にロー・レベルが出力さ
れると電源投入時でないにもかかわらず、回路の
状態が初期設定されてしまい、誤動作する。
の電圧が下がつた場合、コンデンサ3の充電には
時間がかかるのでA点の電圧はすぐにはVSSの電
圧変化には追従せず、ほぼ前の電圧を保持する。
しかし、VSSの電圧の低下につれてインバータ5
のしきい値電圧も下がるので、VSSの電圧の下が
り方が大きくインバータ5のしきい値電圧がA点
の電圧より下がると出力点Bは反転して、ロー・
レベルを出力する。B点にロー・レベルが出力さ
れると電源投入時でないにもかかわらず、回路の
状態が初期設定されてしまい、誤動作する。
このようなパワー・オン・クリア回路が誤動作
するような電圧変動は、例えば電子時計用の回路
であれば落下等のブザー等の圧電素子に加わる機
械的な衝撃に起因する逆起電力により生じる。こ
のように、従来の回路では瞬間的な電圧変動で誤
動作することがあるという欠点があつた。
するような電圧変動は、例えば電子時計用の回路
であれば落下等のブザー等の圧電素子に加わる機
械的な衝撃に起因する逆起電力により生じる。こ
のように、従来の回路では瞬間的な電圧変動で誤
動作することがあるという欠点があつた。
本発明は上記欠点を除去し、瞬時的な電源変動
があつても誤動作することがなく、電源投入時に
確実に動作するパワー・オン・クリア回路を提供
するものである。
があつても誤動作することがなく、電源投入時に
確実に動作するパワー・オン・クリア回路を提供
するものである。
本発明のパワー・オン・クリア回路は、電源に
接続する第1及び第2の電極と、ソースが前記第
1の電極に接続しゲートが前記第2の電極に接続
する第1のMOSトランジスタと、ソースが前記
第1の電極に接続しゲートが前記第1のMOSト
ランジスタのドレインに接続しかつ前記第1の
MOSトランジスタと同導電型である第2のMOS
トランジスタと、ソースが前記第2の電極に接続
しドレインや前記第2のMOSトランジスタのド
レインに接続しゲートが前記第1のMOSトラン
ジスタのドレインに接続しかつ導電型が前記第1
及び第2のMOSトランジスタとは反対導電型で
ある第3のMOSトランジスタと、一端が前記第
1のMOSトランジスタのドレインに接続し他端
が前記第2の電極に接続する第1のコンデンサ
と、一端が前記第3のMOSトランジスタのドレ
インに接続し他端が前記第2の電極に接続する第
2のコンデンサと、前記第2のMOSトランジス
タのドレインと前記第3のMOSトランジスタの
ドレインとの接続点に入力端が接続するコンパレ
ータとを含んで構成される。
接続する第1及び第2の電極と、ソースが前記第
1の電極に接続しゲートが前記第2の電極に接続
する第1のMOSトランジスタと、ソースが前記
第1の電極に接続しゲートが前記第1のMOSト
ランジスタのドレインに接続しかつ前記第1の
MOSトランジスタと同導電型である第2のMOS
トランジスタと、ソースが前記第2の電極に接続
しドレインや前記第2のMOSトランジスタのド
レインに接続しゲートが前記第1のMOSトラン
ジスタのドレインに接続しかつ導電型が前記第1
及び第2のMOSトランジスタとは反対導電型で
ある第3のMOSトランジスタと、一端が前記第
1のMOSトランジスタのドレインに接続し他端
が前記第2の電極に接続する第1のコンデンサ
と、一端が前記第3のMOSトランジスタのドレ
インに接続し他端が前記第2の電極に接続する第
2のコンデンサと、前記第2のMOSトランジス
タのドレインと前記第3のMOSトランジスタの
ドレインとの接続点に入力端が接続するコンパレ
ータとを含んで構成される。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第3図は本発明の第1の実施例の回路図であ
る。
る。
この実施例は、電源に接続する第1及び第2の
電極1,2と、ソースがこの第1の電極1に接続
しゲートが第2の電極2に接続する第1のMOS
トランジスタ6と、ソースが第1の電極1に接続
しゲートが第1のMOSトランジスタ6のドレイ
ンに接続しかつ第1のMOSトランジスタ6と同
導電型である第2のMOSトランジスタ8と、ソ
ースが第2の電極に接続しドレインが第2の
MOSトランジスタ8のドレインに接続しゲート
が第1のMOSトランジスタ6のドレインに接続
しかつ導電型が第1及び第2のMOSトランジス
タとは反対導電型である第3のMOSトランジス
タ9と、一端が第1のMOSトランジスタ6のド
レインに接続し他端が第2の電極2に接続する第
1のコンデンサ7と、一端が第3のMOSトラン
ジスタ9のドレインに接続し他端が第2の電極2
に接続する第2のコンデンサ10と、第2の
MOSトランジスタ8のドレインと第3のMOSト
ランジスタのドレインとの接続点に入力端が接続
するコンパレータとしてのインバータ11とを含
んで構成される。この実施例では第1及び第2の
MOSトランジスタ6,8をPチヤンネル、第3
のMOSトランジスタ9をNチヤンネルとしてい
る。
電極1,2と、ソースがこの第1の電極1に接続
しゲートが第2の電極2に接続する第1のMOS
トランジスタ6と、ソースが第1の電極1に接続
しゲートが第1のMOSトランジスタ6のドレイ
ンに接続しかつ第1のMOSトランジスタ6と同
導電型である第2のMOSトランジスタ8と、ソ
ースが第2の電極に接続しドレインが第2の
MOSトランジスタ8のドレインに接続しゲート
が第1のMOSトランジスタ6のドレインに接続
しかつ導電型が第1及び第2のMOSトランジス
タとは反対導電型である第3のMOSトランジス
タ9と、一端が第1のMOSトランジスタ6のド
レインに接続し他端が第2の電極2に接続する第
1のコンデンサ7と、一端が第3のMOSトラン
ジスタ9のドレインに接続し他端が第2の電極2
に接続する第2のコンデンサ10と、第2の
MOSトランジスタ8のドレインと第3のMOSト
ランジスタのドレインとの接続点に入力端が接続
するコンパレータとしてのインバータ11とを含
んで構成される。この実施例では第1及び第2の
MOSトランジスタ6,8をPチヤンネル、第3
のMOSトランジスタ9をNチヤンネルとしてい
る。
第4図a〜cは第3図に示す第1の実施例の動
作時の電圧波形図である。
作時の電圧波形図である。
第4図でa,b,cはそれぞれ第3図のC,
D,E点における電圧を表わす。
D,E点における電圧を表わす。
第3図の回路において、E点にロー・レベルが
出力されたとき回路の状態を初期設定する。ま
た、コンデンサ7の容量とPチヤンネル・トラン
ジスタ6の出力インピーダンスの積はコンデンサ
10の容量とPチヤンネル・トランジスタ8の出
力インピーダンスの積に対して十分大きいとす
る。電源投入以前十分に長い間VSSの電位はVDD
に等しいとすると、コンデンサ7の電荷はPチヤ
ンネル・トランジスタ6のリーク電流等により放
電され、C点の電圧はVSSに等しくなり、同様に
コンデンサ10の電荷もPチヤンネル・トランジ
スタ8とNチヤンネル・トランジスタ9のリーク
電流等により放電され、D点の電圧もVSSに等し
くなる。t1で電源が投入された直後はコンデンサ
7は放電状態であり、C点の電圧はほぼVSSに等
しくPチヤンネル・トランジスタ8が導通し、N
チヤンネル・トランジスタ9は非導通となる。P
チヤンネル・トランジスタ8が導電してもコンデ
ンサ10を充電するまでは時間がかかるので電源
投入直後はD点の電圧はほぼVSSに等しく、イン
バータ11の出力点Eはハイ・レベルである。
C,D点の電圧はコンデンサ7,10が充電され
るに従つて徐々にVDDのレベルに近づく。ここで
コンデンサ10の容量とPチヤンネル・トランジ
スタ8の出力インピーダンスの積はコンデンサ7
の容量とPチヤンネル・トランジスタ6の容量と
の積に対して十分小さいので、D点の電圧の立上
がりの方がC点の立上がりより早く、D点の電圧
がインバータ11のしきい値電圧より高くなると
インバータ11の出力は反転し、E点にはロー・
レベルが出力され、回路の状態を初期設定する。
出力されたとき回路の状態を初期設定する。ま
た、コンデンサ7の容量とPチヤンネル・トラン
ジスタ6の出力インピーダンスの積はコンデンサ
10の容量とPチヤンネル・トランジスタ8の出
力インピーダンスの積に対して十分大きいとす
る。電源投入以前十分に長い間VSSの電位はVDD
に等しいとすると、コンデンサ7の電荷はPチヤ
ンネル・トランジスタ6のリーク電流等により放
電され、C点の電圧はVSSに等しくなり、同様に
コンデンサ10の電荷もPチヤンネル・トランジ
スタ8とNチヤンネル・トランジスタ9のリーク
電流等により放電され、D点の電圧もVSSに等し
くなる。t1で電源が投入された直後はコンデンサ
7は放電状態であり、C点の電圧はほぼVSSに等
しくPチヤンネル・トランジスタ8が導通し、N
チヤンネル・トランジスタ9は非導通となる。P
チヤンネル・トランジスタ8が導電してもコンデ
ンサ10を充電するまでは時間がかかるので電源
投入直後はD点の電圧はほぼVSSに等しく、イン
バータ11の出力点Eはハイ・レベルである。
C,D点の電圧はコンデンサ7,10が充電され
るに従つて徐々にVDDのレベルに近づく。ここで
コンデンサ10の容量とPチヤンネル・トランジ
スタ8の出力インピーダンスの積はコンデンサ7
の容量とPチヤンネル・トランジスタ6の容量と
の積に対して十分小さいので、D点の電圧の立上
がりの方がC点の立上がりより早く、D点の電圧
がインバータ11のしきい値電圧より高くなると
インバータ11の出力は反転し、E点にはロー・
レベルが出力され、回路の状態を初期設定する。
次に、コンデンサ7が十分に充電されて、C点
の電圧がVDDに近づくとPチヤンネル・トランジ
スタ8は非導通となり、Nチヤンネル・トランジ
スタ9は導通状態となり、コンデンサ−10の電
荷はNチヤンネル・トランジスタ9を介して放電
される。D点の電圧がインバータ11のしきい値
電圧より下がるとインバータ11の出力は反転
し、E点にはハイ・レベルが出力され、初期設定
状態を解除する。初期設定状態が解除された後は
コンデンサ10の電荷はNチヤンネル・トランジ
スタ9を介して十分放電されているので、たとえ
瞬時的な電圧変動によりPチヤンネル・トランジ
スタ8が導通することがあつてもD点の電圧がイ
ンバータ11のしきい値電圧を超えるまでコンデ
ンサ10を充電するには時間がかかるので瞬時的
な電圧変動の時間幅がコンデンサ10の容量とP
チヤンネル・トランジスタ8の出力インピーダン
スの時定数に比べて十分小さいものであれば誤動
作することはない。
の電圧がVDDに近づくとPチヤンネル・トランジ
スタ8は非導通となり、Nチヤンネル・トランジ
スタ9は導通状態となり、コンデンサ−10の電
荷はNチヤンネル・トランジスタ9を介して放電
される。D点の電圧がインバータ11のしきい値
電圧より下がるとインバータ11の出力は反転
し、E点にはハイ・レベルが出力され、初期設定
状態を解除する。初期設定状態が解除された後は
コンデンサ10の電荷はNチヤンネル・トランジ
スタ9を介して十分放電されているので、たとえ
瞬時的な電圧変動によりPチヤンネル・トランジ
スタ8が導通することがあつてもD点の電圧がイ
ンバータ11のしきい値電圧を超えるまでコンデ
ンサ10を充電するには時間がかかるので瞬時的
な電圧変動の時間幅がコンデンサ10の容量とP
チヤンネル・トランジスタ8の出力インピーダン
スの時定数に比べて十分小さいものであれば誤動
作することはない。
第5図は本発明の第2の実施例の回路図であ
る。
る。
この実施例は、電源に接続する第1及び第2の
電極21,22と、ソースが第1の電極21にに
接続しゲートが第2の電極22に接続する第1の
MOSトランジスタ13と、ソースが第1の電極
21に接続しゲートが第1のMOSトランジスタ
13のドレインに接続しかつ第1のMOSトラン
ジスタ13と同導電型である第2のMOSトラン
ジスタ15と、ソースが第2の電極22に接続し
ドレインが第2のMOSトランジスタ15のドレ
インに接続しゲートが第1のMOSトランジスタ
13のドレインに接続しかつ導電型が第1及び第
2のMOSトランジスタとは反対導電型である第
3のMOSトランジスタ14と、一端が第1の
MOSトランジスタ13のドレインに接続し他端
が第2の電極22に接続する第1のコンデンサ1
2と、一端が第3のMOSトランジスタ14のド
レインに接続し他端が第2の電極22に接続する
第2のコンデンサ16と、第2のMOSトランジ
スタ15のドレインと第3のMOSトランジスタ
14のドレインとの接続点に入力端が接続するコ
ンパレータとしてのインバータ17とを含んで構
成される。この実施例では第1及び第2のMOS
トランジスタ13,15をNチヤンネル、第3の
MOSトランジスタをPチヤンネルとしている。
電極21,22と、ソースが第1の電極21にに
接続しゲートが第2の電極22に接続する第1の
MOSトランジスタ13と、ソースが第1の電極
21に接続しゲートが第1のMOSトランジスタ
13のドレインに接続しかつ第1のMOSトラン
ジスタ13と同導電型である第2のMOSトラン
ジスタ15と、ソースが第2の電極22に接続し
ドレインが第2のMOSトランジスタ15のドレ
インに接続しゲートが第1のMOSトランジスタ
13のドレインに接続しかつ導電型が第1及び第
2のMOSトランジスタとは反対導電型である第
3のMOSトランジスタ14と、一端が第1の
MOSトランジスタ13のドレインに接続し他端
が第2の電極22に接続する第1のコンデンサ1
2と、一端が第3のMOSトランジスタ14のド
レインに接続し他端が第2の電極22に接続する
第2のコンデンサ16と、第2のMOSトランジ
スタ15のドレインと第3のMOSトランジスタ
14のドレインとの接続点に入力端が接続するコ
ンパレータとしてのインバータ17とを含んで構
成される。この実施例では第1及び第2のMOS
トランジスタ13,15をNチヤンネル、第3の
MOSトランジスタをPチヤンネルとしている。
第6図a〜cは第5図に示す第2の実施例の動
作時の電圧波形図である。
作時の電圧波形図である。
第6図において、a,b,cはそれぞれ第5図
のF,G,H点における電圧を示す。
のF,G,H点における電圧を示す。
第2の実施例は第1の実施例に対してMOSト
ランジスタの導電型を逆にし、第1及び第2の電
極21,22に接続する電源も正電源VDDと負電
源VSSを逆にしている。従つて、電圧波形も逆の
形になつている。それ故、H点にハイ・レベルが
出力されたとき回路の状態を初期設定する。極性
を逆にして考えれば、動作は第1の実施例と同じ
である。
ランジスタの導電型を逆にし、第1及び第2の電
極21,22に接続する電源も正電源VDDと負電
源VSSを逆にしている。従つて、電圧波形も逆の
形になつている。それ故、H点にハイ・レベルが
出力されたとき回路の状態を初期設定する。極性
を逆にして考えれば、動作は第1の実施例と同じ
である。
上記二つの実施例ではコンパレータとしてイン
バータを用いたが、入力電圧がしきい値電圧より
高いか低いかを判別することができる回路であれ
ば他の回路でも良い。
バータを用いたが、入力電圧がしきい値電圧より
高いか低いかを判別することができる回路であれ
ば他の回路でも良い。
以上詳細に説明したように、本発明によれば、
瞬時的な電圧変動があつても誤動作することがな
く、電源投入時に確実に動作するパワー・オン・
クリア回路が得られるので、その効果は大きい。
瞬時的な電圧変動があつても誤動作することがな
く、電源投入時に確実に動作するパワー・オン・
クリア回路が得られるので、その効果は大きい。
第1図は従来のパワー・オン・クリア回路の一
例の回路図、第2図a,bは第1図に示すパワ
ー・オン・クリア回路の動作時の電圧波形図、第
3図は本発明の第1の実施例の回路図、第4図a
〜cは第3図に示す第1の実施例の動作時の電圧
波形図、第5図は本発明の第2の実施例の回路
図、第6図a〜cは第5図に示す第2の実施例の
動作時の電圧波形図である。 1…正電極(VDD)、2…負電極(VSS)、3…
コンデンサ、4…MOSトランジスタ、5…イン
バータ、6…第1のMOSトランジスタ、7…コ
ンデンサ、8…第2のMOSトランジスタ、9…
第3のMOSトランジスタ、10…コンデンサ、
11…インバータ、12…コンデンサ、13…第
1のMOSトランジスタ、14…第3のMOSトラ
ンジスタ、15…第2のMOSトランジスタ、1
6…コンデンサ、17…インバータ、21…第1
の電極、22…第2の電極。
例の回路図、第2図a,bは第1図に示すパワ
ー・オン・クリア回路の動作時の電圧波形図、第
3図は本発明の第1の実施例の回路図、第4図a
〜cは第3図に示す第1の実施例の動作時の電圧
波形図、第5図は本発明の第2の実施例の回路
図、第6図a〜cは第5図に示す第2の実施例の
動作時の電圧波形図である。 1…正電極(VDD)、2…負電極(VSS)、3…
コンデンサ、4…MOSトランジスタ、5…イン
バータ、6…第1のMOSトランジスタ、7…コ
ンデンサ、8…第2のMOSトランジスタ、9…
第3のMOSトランジスタ、10…コンデンサ、
11…インバータ、12…コンデンサ、13…第
1のMOSトランジスタ、14…第3のMOSトラ
ンジスタ、15…第2のMOSトランジスタ、1
6…コンデンサ、17…インバータ、21…第1
の電極、22…第2の電極。
Claims (1)
- 1 電源に接続する第1及び第2の電極と、ソー
スが前記第1の電極に接続しゲートが前記第2の
電極に接続する第1のMOSトランジスタと、ソ
ースが前記第1の電極に接続しゲートが前記第1
のMOSトランジスタのドレインに接続しかつ前
記第1のMOSトランジスタと同導電型である第
2のMOSトランジスタと、ソースが前記第2の
電極に接続しドレインが前記第2のMOSトラン
ジスタのドレインに接続しゲートが前記第1の
MOSトランジスタのドレインに接続しかつ導電
型が前記第1及び第2のMOSトランジスタとは
反対導電型である第3のMOSトランジスタと、
一端が前記第1のMOSトランジスタのドレイン
に接続し他端が前記第2の電極に接続する第1の
コンデンサと、一端が前記第3のMOSトランジ
スタのドレインに接続し他端が前記第2の電極に
接続する第2のコンデンサと、前記第2のMOS
トランジスタのドレインと前記第3のMOSトラ
ンジスタのドレインとの接続点に入力端が接続す
るコンパレータとを含み、前記コンパレータの基
準値は前記電源の電圧変動に応じて変化し、前記
第1のコンデンサの容量と前記第1のMOSトラ
ンジスタの出力インピーダンスの積は前記第2の
コンデンサの容量と前記第2のMOSトランジス
タの出力インピーダンスの積に対して充分大きい
ことを特徴とするパワー・オン・クリア回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58083076A JPS59208621A (ja) | 1983-05-12 | 1983-05-12 | パワ−・オン・クリア回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58083076A JPS59208621A (ja) | 1983-05-12 | 1983-05-12 | パワ−・オン・クリア回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59208621A JPS59208621A (ja) | 1984-11-27 |
JPH036525B2 true JPH036525B2 (ja) | 1991-01-30 |
Family
ID=13792082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58083076A Granted JPS59208621A (ja) | 1983-05-12 | 1983-05-12 | パワ−・オン・クリア回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59208621A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5237721A (en) * | 1975-09-19 | 1977-03-23 | Seiko Epson Corp | Semiconductor integrated circuit |
-
1983
- 1983-05-12 JP JP58083076A patent/JPS59208621A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5237721A (en) * | 1975-09-19 | 1977-03-23 | Seiko Epson Corp | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS59208621A (ja) | 1984-11-27 |
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