JPH0365055A - 電源装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子写真式の複写機あるいはプリンタ等に使
用される電源装置に関するものである。

〔従来の技術〕

従来、この種の電源装置は電圧共振型のスイッチングレ
ギュレータと呼ばれており、複写機の帯電器やＣＲＴの
水平偏向電圧などの高圧を発生する装置として広く用い
られている。また、システム全体に電源を供給する低圧
電源とは独立している。この種の装置の多くは、コンバ
ータトランスの一次巻線に対する電力の印加をトランジ
スタ等によるスイッチング手段により断続して、−次巻
線と二次巻線の巻線比に応じた電圧を二次側に発生する
ように構成されている。

〔発明が解決しようとするＢ題〕

上記のような電源装置にあっては、スイッチング手段の
スイッチングパルスのうち一次巻線に対する電力の印加
を遮断する時間、即ちオフ時間は用いられるコンバータ
トランスの共振周波数に応じて決定されている。このた
め、コンバータトランスの共振周波数にバラツキがある
場合や、コンバータトランスの二次側の誘導負荷の負荷
変動により共振周波数が変化した場合に適切な制御を行
うことが不可能になる。そこで、フライバック電圧を検
知し、その検知信号に基づいてスイッチング素子の駆動
制御を行うことにより、共振周波数が変動した場合でも
最適な共振周波数に同期した制御を行うことが提案され
ている。

しかしながら、このような電源装置においても、出力に
オーバーシュートが生じたり、スイッチグ素子に過大な
負荷がかかり、電源を供給する回路に悪影響を及ぼすこ
とがあるという問題点があった。

本発明は、このような問題点に着目してなされたもので
、共振周波数が変動した場合でも最適な共振周波数に同
期した制御を行うことができ、また、電源を供給する回
路に悪影響を及ぼすことのない電源装置を得ることを目
的としている。

（課題を解決するための手段） 本発明の電源装置は、コンバータトランスと、このコン
バータトランスの出力電圧を検出して設定値と比較する
電圧検出器と、その比較結果に応じてカウントアツプあ
るいはカウントダウンするアップダウンカウンタと、前
記コンバータトランスに発生するフライバック電圧を検
出し所定のレベルに達した時に同期パルスを発生するフ
ライバック電圧検出回路と、その同期パルスで前記アッ
プダウンカウンタの値をロードし同時にカウントを開始
するカウンタと、このカウンタの値と設定値とを比較し
、前記コンバータトランスの一次側巻線をスイッチング
駆動するスイッチング素子の導通タイミングを制御する
コンパレータとを備え、電源オン時から所定の期間、前
記アップダウンカウンタに供給する駆動クロックを充分
低い周波数にしてｌｌ１１４するようにしたものである
。

また、本発明の電源装置は、上記の電源装置において次
のように構成したものである。

ａ、前記アップダウンカウンタのカウント出力が所定値
に達すると、アップダウン動作を停止するかあるいは強
制的にダウンモードにするようにした。

ｂ、前記カウンタのカウント出力が所定値より小さいと
き、フライバック電圧検出回路の出力を該カウンタのロ
ード信号端子に入力することを禁止するようにした。

Ｃ９前記アップダウンカウンタの出力値が所定値に達す
る迄前記コンパレータの出力を一定レベルに固定するよ
うにした。

ｄ、全体の動作を制御するＣＰＵ及びＲＯＭ。

ＲＡＭ、タイマ等のデジタル回路をＤ／Ａコンバータ、
コンパレータ等のアナログ回路と共に同一チップ上に形
成した。

（作用） 本発明の電源装置においては、コンバータトランスのフ
ライバック電圧を検出し、その信号によりコンバータト
ランスの出力に応じてアップダウンするアップダウンカ
ウンタの出力をカウントし、そのカウント値を設定値と
比較してスイッチング素子を制御しているので、共振周
波数が変動した場合でも、最適な制御が行われる。また
、電源オン時から所定の期間、アップダウンカウンタを
充分低い周波数のクロックで駆動しているので、ソフト
スタート機能が付与される。

〔実施例〕

第１図は本発明による電源装置の第１実施例を示す図で
ある。同図において、Ｔ１はコンバータトランスで、こ
のコンバータトランスＴ１の一次巻線Ｎ１の一端は、直
流電源（電圧Ｖｃｃ）に接続され、−次巻線Ｎｌの他端
はスイッチング素子であるトランジスタＴｒｉのコレク
タに接続されている。このトランジスタＴｒｉのエミッ
タは接地されており、さらにコレクタと接地間にはコン
デンサＣ１とダイオードＤ１が接続されている。ここで
、コンデンサＣ１は一次巻線Ｎ１と共振して効果的な電
圧変換を行うためのもので、ダイオードＤ１はトランジ
スタＴｒｉの保護のために設けられている。そして、ト
ランスＴ１ｉがスイッチングすることにより、トランス
Ｔ１の二次巻線Ｎ２にはその巻線比に応じた所望の電圧
が発生するようになっている。また、トランスＴ１には
検出用巻線Ｎ３が設けられており、この検出用巻線Ｎ３
の一端は接地され、他端はフライバック電圧検出回路４
の入力側に接続されている。このフライバック電圧検出
回路４の出力はタイミング同期信号としてゲート８を介
してダウンカウンタ３のプリロード端子に入力される。

そして、ダウンカウンタ３はプリロード端子に信号が入
ると強制的にアンダーフローを生成する構成になってお
り、そのアンダーフロー出力はロード制御回路１１を介
して該ダウンカウンタ３のロード端子に入力される。

上記カウンタ３は、コンバータトランスＴ１の共振周波
数より十分大きな周波数を発生する発振回路のクロック
（ＣＬＫ）により駆動され、このカウンタ３のロード信
号入力時に入力されるデータを設定するデータ入力端子
には、上記発振回路の発振周波数より十分小さな周波数
により駆動されるアップダウンカウンタ６が接続されて
いる。

このアップダウンカウンタ６は、コンバータトランスＴ
１の出力巻線Ｎ４の出力をダイオードＤ２、コンデンサ
Ｃ３により整流、平滑した出力を検出する電圧検出器７
の出力と、後述のコンパレータ１０及びロード制御回路
１１の出力からアップ／ダウン信号及びクロックを生成
するＵ／Ｄ＊Ｊｆｌ１１回路１２によりアップまたはダ
ウンカウントする。また、カウンタ３の出力側はコンパ
レータ２及びコンパレータ９に接続され、コンパレータ
２はこのカウンタ３の出力と設定値Ｘを比較してパルス
信号を発生する。そして、ドライバ１は、そのパルス信
号により上記トランジスタＴｒｉを駆動する。

上記コンパレータ９は、ダウンカウンタ３の出力値と設
定値Ｙを比較して、フライバック電圧検出的路４の出力
をダウンカウンタ３のプリロード端子に出力するゲート
８をオン／オフさせる。また、コンパレータ１０は、ア
ップ／ダウンカウンタ６の出力値と設定値Ｚを比較し、
その結果をＵ／Ｄ制御回路１２に入力する。

次に上記構成の電源装置の動作を第２図のタイミング図
を用いて説明する。第２図中、ＦＢＶで示される波形は
コンバータトランスＴ１に発生するフライバック電圧を
示している。まず、Ｃで表わされるカウンタ３の値が設
定値Ｘより大きい時、コンパレータ２の比較結果により
トランジスタＴｒｉはドライバ１の駆動信号ｅによりオ
ンとなり、これによりトランスＴ１の一次巻線Ｎ１には
ＶＣＣの電圧が印加される。つぎに、カウンタ３がカウ
ントダウンしてゆき、アンダーフローして上記設定値Ｘ
より小さくなると、コンパレータ２の出力は反転し、ト
ランジスタＴｒｉはオフする。そして、コンバータトラ
ンスＴ１とコンデンサＣ１は電圧共振し、コンバータト
ランスＴ１の各巻線には図の様なフライバック電圧が発
生する。このフライバック電圧をフライバック電圧回路
４により検知し、その立ち下がり時に検出信号ａを発生
し、カウンタ３のプリロード信号ａをゲート８を介して
入力する。

上記プリロード信号ａ′によりダウンカウンタ３は強制
的にアンダーフローを生成するが、何らかの原因により
プリロード信号ａ′が生成されなくてもダウンカウンタ
３は第２図のＡで示すようにＯ以下にダウンカウントし
ようとしたときにアンダーフローを発生する。このアン
ダーフローが生成されると、ロード制御回路１１を介し
てダウンカウンタ３にロード信号が入力され、アップ／
ダウンカウンタ６の出力値がカウンタ３にロードされ、
再びトランジスタＴｒｉはオン状態になり、以上を１サ
イクルとして上述の動作が繰り返される。

また、コンパレータ９はカウンタ３の出力と設定値Ｙを
比較してゲート８を開閉する。これは、ノイズ等により
タイくング同期パルスａが所望のタイミング以外に生成
されたとしても、必要最低限のオフ期間（図のＣで示す
Ｘ−Ｙの期間）を確保する為である。これにより、フラ
イバック電圧がＯｖにならない前にトランジスタＴｒｉ
がＯＮになるのが防止され、トランジスタＴｒｉの破壊
が防止される。図中、Ｂで示すのが所望のタイミング以
外のタイミング同期信号である。一方、Ｕ／Ｄ制御回路
１２には、コンパレータ１０の出力とロード制御回路１
１のロード信号からアップ／ダウンの信号とクロックを
生成し、アップ／ダウンカウンタ６へ出力する。これは
、ロード信号に同期した適当なタイミングでアップ／ダ
ウンを行わないと、変化途中の不安定なデータがダウン
カウンタ３ヘロードされる可能性がある為で、図ではロ
ード信号の立ち上がりでアップ／ダウンの切り換えを行
い、立ち下がりでアップ／ダウンカウンタ６を駆動して
いる。そして、カウンタ６の４Ｌが大きくなると、トラ
ンジスタＴｒｉのオン時間が長くなり、出力電圧は上昇
し、また小さいと出力電圧は下降する。従って、順次ア
ップ／ダウンカウンタ６のカウント値はカウントアツプ
されてゆき、出力電圧Ｖｏｕｔが所定の値すなわちコン
パレータの設定値Ｗになると、コンパレータ７の出力は
アップ／ダウンを繰り返すようになる。

また、コンパレータ１０はアップ／ダウンカウンタ６の
上限を設定値Ｚと比較して規制している。これは、極端
にパルス周期が大きくなるとトランスＴが飽和し、大電
流がトランジスタＴｒｉに流れてトランジスタＴｒｉが
破壊するので、これを防止するためであり、コンパレー
タ１０がアクティブ（ａｃｔｉｖｅ）状態になるとＵ／
Ｄ制御回路１２の出力ｄを強制的にダウンモードにする
。

ここで、上述した回路に於いて、電源オン時には系全体
の応答特性で急速に立ち上がり、例えば出力にオーバー
シュートが発生する可能性があり、またトランジスタＴ
ｒｉに過大な電流が流れて破壊する危険性がある。そこ
で、本実施例では出力電圧が成る時定数をもって徐々に
立ち上がるようにソフトスタート機能を付与しである。

すなわち、前述のように、アップ／ダウンカウンタ６の
カウント動作はダウンカウンタ３のクロックより充分小
さな周波数で動作する。本実施例に於いてはロード信号
りより生成したクロックによりアップ／ダウンカウンタ
６をカウント動作させている。しかしながら、特に何の
処置もせずに本回路を動作させると、第３図（ａ）にょ
うな出力となる現象は避けられない。しかし、本実施例
では、Ｕ／Ｄ制御回路１２からアップ／ダウンカウンタ
６に供給する駆動クロックを電源オン時から所定の期間
は通常動作時よりさらに充分低い周波数にし、該所定期
間を過ぎると前述のようにｈ信号から生成するようにし
ている。これにより、出力は第３図（ｂ）のようになる
。

第４図は上記Ｕ／Ｄ制御回路１２の具体例を示したもの
である。入カクロックｊは、ソフトスタートの時定数に
対応した第１図の回路のクロック及びｈ信号に比べて充
分に小さな周波数のクロックである。電源オン時カウン
タ１２ａはリセットされており、従ってこのカウンタ１
２ａのキャリ出力Ｃｙ　（ｋ信号）はＬ（低）レベルで
あり、カウンタ１２ａのＥＮ（イネーブル）端子はアク
ティブ状態で、カウンタ１２ａはカウント可能状態であ
る。また、アントゲ−１２ｂはアクティブ状態、アンド
ゲート１２ｃは非アクテイブ状態で、オアゲート１２ｄ
からの出力ｍはシステムの同期をとる為にクロックｊの
信号が入った後のｈ′信号から生成する回路１２ａの出
力となり、これがアップ／ダウンカウンタ６のクロック
端子に入力される。

第５図は上述の動作を示すタイミングチャートである。

電源立上り時は、上記低速のクロックｊがクロックｍと
してアップ／ダウンカウンタ６に入力される。従って、
ソフトスタート機能が無い場合の動作、すなわち通常動
作時はｈ信号によるカウントアツプが図の点線で示すよ
うに高速に変化するのに対し、ソフトスタート時は図の
実線で示すように低速で変化してゆく。この結果、第３
図（ｂ）の矢印で示すように、出力電圧値の立上り途中
に休止部分ができ、第３図（ａ）のようなオーバーシュ
ートの発生を抑制できる。その後、ｊ信号が入り続はカ
ウンタ１２ａがオーバーフローすると、該カウンタ１２
ａのＥＮ端子が非アクテイブ状態になり、同時にアンド
ゲート１２ｂが非アクテイブ状態、アンドゲート１２ａ
がアクティブ状態になり、ｈ信号をクロックｍとしてア
ップ／ダウンカウンタ６に出力し、通常動作になる。

このように制御することにより、コンバータトランスＴ
１の共振周波数が変動しても最適な共振周波数に同期し
た、制御を行うことができると同時に、ソフトスタート
機能が付与され、出力にオーバーシュートが生じたり、
スイッチング素子であるトランジスタＴｒｉに過大な負
荷がかかるのを防止でき、電源を供給する回路に悪影響
を及ぼすことはない。

第６図は本発明の第２実施例を示す回路構成図であり、
第４図と同一符号は同一構成部分を示している。この実
施例は、Ｕ／Ｄ＋ｌ（ＪｆＭ回路１２に供給するクロッ
クｊを外部から供給するのではなく、前述のロード信号
りを分周して生成するようにしたものである。一般に、
発振子は高価であり、また発振回路も注意深い設計が必
要であるが、ロード信号りよりクロックｊを生成するこ
とで、専用の発振子を省略することができ、コストを低
下させることができる。第６図中、１２ｆが分周器であ
り、この場合分周器１２ｆの出力ｊはｈ信号に同期して
いる為、第４図の回路１２ｅは不要になる。

第７図は本発明の第３実施例を示す回路構成図である。

この実施例では、アップダウンカウンタ６の出力値と所
定の設定値ｋを比較するデジタルコンパレータ１３が設
けられ、アップ／カウンタ６の出力値が設定値ｋに達す
るまでは、低速クロックｊ及びｈ信号から生成されるｉ
信号がクロックｍとしてアップ／ダウンカウンタ６に人
力される。また、アップ／ダウンカウンタ６の出力値が
一旦設定値ｋに達すると、ｈ信号を直接ｍ信号として該
カウンタ６に人力する。この回路の動作のタイミングチ
ャートを第８図に示す。第１図と同様、アップ／ダウン
カウンタ６の出力値、すなわち、ダウンカンタ３にロー
ドされる値（図ではダウンカウンタ３の出力値Ｃのピー
ク値）が徐々に変化する為、第９図に示すように出力電
圧Ｖｏｕｔは立上り途中に休止区間をもって低速で立上
がる。

本実施例によれば、上記設定値にの値によっては、第９
図の矢印で示すようにオーバーシュートが発生する可能
性がある。これは、アップ／ダウンカウンタ６の出力値
が設定値ｋを越える時間をｔｏとすると、それ以後の応
答スピードはｔ。以前の応答スピードよりはるかに速く
なる為である。しかし、出力電圧Ｖｏｕｔの定常出力に
近い値に対応する値を設定値にとすることで、上記のオ
ーバーシュートは極めて小さな値にすることができ、ス
イッチングトランジスタＴｒｉに対する悪影響が防止で
きる。

なお、第１及び第２の実施例ではカウンタを用いており
、カウンタは素子数が多くなるが、本実施例ではカウン
タを用いない為、回路規模を小さくでき、また回路をチ
ップ化する場合、チップ面積を小さくでき、コストを低
減させることができる。

また、装置全体を制御するＣＰＵあるいはマイクロプロ
セッサ、ＲＡＭ、ＲＯＭ、タイマ等のデジタル回路をＤ
／Ａコンバータ、コンパレータ等のアナログ回路と共に
、前述の電源制御用ＰＷＭ回路と同一チップ上に形成す
ることができる。

この場合、第３図あるいは第７図のｊ信号入力端子を例
えばマイクロプロセッサのデジタルポートの１ビツト又
はマイクロプロセッサからアクセスできる素子の出力側
に、接続し、ソフトウェアにより該端子を駆動する。こ
のようにすると、ｊ信号生成の為の発振回路が不要にな
り、コストを低減できると同時に、ソフトウェアで電源
立ち上りの時定数を調整することができる。

第１０図は本発明の第４実施例を示す回路構成図である
。この実施例では、マイクロプロセッサ１４等と同一チ
ップに形成する上述の電源制御用ＰＷＭ回路に於いて、
ｊ信号をマイクロプロセッサ１４のデジタルポートの１
ビツト又は該マイクロプロセッサ１４からアクセスでき
る素子出力とすると同時に、前述迄の実施例中のに信号
、すなわちｈ信号又はｉ信号の何れを選択するかの信号
もマイクロプロセッサ１４のデジタルポート又は該マイ
クロプロセッサ１４からアクセスできる素子出力に割り
つけている。

このような構成とすることにより、第４図及び第６図の
カウンタ１２ａ又は第７図中のコンパレータ１３も省略
することができ、その分チップ面積を小さくでき、さら
に低コスト化を図ることができる。

（発明の効果） 以上説明したように、本発明によれば、フライバック電
圧を検知し共振周波数に合ったオフ時間に設定する制御
を行うことによりコンバータトランスが異なったり、誘
導負荷変動などにより共振周波数が変化した場合でも、
最適な制御を行うことができ、さらに、ソフトスタート
機能が付与され、出力にオーバーシュートが生じて電源
を供給する回路に悪影響を及ぼすことも無く、またスイ
ッチング素子に過大な負荷がかかるのを防止できるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す構成図、第２図は第
１図の回路の動作を示すタイミングチャート、第３図（
ａ）、（ｂ）は第１図の回路と従来回路の出力電圧を示
す波形図、第４図は第１図のＵ／Ｄ制御回路の具体例を
示すブロック図、第５図は第４図の回路のソフトスター
トの動作を示すタイミングチャート、第６図は本発明の
第２実施例を示す回路構成図、第７図は本発明の第３実
施例を示す回路構成図、第８図は第７図の回路のソフト
スタートの動作を示すタイミングチャート、第９図は第
７図の第３実施例における出力電圧の波形図、第１０図
は本発明の第４実施例を示す回路構成図である。 １−−−−−ドライバ ２・・・−・コンパレータ ３・−・−ダウンカウンタ ４−−−−−フライバック電圧検出回路６・−一アツブ
／ダウンカウンタ ７・−・−電圧検出器 ９−−−−−コンパレータ １０−−−−−−コンパレータ １１・・・・・・ロード制御回路 １２−−−−−−Ｕ／Ｄ制御回路

Claims (5)

【特許請求の範囲】
1. （１）コンバータトランスと、このコンバータトランス
   の出力電圧を検出して設定値と比較する電圧検出器と、
   その比較結果に応じてカウントアップあるいはカウント
   ダウンするアップダウンカウンタと、前記コンバータト
   ランスに発生するフライバック電圧を検出し所定のレベ
   ルに達した時に同期パルスを発生するフライバック電圧
   検出回路と、その同期パルスで前記アップダウンカウン
   タの値をロードし同時にカウントを開始するカウンタと
   、このカウンタの値と設定値とを比較し、前記コンバー
   タトランスの一次側巻線をスイッチング駆動するスイッ
   チング素子の導通タイミングを制御するコンパレータと
   を備え、電源オン時から所定の期間、前記アップダウン
   カウンタに供給する駆動クロックを充分低い周波数にし
   て制御するようにしたことを特徴とする電源装置。
2. （２）前記アップダウンカウンタのカウント出力が所定
   値に達すると、アップダウン動作を停止するかあるいは
   強制的にダウンモードにすることを特徴とする請求項１
   記載の電源装置。
3. （３）前記カウンタのカウント出力が所定値より小さい
   とき、フライバック電圧検出回路の出力を該カウンタの
   ロード信号端子に入力することを禁止することを特徴と
   する請求項１または２記載の電源装置。
4. （４）前記アップダウンカウンタの出力値が所定値に達
   する迄前記コンパレータの出力を一定レベルに固定する
   ことを特徴とする請求項１ないし３何れか記載の電源装
   置。
5. （５）全体の動作を制御するＣＰＵ及びＲＯＭ、ＲＡＭ
   、タイマ等のデジタル回路をＤ／Ａコンバータ、コンパ
   レータ等のアナログ回路と共に同一チップ上に形成した
   ことを特徴とする請求項１ないし４何れか記載の電源装
   置。