JPH0364924A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体装置
の金属配線の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing metal wiring for a semiconductor device.
従来、半導体装置のアルミニウム合金による金属配線は
、パッシベーション膜等の応力により、アルミニウム合
金が移動して金属配線に欠陥が生じ、ついには断線して
しまうという問題があるため、アルミニウム合金と高融
点金属との積層構造により金属配線を形成することが行
なわれており、しばしば、アルミニウム合金の上層に高
融点金属を設けた積層構造の金属配線が採用されていた
。Conventionally, metal wiring made of aluminum alloy in semiconductor devices has had the problem that the aluminum alloy moves due to the stress of the passivation film, causing defects in the metal wiring and eventually breaking. Metal wiring has been formed using a laminated structure with aluminum alloy, and metal wiring with a laminated structure in which a high melting point metal is provided on an upper layer of an aluminum alloy has often been adopted.
このアルミニウム合金の上層に高融点金属を設けた積層
構造の金属配線の従来の製造方法は、所定の半導体素子
、絶縁膜、導通開口部が設けられたシリコン基板上に、
アルミニウム合金と高融点金属等とを順次連続的に被着
し、その後フォトリングラフィ技術とドライエツチング
技術を用いて高融点金属とアルミニウム合金とを所望の
形状に順次エツチングし、金属配線を形成するという方
法がとられていた。The conventional manufacturing method of metal wiring with a laminated structure in which a high melting point metal is provided on the upper layer of this aluminum alloy is to place a predetermined semiconductor element, an insulating film, and a conductive opening on a silicon substrate.
An aluminum alloy and a high melting point metal are sequentially deposited, and then the high melting point metal and aluminum alloy are sequentially etched into a desired shape using photolithography technology and dry etching technology to form metal wiring. This method was used.
上述の従来の半導体装置の金属配線の形状方法の問題点
を、第3図を用いて説明する。Problems with the above-mentioned conventional method for shaping metal wiring in a semiconductor device will be explained with reference to FIG.
まず、所定の半導体素子、シリコン酸化膜2゜導通開口
部が設けられたシリコン基板1上に、アルミニウム・シ
リコン合金3とチタン・タングステン合金9とを順次連
続的に被着し、フォトリソグラフィ技術とドライエツチ
ング技術を用いてチタン・タングステン合金9とアルミ
ニウム・シリコン合金3とを所望の形状に順次エツチン
グして金属配線を形成し、その後プラズマCVD法によ
るシリコン酸化膜4(以後、プラズマ酸化膜4と称する
)の堆積を行ない金属配線の表面を覆う。First, an aluminum-silicon alloy 3 and a titanium-tungsten alloy 9 are successively deposited on a predetermined semiconductor element, a silicon oxide film, and a silicon substrate 1 provided with a 2° conductive opening. The titanium-tungsten alloy 9 and the aluminum-silicon alloy 3 are sequentially etched into a desired shape using dry etching technology to form metal wiring, and then a silicon oxide film 4 (hereinafter referred to as plasma oxide film 4) is formed by plasma CVD. 2) to cover the surface of the metal wiring.
この方法では、プラズマ酸化膜4の成長段階で金属配線
がアルミニウム・シリコン合金3とチタン・タングステ
ン合金9との積層構造であるため、金属配線がアルミニ
ウム・シリコン合金3のみで形状されている場合に比べ
、プラズマ酸化膜4成長の際の熱および応力等による金
属配線への蓄積エネルギーは等方的に発散しに<<、か
つ、アルミニウム・シリコン合金3に集中して横方向に
発散しやすいため、側面が強固な膜で完全に覆われてな
い場合、第3図に示すようにアルミニウム・シリコン合
金3が金属配線の側面から融出したりアルミニウムのウ
ィスカー成長が起って隣接する金属配線と短絡するとい
う欠点を有していた。In this method, the metal wiring has a laminated structure of the aluminum-silicon alloy 3 and the titanium-tungsten alloy 9 during the growth stage of the plasma oxide film 4. In comparison, the energy accumulated in the metal wiring due to heat and stress during the growth of the plasma oxide film 4 does not dissipate isotropically, and it tends to concentrate in the aluminum-silicon alloy 3 and dissipate laterally. If the side surfaces are not completely covered with a strong film, the aluminum-silicon alloy 3 may melt from the side surfaces of the metal wiring, or aluminum whiskers may grow, resulting in short circuits with adjacent metal wiring, as shown in Figure 3. It had the disadvantage of
本発明の半導体装置の製造方法は、アルミニウム合金と
高融点金属との積層構造を有する金属配線の製造方法に
おいて、アルミニウム合金の上面のみが絶縁膜に覆われ
ずに露呈した形状を形成してから、アルミニウム合金の
上面のみに選択的に高融点金属を被着して積層構造を有
する金属配線を形成する工程を有している。The method for manufacturing a semiconductor device of the present invention is a method for manufacturing a metal wiring having a laminated structure of an aluminum alloy and a high melting point metal, after forming a shape in which only the upper surface of the aluminum alloy is exposed without being covered with an insulating film. The method includes a step of selectively depositing a high melting point metal only on the upper surface of the aluminum alloy to form a metal wiring having a laminated structure.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図(a)〜(e)は第1の発明の一実施例の主要工
程断面図である。FIGS. 1(a) to 1(e) are sectional views of main steps of an embodiment of the first invention.
まず、第1図(a>に示すように、所定の半導体素子、
シリコン酸化膜2.導通開口部が設けられたシリコン基
板1上にスパッタリング法によりアルミニウム・シリコ
ン合金3を約1.0μm被着し、通常のフォトリソグラ
フィ技術とドライエツチング技術を用いてアルミニウム
・シリコン合金3を金属配線パターンと同一の形状にパ
ターンニングする。First, as shown in FIG. 1 (a), a predetermined semiconductor element,
Silicon oxide film 2. Approximately 1.0 μm of aluminum-silicon alloy 3 is deposited on a silicon substrate 1 provided with a conductive opening by a sputtering method, and a metal wiring pattern is formed on the aluminum-silicon alloy 3 using ordinary photolithography and dry etching techniques. pattern into the same shape.
次に、第1図(b)に示すように、プラズマCVD法に
より1.2μm程度の厚さのプラズマ酸化膜4を堆積し
た後、フォトレジスト5を塗布してその表面を平坦にす
る。Next, as shown in FIG. 1(b), a plasma oxide film 4 having a thickness of about 1.2 μm is deposited by plasma CVD, and then a photoresist 5 is applied to flatten the surface.
次に、第1図(C)に示すように、フォトレジスト5と
プラズマ酸化膜4とのエツチングレートが同じエツチン
グ条件にてエッチバックを行ない、アルミニウム・シリ
コン合金3の上面を露呈させる。Next, as shown in FIG. 1C, etching is performed under conditions where the photoresist 5 and the plasma oxide film 4 have the same etching rate to expose the upper surface of the aluminum-silicon alloy 3.
その後、第1図(d)に示すように、6弗化タングステ
ンとシランガスを用いた減圧CVD法により、アルミニ
ウム・シリコン合金3の上面に選択的に0.1μm程度
の厚さのタングステン6を形成し、積層構造を有する金
属配線を形成する。Thereafter, as shown in FIG. 1(d), tungsten 6 with a thickness of about 0.1 μm is selectively formed on the upper surface of the aluminum-silicon alloy 3 by low-pressure CVD using tungsten hexafluoride and silane gas. Then, a metal wiring having a laminated structure is formed.
最後に、再度1.0μm程度の厚さのプラズマ酸化膜4
aを成長させ、第1図(e)に示すように積層構造を有
する金属配線の製造工程が完了する。Finally, again, a plasma oxide film 4 with a thickness of about 1.0 μm is applied.
a is grown, and the manufacturing process of a metal wiring having a laminated structure as shown in FIG. 1(e) is completed.
第2図(a)〜(f)は第2の発明の一実施例の主要工
程断面図である。FIGS. 2(a) to 2(f) are sectional views of main steps of an embodiment of the second invention.
まず、第2図(a)に示すように、所定の半導体素子が
設けられたシリコン基板1上に1,5μm程度の膜厚の
シリコン酸化膜2aを形成した後、導通開口部を除いた
金属配線パターン形状の深さ1、0 u m程度の溝を
、フォトリソグラフィ技術とドライエツチング技術を用
いて形成する。First, as shown in FIG. 2(a), after forming a silicon oxide film 2a with a thickness of about 1.5 μm on a silicon substrate 1 on which a predetermined semiconductor element is provided, a metal A groove having a depth of about 1.0 μm in the shape of a wiring pattern is formed using photolithography and dry etching.
次に、第2図(b)に示すように、シリコン酸化膜2a
の溝の中に、所望の半導体素子に達する導通開口部を形
成する。Next, as shown in FIG. 2(b), the silicon oxide film 2a
A conductive opening reaching a desired semiconductor element is formed in the groove.
次に、第2図(C)に示すように、通常のスパッタリン
グ法により5Qnm程度のモリブデンシリサイド7を形
成し、続けてバイアススパッタリング法によりアルミニ
ウム・シリコン合金3を被着し、全表面をアルミニウム
・シリコン合金3で覆うとともに、シリコン酸化膜2a
の溝および導通開口部をアルミニウム・シリコン合金3
で充填する。Next, as shown in FIG. 2(C), a molybdenum silicide 7 of about 5 Qnm is formed by a normal sputtering method, and then an aluminum-silicon alloy 3 is deposited by a bias sputtering method to cover the entire surface with aluminum. Covered with silicon alloy 3 and silicon oxide film 2a
Aluminum-silicon alloy 3 grooves and conductive openings
Fill with.
次に、第2図(d)に示すように、シリコン酸化膜2a
の溝並びに導通開口部以外のモリブデンシリサイド7が
露出するまでアルミニウム・シリコン合金3をエッチバ
ックし、その後シリコン酸化膜2aの上面に露呈したモ
リブデンシリサイド7をエツチング除去する。この段階
でアルミニウム・シリコン合金3のみによる金属配線が
形成されることになる。Next, as shown in FIG. 2(d), the silicon oxide film 2a
The aluminum-silicon alloy 3 is etched back until the molybdenum silicide 7 other than the grooves and conductive openings is exposed, and then the molybdenum silicide 7 exposed on the upper surface of the silicon oxide film 2a is removed by etching. At this stage, metal wiring made of only the aluminum-silicon alloy 3 is formed.
次に、第2図(e)に示すように、第1の発明の一実施
例と同様に、6弗化タングステンとシランガスを用いた
減圧CVD法により、アルミニウム・シリコン合金3の
上面に選択的に0.1μm程度の厚さのタングステン6
を形成し、積層構造を有する金属配線を形成する。Next, as shown in FIG. 2(e), similarly to the embodiment of the first invention, a low pressure CVD method using tungsten hexafluoride and silane gas is used to selectively coat the upper surface of the aluminum-silicon alloy 3. Tungsten 6 with a thickness of about 0.1 μm
A metal wiring having a laminated structure is formed.
最後に、第2図(f>に示すように、パッシベーション
膜としてCVD法によるPSG膜8を堆積することによ
り、積層構造の金属配線の製造工程が完了する。Finally, as shown in FIG. 2(f>), a PSG film 8 is deposited as a passivation film by the CVD method, thereby completing the manufacturing process of the metal interconnection having a laminated structure.
なお、第1および第2の発明の一実施例として、1層の
積層構造の金属配線の製造方法に関する説明をしたが、
多層配線の2層目以降の金属配線に本発明を適用出来る
ことは明かである。Note that, as an embodiment of the first and second inventions, a method for manufacturing a metal wiring having a one-layer stacked structure has been described;
It is clear that the present invention can be applied to metal wiring in the second and subsequent layers of multilayer wiring.
以上説明したように本発明は、アルミニウム合金と高融
点金属との積層構造を有する金属配線の製造方法におい
て、アルミニウム合金の上面のみが絶縁膜に覆われずに
露呈した形状を形成してから、アルミニウム合金の上面
のみに選択的に高融点金属を被着して積層構造を有する
金属配線を形成することにより、その後の眉間絶縁膜あ
るblはパッシベーション膜の堆積工程による熱および
応力による金属配線へのエネルギー蓄積が発生しても、
従来例とは異なりアルミニウム合金の側面は強固な絶縁
膜により覆われているため、蓄積エネルギーの発散がア
ルミニウム合金の側面に集中することは避けられる。こ
のため、アルミニウム・シリコン合金3が金属配線の側
面から融出やアルミニウムのウィスカー成長による隣接
する金属配線と短絡するという現象の発生はなく、容易
に高信頼性の半導体装置を製造することが出来る。As explained above, the present invention provides a method for manufacturing a metal wiring having a laminated structure of an aluminum alloy and a high-melting point metal, after forming a shape in which only the top surface of the aluminum alloy is exposed without being covered with an insulating film. By selectively depositing a high-melting point metal only on the top surface of the aluminum alloy to form a metal wiring with a laminated structure, the subsequent glabella insulating film (BL) is formed into a metal wiring due to the heat and stress caused by the passivation film deposition process. Even if energy accumulation occurs,
Unlike the conventional example, the side surfaces of the aluminum alloy are covered with a strong insulating film, so that it is possible to prevent the stored energy from being concentrated on the side surfaces of the aluminum alloy. Therefore, there is no phenomenon in which the aluminum-silicon alloy 3 melts from the side of the metal wiring or shorts with adjacent metal wiring due to aluminum whisker growth, and highly reliable semiconductor devices can be manufactured easily. .
【図面の簡単な説明】
第1図(a)〜(e)は第1の発明の一実施例の主要工
程断面図、第2図(a)〜(f)は第2の発明の一実施
例の主要工程断面図、第3図は従来技術の問題点を説明
するための断面図である。
1・・・シリコン基板、2,2a・・・シリコン酸化膜
、3・・・アルミニウム・シリコン合金、4,4a・・
・プラズマ酸化膜、5・・・フォトレジスト、6・・・
タングステン、7・・・モリブデンシリサイド、8・・
・PSG膜、9・・・チタン・タングステン合金。[Brief Description of the Drawings] Figures 1 (a) to (e) are sectional views of main steps of an embodiment of the first invention, and Figures 2 (a) to (f) are one implementation of the second invention. FIG. 3, which is a sectional view of the main steps in the example, is a sectional view for explaining the problems of the prior art. DESCRIPTION OF SYMBOLS 1... Silicon substrate, 2, 2a... Silicon oxide film, 3... Aluminum-silicon alloy, 4, 4a...
・Plasma oxide film, 5... Photoresist, 6...
Tungsten, 7...Molybdenum silicide, 8...
・PSG film, 9...Titanium-tungsten alloy.
Claims (2)
た積層構造の金属配線を有する半導体装置の製造方法に
おいて、アルミニウム合金によりアルミニウム合金配線
を形成する工程と、前記アルミニウム合金配線の上面以
外が絶縁膜で覆われた構造を形成する工程と、前記アル
ミニウム合金配線の前記上面に選択的に高融点金属を形
成して前記積層構造の金属配線を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。(1) In a method for manufacturing a semiconductor device having a metal wiring in a laminated structure in which a high melting point metal is formed on the upper surface of an aluminum alloy, a step of forming an aluminum alloy wiring from an aluminum alloy and insulating the aluminum alloy wiring except for the upper surface thereof. A semiconductor device comprising a step of forming a structure covered with a film, and a step of selectively forming a high melting point metal on the upper surface of the aluminum alloy wiring to form the metal wiring of the laminated structure. manufacturing method.
た積層構造の金属配線を有する半導体装置の製造方法に
おいて、絶縁膜を形成し前記積層構造の金属配線の形状
の溝を形成する工程と、前記溝にアルミニウム合金を充
填してアルミニウム合金配線を形成する工程と、前記ア
ルミニウム合金配線の上面に選択的に高融点金属を形成
して前記積層構造の金属配線を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。(2) A method for manufacturing a semiconductor device having a metal interconnection having a laminated structure in which a refractory metal is formed on the upper surface of an aluminum alloy, the step of forming an insulating film and forming a groove in the shape of the metal interconnection having the lamination structure; The method includes the steps of: filling the groove with an aluminum alloy to form an aluminum alloy wiring; and selectively forming a high melting point metal on the upper surface of the aluminum alloy wiring to form the laminated metal wiring. A method for manufacturing a featured semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP20164989A JP2867443B2 (en) | 1989-08-02 | 1989-08-02 | Method for manufacturing semiconductor device |
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JP20164989A JP2867443B2 (en) | 1989-08-02 | 1989-08-02 | Method for manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
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JPH0364924A true JPH0364924A (en) | 1991-03-20 |
JP2867443B2 JP2867443B2 (en) | 1999-03-08 |
Family
ID=16444587
Family Applications (1)
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JP20164989A Expired - Lifetime JP2867443B2 (en) | 1989-08-02 | 1989-08-02 | Method for manufacturing semiconductor device |
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JP (1) | JP2867443B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007013218A (en) * | 2006-10-18 | 2007-01-18 | Sony Corp | Wiring structure and interconnect line forming method in semiconductor device |
-
1989
- 1989-08-02 JP JP20164989A patent/JP2867443B2/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2007013218A (en) * | 2006-10-18 | 2007-01-18 | Sony Corp | Wiring structure and interconnect line forming method in semiconductor device |
Also Published As
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JP2867443B2 (en) | 1999-03-08 |
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