JPH0361699U - - Google Patents

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JPH0361699U
JPH0361699U JP12065289U JP12065289U JPH0361699U JP H0361699 U JPH0361699 U JP H0361699U JP 12065289 U JP12065289 U JP 12065289U JP 12065289 U JP12065289 U JP 12065289U JP H0361699 U JPH0361699 U JP H0361699U
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ram
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write circuit
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Description

【図面の簡単な説明】
図面は、本考案のRAMのデータ書き込み回路
を示す回路図である。 1……RAM、3−1〜3−8……データライ
ン、4−1〜4−8……N−MOS、6……スイ
ツチ制御レジスタ。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) アドレスデータをデコードするデコーダと
    、該デコーダのデコード出力に基づいて所定アド
    レスがアクセスされるRAMとを備え、該RAM
    のアクセスされた所定アドレスにnビツトのデー
    タを書き込むRAMのデータ書き込み回路におい
    て、 前記RAMの各アドレスの各ビツトと共通接続
    されたn本のデータラインと、 前記n本の各データラインに接続されたn個の
    スイツチ回路と、 前記n個の各スイツチ回路をオンオフ制御する
    ためのnビツトの制御データがプリセツトされる
    スイツチ制御レジスタと、を備え、 前記RAMのアクセスされたアドレスにデータ
    を書き込む時、前記スイツチ制御レジスタの制御
    データに基づいて、nビツト中の所定ビツトへの
    データの書き込みを禁止可能としたことを特徴と
    するRAMのデータ書き込み回路。 (2) スイツチ制御レジスタへの各制御データの
    プリセツトは、同一命令によつて行われることを
    特徴とする請求項(1)記載のRAMのデータ書き
    込み回路。
JP12065289U 1989-10-16 1989-10-16 Pending JPH0361699U (ja)

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JP12065289U JPH0361699U (ja) 1989-10-16 1989-10-16

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JPH0361699U true JPH0361699U (ja) 1991-06-17

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JP12065289U Pending JPH0361699U (ja) 1989-10-16 1989-10-16

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