JPH036055A - Ｃｍｏｓ集積回路のラッチアップ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯ５集積回路の保護回路に関し、更に詳述
すれば、過電流、サージ電流、外乱ノイズ等がＣＭＯ５
集積回路に印加された場合に発生するラッチアップ現象
に対する保護回路に関する。

〔従来の技術〕

第３図はＣＭＯ３簗積回路の一般的な構成を示す模式図
である。

図中２１はＣＭＯ５集積回路を内蔵したＩＣパ・ノケー
ジであり、電子装置２３内に装備されている。１８は電
子装置２３外部の電源であり、電子装置２３とは電源ス
ィッチ２０を介して接続されている。

ところで、　ＣＭＯ３集積回路においてはラッチアップ
と称される異常電流現象が発生することがある。これは
、ＣＭＯ３回路では構造的に電源端子と接地端子との間
に寄生ｐｎｐｎサイリスクが構成されるため、たとえば
過電流７サージ電流、外乱ノイズ等によりこのサイリス
クがオンして大電流が流れ、止まらなくなることがある
。この異常電流は一旦電源電圧を低くするか遮断すれば
停止するが、気付かずに放置した場合には配線の断線、
素子の破壊、更にはＩＣパンケージそのものの破壊等の
障害を惹起する。

従来、このようなランチアップ現象が発生した場合には
、集積回路に印加されている電源を遮断する以外にはラ
ッチアップ現象を解除する方法は無かった。

〔発明が解決しようとする課題〕

上述のように、従来はｆＪＯ５集稍回路においては集積
回路の機能停止ＦあるいはＩｃパッケージの破壊により
初めてユーザがラッチアップ現象の発生を認識すること
が多い。従って、その時点で外部電源を遮断しても既に
集積回路は破壊されている場合がほとんどである。この
ため、集積回路の交換が必要になるが、時間的、経済的
な負担が大きいという問題がある。

本発明はこのような事情に鑑みてなされたものであり、
ラッチアップ現象が発生した場合にも外部電源を遮断す
ることなく、且つ集積回路の破壊を未然に回避し得るＣ
ＭＯＳ集積回路のランチアンプ保護回路の提供を目的と
する。

〔課題を解決するための手段〕

本発明のＣＭＯＳ集積回路のラフチアノブ保護回路は、
温度感知素子と、この温度感知素子が所定温度以上の高
温を感知した場合に集積回路内の電源ラインを接地する
スイッチング手段とを備えている。

〔作用〕

本発明のＣＭＯＳ集積回路のう・ノチア・７プ保護回路
では、ランチアンプ現象が発生して集積回路の温度が上
昇すると、これが温度感知素子により感知されて集積回
路上の電源線が接地され、集積回路へ給電される電源電
圧が低下する。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明のＣＭＯＳ集積回路のラッチアップ保護
回路を組込んだｒＣチップの構成を示す模式図、第２図
は本発明のＣＭＯＳ集積回路のう・ノチアノプ保護回路
の構成を示す回路図である。

図中、ｌはＩＣチップであり、その四隅に本発明の保護
回路８（８ａ、８ｂ、８ｃ、８ｄ）が備えられている。

２はＩＣチップｌの内部回路用電源電極であり、図示し
ない電源スィッチを介して外部電源１８（第２図参照）
に接続されている。また、この内部回路用電源電極２か
らはＩＣチップ１上に形成されている回路素子への電源
供給のための内部回路用電源線７が延出されている。

３は信号の入出力回路用電源電極であり、図示しない外
部回路に接続されている。また、この入出力回路用電源
電極３からはＩＣチップ１上に形成されている回路素子
へ入出力回路用電源線６が延出されている。

４は本発明のＣＭＯＳ集積回路のラッチアップ保護回路
用電源電極であり、ＩＣチップ１の四隅に配置されてい
る各保護回路８（８ａ、８ｂ、８ｃ、８ｄ）に電源線５
により接続されている。

各保護回路８（８ａ、８ｂ、８ｃ、８ｄ）は具体的には
、第２回に示す如く、カソードを接地した温度感知型ダ
イオード１９と、このダイオード１９のアノードが一端
に接続された増幅器９と、増幅器９の他端にヘースが接
続されたドライブトランジスタ１０とにて構成されるセ
ンスアンプである。

各保護回路８（８ａ、８ｂ、８ｃ、８ｄ）のドライブト
ランジスタｌＯの一端と入出力回路用電源線６及び内部
回路用電源線７との間はノード１７にて接続されており
、他ひ出は接ｌ止されている。

１１はＩＣチップ１上の集積回路においてランチアップ
現象が発生する回路のモデルを示している。

即ち、ＣＭＯ３回路においては、本来のトランジスタｉ
ｌｌ　１１２の他に、構造上ｐｎｐ　）ランジスタ１１
３及びｎｐｎ　トランジスタ１１４の二つの寄生トラン
ジスタが構成され、両者によりｐｎｐｎサイリスクが構
成される。そして、このサイリスクがたとえば過電流、
サージ電流、外乱ノイズ等によりオンして大電流が流れ
、止まらなくなる状態をラッチアップ現象と称する。こ
のランチアップ現象による異常電流は一旦電源電圧を低
くするか遮断すれば停止するが、放置した場合には配線
の断線、素子の破壊、更にはＩＣパンケージそのものの
破壊等の障害を惹起する。

１２は集積回路の信号入力または出力端子であり、１３
はＩＣパンケージの外部電源１Ｂとの接続端子である。

１４はＩＣパッケージのリード抵抗ｒｑ、１５はワイヤ
抵抗ｒ、、、１６は電源ライン抵抗ｒＡ（である。

以上のように構成された本発明の（ＪＯ３集積回路のラ
ッチアップ保護回路の動作について以下に説明する。

ＩＣチップ１内の回路１１においてラッチアップ現象が
発生すると、それに伴う異常電流によりＩＣチップ１上
で温度上昇が生じる。この温度上昇によりＩＣチップ１
の四隅それぞれに配置されているいずれかの保護回路８
（８ａ、８ｂ、８ｃ、８ｄ）のダイオード１９が所定の
温度（以下、作動温度と称す）を感知すると、増幅器９
からドライブトランジスタ１０のベースへ与えられる信
号電流を発生させる。

ドライブトランジスタ１０はそのベースに信号電流が与
えられると、入出力回路用電源線６及び内部回路用電源
ＩＪｉｌ　７をノード１７を介して接地させるので、各
抵抗１４，１５．１６に見合った分だけ外部電源１８か
ら入出力回路用電源線６及び内部回路用電源線７への給
電電圧を低下させる。この電圧低下は、回路１１におけ
るラッチアップ現象を維持させるために必要な約１．５
ｖ以下に入出力回路用電源線６及び内部回路用電源線７
の電圧を低下させるので、回路１１におけるラッチアッ
プ現象は解除される。

回路１１におけるラッチアップ現象が解除されると、Ｉ
Ｃチップ１の温度は次第に低下するが、保護回路８（８
ａ、８ｂ、８ｃ、８ｄ）が作動温度と同一温度でドライ
ブトランジスタ１０の導通状態を解除すると、直ちにラ
ッチアップ現象が再現して所謂ハンチング現象が発生す
る。このため、保護回路８（８ａ、８ｂ、８ｃ８ｄ）が
ドライブトランジスタ１０の導通状態を解除する温度は
作動温度よりもある程度低い温度に設定されている。換
言すれば、増幅器９は温度に対するヒステリシスを有し
ている。これにより、保護回路８（８ａ、８ｂ、８ｃ、
８ｄ）はラッチアップ現象が発生した場合にも、ＩＣチ
ップ１の温度を充分に低下させることが可能であり、従
ってラッチアップ現象に対する保護機能は確実である。

なお上記実施例の如く、保護回路をＩＣチップの四隅に
配置する構成とした場合には、う、チア。

プ現象に起因する温度上昇をより確実且つ迅速に捕捉す
ることが可能である。

また上記実施例の如く、保護動作を解除する温度より保
護動作を行う温度を低（設定した場合には、所謂ハンチ
ング現象を回避してより確実な保護動作を実現し得る。

〔発明の効果〕

以上に詳述したように本発明によれば、ランチアップ現
象の発生をＩＣチップ上に備えた温度感知素子により感
知して自動的に保護動作を行うので、ランチアップ現象
が発生しても集積回路を破壊するには至らず、集積回路
の信頼性及び耐久性を向上させ、またＩＣバフケージ外
部における保護部品、たとえば抵抗１　クランプダイオ
ード、コンデンサ等の省略を可能として電子装置の小型
・軽量化及びコストの低減が実現される。

【図面の簡単な説明】

第１図は本発明のＣＭＯ３集積回路のラッチアップ保護
回路を備えたＩＣチップの構成を示す模式図、第２図は
本発明のＣＭＯ５集積回路のラッチアップ保護回路の構
成を示す回路図、第３図はＩＣチップを内蔵したｒｃパ
ッケージを備えた電子装置の概略構成を示す模式図であ
る。 ■・・・ＩＣチップ　　６・・・入出力回路用電源線７
・・・内部回路用電源線　　９・・・増幅器　　１０・
・・ドライブトランジスタ　　１１・・・ラッチアップ
現象を発生する回路　　１９・・・ダイオードなお、各
図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）チップ上に形成され、外部電源と接続された電源
   線を有するＣＭＯＳ集積回路のラッチアップ保護回路に
   おいて、 温度感知素子と、該温度感知素子が所定温 度以上の温度を感知した場合に導通して前記電源線を接
   地電位に接続するスイッチング手段とを備えたことを特
   徴とするＣＭＯＳ集積回路のラッチアップ保護回路。