JPH0358252A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
- Publication number
- JPH0358252A JPH0358252A JP1195145A JP19514589A JPH0358252A JP H0358252 A JPH0358252 A JP H0358252A JP 1195145 A JP1195145 A JP 1195145A JP 19514589 A JP19514589 A JP 19514589A JP H0358252 A JPH0358252 A JP H0358252A
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- JP
- Japan
- Prior art keywords
- data
- priority
- cache memory
- bit
- memory
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 74
- 230000014759 maintenance of location Effects 0.000 claims description 40
- 230000000717 retained effect Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- BDEDPKFUFGCVCJ-UHFFFAOYSA-N 3,6-dihydroxy-8,8-dimethyl-1-oxo-3,4,7,9-tetrahydrocyclopenta[h]isochromene-5-carbaldehyde Chemical compound O=C1OC(O)CC(C(C=O)=C2O)=C1C1=C2CC(C)(C)C1 BDEDPKFUFGCVCJ-UHFFFAOYSA-N 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はキャッシュメモリの制御装置に関し、特にキャ
ッシュメモリ内のエントリ更新時のデー夕追出し順位の
制御方式に関するものである。
ッシュメモリ内のエントリ更新時のデー夕追出し順位の
制御方式に関するものである。
従来技術
従来のこの種のキャッシュメモリ制御方式では、一番最
近アクセスされたデータを、キャッシュメモリ内の同一
セット内のデータの中で常に追出し順位が一番最後とな
るような制御、すなわちＬＲＵ （Ｌｅａｓｔ Ｒｅｃ
ｅｎｔｌｙ Ｕｓｅｄ）方式が一般的となッテいる。
近アクセスされたデータを、キャッシュメモリ内の同一
セット内のデータの中で常に追出し順位が一番最後とな
るような制御、すなわちＬＲＵ （Ｌｅａｓｔ Ｒｅｃ
ｅｎｔｌｙ Ｕｓｅｄ）方式が一般的となッテいる。
上述した従来のキャッシュメモリ制御装置では、一番最
近アクセスしたデータの追出し順位を常に一番最後にな
るように制御しているため、将来アクセスされることが
予想され、キャッシュメモリ内に保持しておきたいデー
タがある場合、一度キャッシュメモリ内に当該データを
格納したとしても、その後格納したデータと同じセット
に割当てられるデータアクセスがキャッシュメモリの持
つウェイ数以上行われると、保持しておきたいデータが
キャッシュメモリ内より追出されてしまい、次のアクセ
スが実際生じた時に、キャッシュにミスヒットしてしま
うという欠点がある。
近アクセスしたデータの追出し順位を常に一番最後にな
るように制御しているため、将来アクセスされることが
予想され、キャッシュメモリ内に保持しておきたいデー
タがある場合、一度キャッシュメモリ内に当該データを
格納したとしても、その後格納したデータと同じセット
に割当てられるデータアクセスがキャッシュメモリの持
つウェイ数以上行われると、保持しておきたいデータが
キャッシュメモリ内より追出されてしまい、次のアクセ
スが実際生じた時に、キャッシュにミスヒットしてしま
うという欠点がある。
発明の目的
本発明の目的は、キャッシュメモリ内に優先的に保持し
ておきたいデータはＬＲＵ方式により追出されることが
ないようにして、キャッシュヒット率を向上させるよう
にしたキャッシュメモリ制御装置を堤供することである
。
ておきたいデータはＬＲＵ方式により追出されることが
ないようにして、キャッシュヒット率を向上させるよう
にしたキャッシュメモリ制御装置を堤供することである
。
発明の構成
木発明によれば、保持データの更新を所定アルゴリズム
により行うよう構成されたキヤ・ソシュメモリの制御装
置であって、キャッシュメモリ内にデータを優先して保
持しておきたいアドレス領域か否かを示す優先保持ビッ
トを予め格納した優先保持アドレステーブルと、キャッ
シュメモリ内の保持データのアクセスに応答して前記優
先保持アドレステーブル内の対応する優先保持ビットに
応じてこのアクセスデータの更新時の追出し順泣を決定
する制御手段とを含むことを特徴とするキャッシュメモ
リ制御装置が得られる。
により行うよう構成されたキヤ・ソシュメモリの制御装
置であって、キャッシュメモリ内にデータを優先して保
持しておきたいアドレス領域か否かを示す優先保持ビッ
トを予め格納した優先保持アドレステーブルと、キャッ
シュメモリ内の保持データのアクセスに応答して前記優
先保持アドレステーブル内の対応する優先保持ビットに
応じてこのアクセスデータの更新時の追出し順泣を決定
する制御手段とを含むことを特徴とするキャッシュメモ
リ制御装置が得られる。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の実施例によるキャッシュメモリ制御装
置のブロック構成図である。タグ部メモリ１・１はウエ
イ＃１用のタグメモリ、タグ部メモリ１・２はウエイ＃
２用のタグメモリ、タグ部メモリ１◆ｎはウエイ＃ｎ用
のタグメモリである。
置のブロック構成図である。タグ部メモリ１・１はウエ
イ＃１用のタグメモリ、タグ部メモリ１・２はウエイ＃
２用のタグメモリ、タグ部メモリ１◆ｎはウエイ＃ｎ用
のタグメモリである。
データ部メモリ３・１はウエイ＃１用のデータメモリ、
データ部メモリ３・２はウエイ＃２用のデータメモリ、
データ部メモリ３・ｎはウェイ＃ｎのデータメモリであ
る。
データ部メモリ３・２はウエイ＃２用のデータメモリ、
データ部メモリ３・ｎはウェイ＃ｎのデータメモリであ
る。
コンパレータ４●ｌ〜４・ｎは各ウェイのタグメモリと
アクセスアドレスのタグアドレスとを比較するコンバレ
ータである。キャッシュヒット１′リ定同路１０はキャ
ッシュメモリにヒットしたかどうかをコンパレータ４・
１〜４・ｎの粘果より’Ｉ’ｌ１断する回路である。
アクセスアドレスのタグアドレスとを比較するコンバレ
ータである。キャッシュヒット１′リ定同路１０はキャ
ッシュメモリにヒットしたかどうかをコンパレータ４・
１〜４・ｎの粘果より’Ｉ’ｌ１断する回路である。
優先保持アドレステーブル１１はデータをキャッシュメ
モリ内に優先して保有する必要があるかを表わす優先保
持ビットを予め格納したものであり、アクセスアドレス
により対応する優先保持ビットを読出すためのテーブル
である。
モリ内に優先して保有する必要があるかを表わす優先保
持ビットを予め格納したものであり、アクセスアドレス
により対応する優先保持ビットを読出すためのテーブル
である。
ノプレース順位メモリ１２はキャッシュメモリの各ウエ
イのデータの追出し順位を格納するメモリであり、優先
保持ビットメモリ１３は、優先保Ｈアドレステーブル１
１より読出されたキャッシュメモリの各ウェイのデータ
の優先保持ビットを格納しておくためのメモリである。
イのデータの追出し順位を格納するメモリであり、優先
保持ビットメモリ１３は、優先保Ｈアドレステーブル１
１より読出されたキャッシュメモリの各ウェイのデータ
の優先保持ビットを格納しておくためのメモリである。
リプレース順位制御回路１４はキャッシュメモリ内の各
ウエイの追出し順位を決定するための制呻同路である。
ウエイの追出し順位を決定するための制呻同路である。
優先保持ビットメモリデータ制御目路１５は優先保持ビ
ットメモリ１３に格納するデータを制御する回路である
。リプレース制御回路■６はキャッンユメモリ内のデー
タの入替えを制御する回路である。
ットメモリ１３に格納するデータを制御する回路である
。リプレース制御回路■６はキャッンユメモリ内のデー
タの入替えを制御する回路である。
まず、キャッシュメモリ内にてきるだけ長い間１ｉｔ！
ｉシておきたいデータが存在するアドレス領域の優先保
持ビットを有効とするように優先アドレステーブル１１
に優先保持ビットを予め洛納１，ておく。尚、この優先
保持アドレステーブル■１は、プログラマブルとし、ま
たプログラム実行中優先保ｔｊｉの必要がなくなった場
合には、優先保持ビットを無効化できるよういつでも変
更ができるものである。
ｉシておきたいデータが存在するアドレス領域の優先保
持ビットを有効とするように優先アドレステーブル１１
に優先保持ビットを予め洛納１，ておく。尚、この優先
保持アドレステーブル■１は、プログラマブルとし、ま
たプログラム実行中優先保ｔｊｉの必要がなくなった場
合には、優先保持ビットを無効化できるよういつでも変
更ができるものである。
キャッシュメモリがアクセスされた時には、アクセスア
ドレスによりタグ部メモリ１・１〜］ｎ、データ部メモ
リ３・１〜３・ｎ、リプレース順位メモリ１２，優先保
持ビットメモリ１３のすべてが同一のセットアドレスに
よってアクセスされる。
ドレスによりタグ部メモリ１・１〜］ｎ、データ部メモ
リ３・１〜３・ｎ、リプレース順位メモリ１２，優先保
持ビットメモリ１３のすべてが同一のセットアドレスに
よってアクセスされる。
まず、優先保持アドレステーブル１１より得られた優先
保持ビットが宜効であった場合について説明する。この
場合には、通常のＬ Ｒ Ｕ ｉｉｌｌ御と同社にキャ
ッシュヒットｉｌ１定回路１ ０によりアクセスアドレ
スがヒットしていると判定された場合、リプレース順位
制御回路１４は現在のアクセスデータを有するウエイの
追出し順泣を最後にしてリプレース順位メモリ１２に格
納する（第２図（ａ）参ｆｌｕ）。第２図（ａ）はウェ
イＣにヒットした場合である。
保持ビットが宜効であった場合について説明する。この
場合には、通常のＬ Ｒ Ｕ ｉｉｌｌ御と同社にキャ
ッシュヒットｉｌ１定回路１ ０によりアクセスアドレ
スがヒットしていると判定された場合、リプレース順位
制御回路１４は現在のアクセスデータを有するウエイの
追出し順泣を最後にしてリプレース順位メモリ１２に格
納する（第２図（ａ）参ｆｌｕ）。第２図（ａ）はウェ
イＣにヒットした場合である。
キャッシュヒットｉ′１１定回路１０によりアクセスア
ドレスがキャッシュにヒットしていない（ミスヒット）
と１’ｌ１定された場合には、リプレース制御回７８１
６はリプレース順位メモリ１２により入替え対象となっ
ているウェイのデータを入替え、リプレース順泣制御回
路１４は入替えられたウエイの追出し順位を最後にして
リプレース順位メモリに格納する（第２図（ｂ）参照）
。
ドレスがキャッシュにヒットしていない（ミスヒット）
と１’ｌ１定された場合には、リプレース制御回７８１
６はリプレース順位メモリ１２により入替え対象となっ
ているウェイのデータを入替え、リプレース順泣制御回
路１４は入替えられたウエイの追出し順位を最後にして
リプレース順位メモリに格納する（第２図（ｂ）参照）
。
この時、キャッシュヒットｔｌ＋定回路１０の結果にか
かわらず、優先保持ビットデータ制御回路１５はアクセ
スされたウエイの優先保持ビットを有効として、優先保
持ビットメモリ１３に格納する。
かわらず、優先保持ビットデータ制御回路１５はアクセ
スされたウエイの優先保持ビットを有効として、優先保
持ビットメモリ１３に格納する。
なぜならば、優先保持アドレステーブル１１からのχ・
１応優先保持ビットは有効を示しているからである。
１応優先保持ビットは有効を示しているからである。
次に、アクセスアドレスによって優先保持アドレステー
ブル１１により得られた優先保持ビットが優先保持を必
要としないことを表わす場合について述べる。この場合
、キャッシュヒット判定回路１０によりキャッシュヒッ
トと判定された哨には、ヒットしたウェイのデータの追
出し順位を、以前のそのウエイの優先保持ビットに関係
なく、同一セットの中の優先保持ビットが有効でないウ
ェイの中で一番最後に追出される位置にリブレス順位制
御同路１４か制御し、リプレース順泣メモリに格納する
。（第２図（ｃ），（ｄ）参照）。
ブル１１により得られた優先保持ビットが優先保持を必
要としないことを表わす場合について述べる。この場合
、キャッシュヒット判定回路１０によりキャッシュヒッ
トと判定された哨には、ヒットしたウェイのデータの追
出し順位を、以前のそのウエイの優先保持ビットに関係
なく、同一セットの中の優先保持ビットが有効でないウ
ェイの中で一番最後に追出される位置にリブレス順位制
御同路１４か制御し、リプレース順泣メモリに格納する
。（第２図（ｃ），（ｄ）参照）。
第２図（ｃ）はヒットしたウェイの優先保持ビットが以
前有効であった場合を示し、第２図（ｄ）はヒットした
ウエイの優先保持ビットか以前有効でなかった場合を示
す。
前有効であった場合を示し、第２図（ｄ）はヒットした
ウエイの優先保持ビットか以前有効でなかった場合を示
す。
キャッシュヒット判定回路１０によりキャッシュミスヒ
ットであるとｔｌ１定された場合には、リプレース制御
回路１６はリプレース順位メモリ１２が示す追出し対象
ウェイのデータを入替える。その１１，１、アクセスさ
れたデータの追出し順位は、優先保持ビットが有効でな
いウエイの中で一番最後に追出される位置にリプレース
順位制御同路１４が制副し、リプレース順位メモリ１２
に田拍する（第２図（ｅ）参照）。
ットであるとｔｌ１定された場合には、リプレース制御
回路１６はリプレース順位メモリ１２が示す追出し対象
ウェイのデータを入替える。その１１，１、アクセスさ
れたデータの追出し順位は、優先保持ビットが有効でな
いウエイの中で一番最後に追出される位置にリプレース
順位制御同路１４が制副し、リプレース順位メモリ１２
に田拍する（第２図（ｅ）参照）。
優先保持アドレステーブル１１のアクセス桔果の優先保
持ビットか有効でない場合には、キャッシュヒット判定
回路１０の結果にかかわらず、優先保持ビットメモリデ
ータ制御回路１５は、アクセスデータを保有するウエイ
の優先保持ビットを有効でないことを表わす様にして、
優先保持ビットメモリ１３へ格納する。
持ビットか有効でない場合には、キャッシュヒット判定
回路１０の結果にかかわらず、優先保持ビットメモリデ
ータ制御回路１５は、アクセスデータを保有するウエイ
の優先保持ビットを有効でないことを表わす様にして、
優先保持ビットメモリ１３へ格納する。
発明の効果
以上説明したように、本発明によれば、キャッシュメモ
リ内にアクセスアドレスによって優先保持の必要がある
かを表わす優先保持ビットを設け、長い時間キャッシュ
メモリ内に保持したいデータの優先保持ビットを有効と
することで、同一のセットに対するアクセスが何度行わ
れても優先保ｔｊｊビットが有効となっているデータは
キャッシュメモリより追出されないため、キャッシュメ
モリのヒット率を向上させることができるという効果が
ある。
リ内にアクセスアドレスによって優先保持の必要がある
かを表わす優先保持ビットを設け、長い時間キャッシュ
メモリ内に保持したいデータの優先保持ビットを有効と
することで、同一のセットに対するアクセスが何度行わ
れても優先保ｔｊｊビットが有効となっているデータは
キャッシュメモリより追出されないため、キャッシュメ
モリのヒット率を向上させることができるという効果が
ある。
第１図は本発明の実施例のシステムブロック図、主要部
分の符号の説明 １１・・・・・・優先保持アドレステーブル１２・・・
・・・リプレース順位メモリ１３・・・・・・優先保持
ビットメモリ１４・・・・・・リプレース順（立制御回
路１５・・・・・・優先保持ビッ１・メモリデータ制御
［１１路
分の符号の説明 １１・・・・・・優先保持アドレステーブル１２・・・
・・・リプレース順位メモリ１３・・・・・・優先保持
ビットメモリ１４・・・・・・リプレース順（立制御回
路１５・・・・・・優先保持ビッ１・メモリデータ制御
［１１路
Claims (1)
- （１）保持データの更新を所定アルゴリズムにより行う
よう構成されたキャッシュメモリの制御装置であって、
キャッシュメモリ内にデータを優先して保持しておきた
いアドレス領域か否かを示す優先保持ビットを予め格納
した優先保持アドレステーブルと、キャッシュメモリ内
の保持データのアクセスに応答して前記優先保持アドレ
ステーブル内の対応する優先保持ビットに応じてこのア
クセスデータの更新時の追出し順位を決定する制御手段
とを含むことを特徴とするキャッシュメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195145A JPH0358252A (ja) | 1989-07-27 | 1989-07-27 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195145A JPH0358252A (ja) | 1989-07-27 | 1989-07-27 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358252A true JPH0358252A (ja) | 1991-03-13 |
Family
ID=16336189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195145A Pending JPH0358252A (ja) | 1989-07-27 | 1989-07-27 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358252A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546559A (en) * | 1993-06-07 | 1996-08-13 | Hitachi, Ltd. | Cache reuse control system having reuse information field in each cache entry to indicate whether data in the particular entry has higher or lower probability of reuse |
| US5906000A (en) * | 1996-03-01 | 1999-05-18 | Kabushiki Kaisha Toshiba | Computer with a cache controller and cache memory with a priority table and priority levels |
| JP2002510085A (ja) * | 1998-03-31 | 2002-04-02 | インテル・コーポレーション | テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造 |
-
1989
- 1989-07-27 JP JP1195145A patent/JPH0358252A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546559A (en) * | 1993-06-07 | 1996-08-13 | Hitachi, Ltd. | Cache reuse control system having reuse information field in each cache entry to indicate whether data in the particular entry has higher or lower probability of reuse |
| US5906000A (en) * | 1996-03-01 | 1999-05-18 | Kabushiki Kaisha Toshiba | Computer with a cache controller and cache memory with a priority table and priority levels |
| JP2002510085A (ja) * | 1998-03-31 | 2002-04-02 | インテル・コーポレーション | テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造 |
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