JPH0352227B2 - - Google Patents
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- JPH0352227B2 JPH0352227B2 JP10294983A JP10294983A JPH0352227B2 JP H0352227 B2 JPH0352227 B2 JP H0352227B2 JP 10294983 A JP10294983 A JP 10294983A JP 10294983 A JP10294983 A JP 10294983A JP H0352227 B2 JPH0352227 B2 JP H0352227B2
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- gate
- carrier
- semiconductor
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- conduction region
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/88—Tunnel-effect diodes
Description
【発明の詳細な説明】
本発明の技術分野は高速度半導体スイツチ装置
であつて、その様な装置のスイツチング速度をバ
リステイツクに移動する電子速度（109mm／秒）
に近付けようとすると、拡散による少数キヤリヤ
移動を用いる装置における標準的なキヤリア移動
モードに於いては、キヤリヤ移動度が小さく、限
界がある。
であつて、その様な装置のスイツチング速度をバ
リステイツクに移動する電子速度（109mm／秒）
に近付けようとすると、拡散による少数キヤリヤ
移動を用いる装置における標準的なキヤリア移動
モードに於いては、キヤリヤ移動度が小さく、限
界がある。
少数キヤリヤ移動時間に関する制限を回避する
ための一つの解決法は多重障壁を通しての共鳴量
子力学的透過（transmission）のメカニズムを利
用する多数キヤリヤ流動に依存する装置を作る事
であつた。
ための一つの解決法は多重障壁を通しての共鳴量
子力学的透過（transmission）のメカニズムを利
用する多数キヤリヤ流動に依存する装置を作る事
であつた。
共鳴量子力学的透過はApplied Physics
Letters、24、12、June15、1974に於いて、特に
高速度タイプの装置を作るために用いうる物理的
メカニズムとして報告されている。また、この物
理的メカニズムを採用した１つのタイプの構造が
特開昭58−3277号公報に示されている。
Letters、24、12、June15、1974に於いて、特に
高速度タイプの装置を作るために用いうる物理的
メカニズムとして報告されている。また、この物
理的メカニズムを採用した１つのタイプの構造が
特開昭58−3277号公報に示されている。
［発明の概要］
導通のために共鳴透過の物理的メカニズムを用
いる三極タイプの半導体装置について構造的原理
を示す。導通は半導体結晶における高導電率の電
極間の平坦な表面領域において行なわれ、共鳴透
過の物理的メカニズムのための障壁及びポテンシ
ヤルの井戸は、絶縁層の厚さ寸法、小さいゲート
の幅及び間隔寸法、上を覆う重畳されたより大型
のゲートの寸法並びに２つのゲート領域間に印加
される電位の組合せによつて形成される。
いる三極タイプの半導体装置について構造的原理
を示す。導通は半導体結晶における高導電率の電
極間の平坦な表面領域において行なわれ、共鳴透
過の物理的メカニズムのための障壁及びポテンシ
ヤルの井戸は、絶縁層の厚さ寸法、小さいゲート
の幅及び間隔寸法、上を覆う重畳されたより大型
のゲートの寸法並びに２つのゲート領域間に印加
される電位の組合せによつて形成される。
本発明の構造体は、キヤリア導通がソース及び
ドレインと称せられる２つの高導電率電極領域間
の半導体領域表面のチヤネルに於いて行なわれる
電界効果トランジスタに類似する。
ドレインと称せられる２つの高導電率電極領域間
の半導体領域表面のチヤネルに於いて行なわれる
電界効果トランジスタに類似する。
本発明に従つて、ポテンシヤル井戸は、キヤリ
ヤ導通領域上の層内に小型のゲートを並びにソー
ス、ドレイン及び小型のゲート上に重なる層の上
に大型のゲートを設ける事によつてキヤリヤ導通
領域を貫通する少なくとも２つの反射障壁の間に
形成される。大型のゲートにバイアス電圧を印加
することによつて、障壁レベルを設定し、そのレ
ベル内において小型のゲートに印加した異なるバ
イアス電圧がポテンシヤル井戸を生じる様に働ら
く。本発明はFETタイプのトランジスタに類似
した構造体に共鳴トンネリングの原理を適用する
事によつて極めて高速度で動作する共鳴トンネリ
ング半導体装置を提供するものである。
ヤ導通領域上の層内に小型のゲートを並びにソー
ス、ドレイン及び小型のゲート上に重なる層の上
に大型のゲートを設ける事によつてキヤリヤ導通
領域を貫通する少なくとも２つの反射障壁の間に
形成される。大型のゲートにバイアス電圧を印加
することによつて、障壁レベルを設定し、そのレ
ベル内において小型のゲートに印加した異なるバ
イアス電圧がポテンシヤル井戸を生じる様に働ら
く。本発明はFETタイプのトランジスタに類似
した構造体に共鳴トンネリングの原理を適用する
事によつて極めて高速度で動作する共鳴トンネリ
ング半導体装置を提供するものである。
［実施例］
第１図において、例えばシリコンの半導体本体
１が示される。任意の導電型を用いうるが、第１
図に於いては領域１は例えばＰ型とする。高導電
率の外部接点領域２及び３はFETのソース及び
ドレインタイプの接点として働らく。接点２及び
３は、通常のFETのチヤネルに似た領域５にお
いて結晶１の表面４に沿つて伸びているＰ領域の
部分の各々の端部にある。半導体本体１の表面４
の上にはSiO2の様な絶縁材の領域６が設けられ
る。チヤネル５の上の中心合わせされた領域に、
小面積のゲート７を設ける。ゲート７はチヤネル
５から寸法D1だけ離されている。ソース２及び
ドレイン３上に重畳された第２のより大面積のゲ
ート８が絶縁材６の表面に設けられる。ゲート７
からの距離はＤ２である。ゲート７の寸法ａ及び
Ｄ１，Ｄ２の寸法は100ないし200Å程度である。
ここに、例えば、構造体が基板１としてGaAs
を、材料６としてGaAlAsを用い、チヤネル５が
ドープされたキヤリヤ伝導度領域である場合、シ
リコンの例の場合よりも平均自由行程はより長
く、質量はより軽く、従つてゲート７の寸法ａを
より大きくする事ができる。ドープされたキヤリ
ヤ伝導度領域（チヤネル）は、一方の半導体にお
けるドーピングによつて生じた電子がドーピング
原子との衝突によつて移動度が減じる事なく隣接
する半導体に於いてキヤリヤを与える様に、異な
る半導体との界面に隣接する領域である。本発明
において、電界がこのタイプの界面における伝導
度を変調させる。
１が示される。任意の導電型を用いうるが、第１
図に於いては領域１は例えばＰ型とする。高導電
率の外部接点領域２及び３はFETのソース及び
ドレインタイプの接点として働らく。接点２及び
３は、通常のFETのチヤネルに似た領域５にお
いて結晶１の表面４に沿つて伸びているＰ領域の
部分の各々の端部にある。半導体本体１の表面４
の上にはSiO2の様な絶縁材の領域６が設けられ
る。チヤネル５の上の中心合わせされた領域に、
小面積のゲート７を設ける。ゲート７はチヤネル
５から寸法D1だけ離されている。ソース２及び
ドレイン３上に重畳された第２のより大面積のゲ
ート８が絶縁材６の表面に設けられる。ゲート７
からの距離はＤ２である。ゲート７の寸法ａ及び
Ｄ１，Ｄ２の寸法は100ないし200Å程度である。
ここに、例えば、構造体が基板１としてGaAs
を、材料６としてGaAlAsを用い、チヤネル５が
ドープされたキヤリヤ伝導度領域である場合、シ
リコンの例の場合よりも平均自由行程はより長
く、質量はより軽く、従つてゲート７の寸法ａを
より大きくする事ができる。ドープされたキヤリ
ヤ伝導度領域（チヤネル）は、一方の半導体にお
けるドーピングによつて生じた電子がドーピング
原子との衝突によつて移動度が減じる事なく隣接
する半導体に於いてキヤリヤを与える様に、異な
る半導体との界面に隣接する領域である。本発明
において、電界がこのタイプの界面における伝導
度を変調させる。
第１図の構造体は半導体の技術分野に於いて公
知の種々の技術を用いて作ることができる。一つ
の技法によると、絶縁材に段状部を設け、該段状
部の側部に対してゲート７として働らく金属を付
着させ、続いて更に絶縁材の成長を行なう事によ
つて構造体を作ることができる。
知の種々の技術を用いて作ることができる。一つ
の技法によると、絶縁材に段状部を設け、該段状
部の側部に対してゲート７として働らく金属を付
着させ、続いて更に絶縁材の成長を行なう事によ
つて構造体を作ることができる。
本発明に於ける共鳴透過はゲート７の寸法が小
さい事と、ゲート７及びゲート８の電圧を独立し
て変動させ得る事とによつて達成される。性能に
ついては、バイアスの影響によるエネルギ・レベ
ル図を示す第２図及び第３図に関連して説明す
る。第２図及び第３図において、ECは伝導帯の
端部、EF1及びEF2はゲート８へのバイアスとゲー
ト７へのバイアスに依存するゲート７の下の領域
での伝導帯端部上のフエルミ・エネルギである。
電位は理想化して示されている。
さい事と、ゲート７及びゲート８の電圧を独立し
て変動させ得る事とによつて達成される。性能に
ついては、バイアスの影響によるエネルギ・レベ
ル図を示す第２図及び第３図に関連して説明す
る。第２図及び第３図において、ECは伝導帯の
端部、EF1及びEF2はゲート８へのバイアスとゲー
ト７へのバイアスに依存するゲート７の下の領域
での伝導帯端部上のフエルミ・エネルギである。
電位は理想化して示されている。
本発明を用いる構造帯に於いて、第１図の障壁
寸法ａの部分に沿う長さはキヤリヤの平均自由行
程より短かくなければならない。
寸法ａの部分に沿う長さはキヤリヤの平均自由行
程より短かくなければならない。
以下の説明は近似的に１次元の状態を用いて示
すが、２次元の構造体にもその原理が適用されう
る事は云うまでもない。
すが、２次元の構造体にもその原理が適用されう
る事は云うまでもない。
まず第２図の状態を考えると、ポテンシヤル井
戸を通過するゲート８の下方のフエルミ表面にお
ける電子に関する透過率は(1)式で表わされる。
戸を通過するゲート８の下方のフエルミ表面にお
ける電子に関する透過率は(1)式で表わされる。
Ｔ＝［１＋（EF2−EF1）2sin2αa／4EF2EF1］-1 (1)
ここでａは障壁の長さであつて、
α＝［2m（EF1）／〓2］1/2
ここでｍは表面に平行なキヤリヤ（電子）の有
効質量であり、〓はプランク定数／2πである。
効質量であり、〓はプランク定数／2πである。
第１式の条件の下で、EF1が70meVで、EF2が
4meV程度である場合、Ｔは最大値は１であり、
最小値は0.2程度である。一例としてａは200Åで
ある。
4meV程度である場合、Ｔは最大値は１であり、
最小値は0.2程度である。一例としてａは200Åで
ある。
これらの条件の下で、透過は変動を呈する。こ
れは、式(1)のsin2αaの項によつて最大値及び最小
値がαa＝πで与えられる周期でもつて現われる
からである。もしもEF1が3.8ミリエレクトロン・
ボルト（ｍeV）だけ変動するならば、上の例に
おいてsin2αaの項の影響によつて透過は最大値か
ら最小値を通つて最大値へ戻る周期的変動を示
す。ゲート７の下において寸法Ｄ１が200Å程度
であつて、ゲート７及びゲート８の間において寸
法Ｄ２が約200Åであるならば、変動を呈するに
は0.5ボルトのゲート７における変化が必要であ
り、Ｄ１が約100Åに減じられる場合は、わずか
0.25ボルトの変化が必要とされるに過ぎない。
れは、式(1)のsin2αaの項によつて最大値及び最小
値がαa＝πで与えられる周期でもつて現われる
からである。もしもEF1が3.8ミリエレクトロン・
ボルト（ｍeV）だけ変動するならば、上の例に
おいてsin2αaの項の影響によつて透過は最大値か
ら最小値を通つて最大値へ戻る周期的変動を示
す。ゲート７の下において寸法Ｄ１が200Å程度
であつて、ゲート７及びゲート８の間において寸
法Ｄ２が約200Åであるならば、変動を呈するに
は0.5ボルトのゲート７における変化が必要であ
り、Ｄ１が約100Åに減じられる場合は、わずか
0.25ボルトの変化が必要とされるに過ぎない。
第３図を参照すると、ゲート７及び８における
相対的電位はゲート７の下のEF1がEF2より小さく
なる様な電位である。Ｔは式(1)に従うが、EF1が
小さいと、Ｔも小となる。第１共鳴はαa＝π／
２において生じる。ａが200Åに等しい条件の下
では、EF1が1.17meVである。もしもEF2が
50meVであつたならば、Ｔは0.09に等しくなる。
相対的電位はゲート７の下のEF1がEF2より小さく
なる様な電位である。Ｔは式(1)に従うが、EF1が
小さいと、Ｔも小となる。第１共鳴はαa＝π／
２において生じる。ａが200Åに等しい条件の下
では、EF1が1.17meVである。もしもEF2が
50meVであつたならば、Ｔは0.09に等しくなる。
多数キヤリヤ・タイプの装置は、直列抵抗に特
に影響を受け易い。第２図の様なエネルギ状態の
利点は直列抵抗が小さい事である。
に影響を受け易い。第２図の様なエネルギ状態の
利点は直列抵抗が小さい事である。
このタイプの構造体の直列抵抗は式(2)によつて
支配される。
支配される。
１／RS＝enS2μＷ／Ｌ１／250Ω-1 (2)
条件の組合せの一例として幅（Ｗ）＝長さ（Ｌ）
が考えられる。上記式において、ｅの電子の電
荷、nS2は表面におけるキヤリヤ密度、μはキヤ
リヤの移動度である。
が考えられる。上記式において、ｅの電子の電
荷、nS2は表面におけるキヤリヤ密度、μはキヤ
リヤの移動度である。
単一の障壁についてのコンダクタンスは式(3)に
よつて示される。
よつて示される。
Ｇ＝e2／２（〓ｋ／ｍ）Ｔ／１−Ｔ１／dEF2／dnS2
(3) ここで、〓はブランク定数、 ｋは障壁に隣接する領域における波動ベクト
ル、 ｍはキヤリヤ（電子）の有効質量、 EF2は障壁に隣接する領域におけるフエルミ・
エネルギである。
(3) ここで、〓はブランク定数、 ｋは障壁に隣接する領域における波動ベクト
ル、 ｍはキヤリヤ（電子）の有効質量、 EF2は障壁に隣接する領域におけるフエルミ・
エネルギである。
第２図のエネルギ状態についてこれらの条件の
下において、Ｒは260Ωに等しくなるであろう。
即ち、障壁の抵抗は直列抵抗の程度の抵抗であつ
て、バイアス電圧の電界による有効な変調を達成
することができる。
下において、Ｒは260Ωに等しくなるであろう。
即ち、障壁の抵抗は直列抵抗の程度の抵抗であつ
て、バイアス電圧の電界による有効な変調を達成
することができる。
本発明の装置の利得は大きい。第２図のエネル
ギ状態に於いて、エネルギのシフトは約1meVで
ある。これは約1.6×1011キヤリヤ／cm2に相当す
る。およそ100Åの寸法Ｄ１において、約1/25の
相互コンダクタンス（Gm）について0.1ボルトよ
り低い電圧が必要とされる。この相互コンダクタ
ンスの値はチヤネルの幅対長さ比が１の例を考え
る場合極めて大きな値である。
ギ状態に於いて、エネルギのシフトは約1meVで
ある。これは約1.6×1011キヤリヤ／cm2に相当す
る。およそ100Åの寸法Ｄ１において、約1/25の
相互コンダクタンス（Gm）について0.1ボルトよ
り低い電圧が必要とされる。この相互コンダクタ
ンスの値はチヤネルの幅対長さ比が１の例を考え
る場合極めて大きな値である。
特別な干渉状態（measure）の存在しない第２
図のエネルギ状態にある装置はオン状態に維持さ
れるであろう。その様な構造体は上記のように大
きな相互コンダクタンスを有することから線型増
幅器として有用である。
図のエネルギ状態にある装置はオン状態に維持さ
れるであろう。その様な構造体は上記のように大
きな相互コンダクタンスを有することから線型増
幅器として有用である。
第３図のエネルギ状態に関しては、同等な大き
さの多数の共鳴が存在し、バイアス電圧がそれら
全てをカバーする範囲で揺動するように設定する
と、その構造体は周波数逓倍器として働らきう
る。すなわち、式(1)に示したように透過率Ｔはバ
イアス電圧に起因するフエルミ・エネルギEF1、
EF2により変動するが、このバイアス電圧の揺動
範囲に例えば３つの共鳴があれば、バイアス電圧
の揺動に対して３倍の周波数で電子の透過が得ら
れる。
さの多数の共鳴が存在し、バイアス電圧がそれら
全てをカバーする範囲で揺動するように設定する
と、その構造体は周波数逓倍器として働らきう
る。すなわち、式(1)に示したように透過率Ｔはバ
イアス電圧に起因するフエルミ・エネルギEF1、
EF2により変動するが、このバイアス電圧の揺動
範囲に例えば３つの共鳴があれば、バイアス電圧
の揺動に対して３倍の周波数で電子の透過が得ら
れる。
尚、構造上の変更が可能であり、例えば、式(2)
に関連して示した様に、抵抗は狭いゲートもしく
は井戸の数に乗ぜられねばならないので、装置の
利得が増加される様に、ゲート領域に配置された
格子状の段上部を設ける様な構造上の変更が可能
である。
に関連して示した様に、抵抗は狭いゲートもしく
は井戸の数に乗ぜられねばならないので、装置の
利得が増加される様に、ゲート領域に配置された
格子状の段上部を設ける様な構造上の変更が可能
である。
もしも装置の幅が幅対長さ比１をうる様に減じ
られる場合には、更に他の構造上の変更が行なわ
れる。これによつて直列抵抗は不変となるが、障
壁抵抗は増加する。
られる場合には、更に他の構造上の変更が行なわ
れる。これによつて直列抵抗は不変となるが、障
壁抵抗は増加する。
本発明の原理に従つて、多数の小型のゲートを
用いる事によつて、第４図及び第５図に示す様に
それらの間にポテンシヤル井戸が生じる。
用いる事によつて、第４図及び第５図に示す様に
それらの間にポテンシヤル井戸が生じる。
第４図を参照する。第１図の構造体におけるの
と同様の機能を有するものは同じ参照番号を用い
ている。但し、第１図のゲート７は２つの部分７
Ａ，７Ｂからなり、ゲート８はチヤネル５から離
れた位置まで覆つた状態を呈している。ゲート７
上のゲート８及びゲート７の間の寸法Ｄ２はゲー
ト８からチヤネル５までの距離と同じである。
と同様の機能を有するものは同じ参照番号を用い
ている。但し、第１図のゲート７は２つの部分７
Ａ，７Ｂからなり、ゲート８はチヤネル５から離
れた位置まで覆つた状態を呈している。ゲート７
上のゲート８及びゲート７の間の寸法Ｄ２はゲー
ト８からチヤネル５までの距離と同じである。
これらの条件の下で、ゲート８に印加されるバ
イアスが多重部分ゲート７Ａ及び７Ｂによつて変
化され、帯域レベルをゲートの各々の部分の下に
おいてフエルミ・レベルより上に配置し、第５図
の寸法的に相関して示されるエネルギ図に示され
る様にそれらの間の酸化物の下においてポテンシ
ヤル井戸を与える。
イアスが多重部分ゲート７Ａ及び７Ｂによつて変
化され、帯域レベルをゲートの各々の部分の下に
おいてフエルミ・レベルより上に配置し、第５図
の寸法的に相関して示されるエネルギ図に示され
る様にそれらの間の酸化物の下においてポテンシ
ヤル井戸を与える。
第４図の構造体は、100ないし1000Åのオーダ
ーの寸法の端部付着技法により付着された金属部
材をメサ部の形成時にマスクとして用い、次いで
メサ部の両側に部材７Ａ及び７Ｂを端部付着する
事によつて形成する事ができる。
ーの寸法の端部付着技法により付着された金属部
材をメサ部の形成時にマスクとして用い、次いで
メサ部の両側に部材７Ａ及び７Ｂを端部付着する
事によつて形成する事ができる。
第６図において、Alの様なRIE（反応性イオ
ン・エツチング）レジスト１２でもつてマスク
し、所望の深さまでマスクされない材料をRIEを
用いて除去することによつて層１１（例えば
SiO2）内に段状部１０を形成する。そのかわり
に、マスクされていない酸化物を全部除去し、第
６図の構造体を形成する様に再成長が行なわれて
もよい。
ン・エツチング）レジスト１２でもつてマスク
し、所望の深さまでマスクされない材料をRIEを
用いて除去することによつて層１１（例えば
SiO2）内に段状部１０を形成する。そのかわり
に、マスクされていない酸化物を全部除去し、第
６図の構造体を形成する様に再成長が行なわれて
もよい。
第７図を参照する。第６図のマスク１２を浸漬
エツチング除去したのち、矢印１３で示される様
に例えば70゜の角度をもたせてAl等の付着プロセ
スを行ない、余分の部分をエツチングで除去する
事によつて、RIEマスク１４が形成される。第７
図は余分の付着物をエツチングで除去した後の構
造体を示す。
エツチング除去したのち、矢印１３で示される様
に例えば70゜の角度をもたせてAl等の付着プロセ
スを行ない、余分の部分をエツチングで除去する
事によつて、RIEマスク１４が形成される。第７
図は余分の付着物をエツチングで除去した後の構
造体を示す。
第８図において、メサ部１５を形成するために
部材１４によつてマスクされていない層１０が
RIEを用いて除去される。同様に、代替法とし
て、全てのマスクされてない酸化物部分を除去
し、第６図の構造体を形成する様に再成長を行な
う事ができる。
部材１４によつてマスクされていない層１０が
RIEを用いて除去される。同様に、代替法とし
て、全てのマスクされてない酸化物部分を除去
し、第６図の構造体を形成する様に再成長を行な
う事ができる。
第９図において、部材１４をエツチングで除去
したのち、メサ部１５の各側部に端部付着技法を
用いる事によつてゲート７Ａ及び７Ｂを形成す
る。
したのち、メサ部１５の各側部に端部付着技法を
用いる事によつてゲート７Ａ及び７Ｂを形成す
る。
基板及びゲート７Ａ，７Ｂの両方の上に同じ寸
法Ｄ２の厚さに付加的な成長を行なう。その上に
ゲート８を付着させる。
法Ｄ２の厚さに付加的な成長を行なう。その上に
ゲート８を付着させる。
分離したゲート７Ａ及び７Ｂの距離は100Åな
いし1000Åの程度であつて、それらの厚さは150
Åないし100Å程度である。
いし1000Åの程度であつて、それらの厚さは150
Åないし100Å程度である。
ゲート８にバイアスが印加され、ゲート７Ａ及
び７Ｂがゲート８とは異なるバイアスを印加され
る様なバイアス条件の下において、そのエネルギ
体の図は第５図に示される様になる。第５図に関
して、分割されたゲート領域の下の伝導帯端部は
ゲート電圧条件によつて生じる任意のレベルを呈
しうる事に注目されたい。全ての障壁及び井戸の
幅はゲートの物理的寸法、プロセス及びＤ１，Ｄ
２の寸法によつて選択することができる。フエル
ミ・レベル・エネルギはゲート８に対するゲート
電圧によつて制御され、バリヤの高さは分割され
たゲート７Ａ，７Ｂのゲート電圧によつて制御さ
れる。
び７Ｂがゲート８とは異なるバイアスを印加され
る様なバイアス条件の下において、そのエネルギ
体の図は第５図に示される様になる。第５図に関
して、分割されたゲート領域の下の伝導帯端部は
ゲート電圧条件によつて生じる任意のレベルを呈
しうる事に注目されたい。全ての障壁及び井戸の
幅はゲートの物理的寸法、プロセス及びＤ１，Ｄ
２の寸法によつて選択することができる。フエル
ミ・レベル・エネルギはゲート８に対するゲート
電圧によつて制御され、バリヤの高さは分割され
たゲート７Ａ，７Ｂのゲート電圧によつて制御さ
れる。
この構造体において、装置を通しての電子の透
過は、第５図に於ける中央の量子的ないしポテン
シヤルの井戸において電子の波長が変化するにつ
れて共鳴を示す。分離したゲート７Ａ及び７Ｂと
重畳されたゲート８の両方に対する印加電圧が共
鳴状態を制御する。透過率、従つて装置の抵抗は
中央部の井戸領域において種々の定在波状態が相
合するにつれて振動する。第４図の構造体は高速
度の応答増幅器であるとともに周波数逓倍器とし
て特に有用である。
過は、第５図に於ける中央の量子的ないしポテン
シヤルの井戸において電子の波長が変化するにつ
れて共鳴を示す。分離したゲート７Ａ及び７Ｂと
重畳されたゲート８の両方に対する印加電圧が共
鳴状態を制御する。透過率、従つて装置の抵抗は
中央部の井戸領域において種々の定在波状態が相
合するにつれて振動する。第４図の構造体は高速
度の応答増幅器であるとともに周波数逓倍器とし
て特に有用である。
すなわち、ポテンシヤルの井戸は許されるエネ
ルギ状態を例えば第２図、第３図に示したように
複数有しており、これらエネルギ状態はそれぞれ
ポテンシヤルの井戸における電子の共鳴に影響を
与える。従つて、ゲート７Ａ，７Ｂ，８の印加電
圧でポテンシヤルの井戸のエネルギ状態を制御す
ることによつてこの共鳴を制御すれば、第２図、
第３図を参照して前述したような増幅器および周
波数逓倍器としての機能を奏する。また、本発明
の装置は、障壁のエネルギレベルがフエルミエネ
ルギレベルEFより高く設定され、これら障壁を
トンネリングすることにより電子の透過がなされ
るようにしてある。そして、トンネリングにより
電子の透過が生ずるためには、障壁の外側の電子
のエネルギ状態がポテンシヤルの井戸のエネルギ
状態と同じである必要があるので、ゲート７Ａ，
７Ｂ，８による印加電圧の制御でポテンシヤルの
井戸のエネルギ状態の制御をし、電子による障壁
の透過を図つている。
ルギ状態を例えば第２図、第３図に示したように
複数有しており、これらエネルギ状態はそれぞれ
ポテンシヤルの井戸における電子の共鳴に影響を
与える。従つて、ゲート７Ａ，７Ｂ，８の印加電
圧でポテンシヤルの井戸のエネルギ状態を制御す
ることによつてこの共鳴を制御すれば、第２図、
第３図を参照して前述したような増幅器および周
波数逓倍器としての機能を奏する。また、本発明
の装置は、障壁のエネルギレベルがフエルミエネ
ルギレベルEFより高く設定され、これら障壁を
トンネリングすることにより電子の透過がなされ
るようにしてある。そして、トンネリングにより
電子の透過が生ずるためには、障壁の外側の電子
のエネルギ状態がポテンシヤルの井戸のエネルギ
状態と同じである必要があるので、ゲート７Ａ，
７Ｂ，８による印加電圧の制御でポテンシヤルの
井戸のエネルギ状態の制御をし、電子による障壁
の透過を図つている。
上記のようにゲート７Ａ，７Ｂ，８の印加電圧
はポテンシヤルの井戸のエネルギ状態を制御する
ことによりポテンシヤルの井戸内の電子の共鳴状
態及び電子による障壁のトンネリングを制御する
ものであり、この印加電圧の制御によつて装置を
通しての電子の透過を高速度の応答増幅器や周波
数逓倍器の機能をもたせて行うことができる。
はポテンシヤルの井戸のエネルギ状態を制御する
ことによりポテンシヤルの井戸内の電子の共鳴状
態及び電子による障壁のトンネリングを制御する
ものであり、この印加電圧の制御によつて装置を
通しての電子の透過を高速度の応答増幅器や周波
数逓倍器の機能をもたせて行うことができる。
第１図は本発明の一実施例の図、第２図及び第
３図はエネルギ・レベルの図、第４図は他の実施
例の図、第５図は他のエネルギ・レベルの図、第
６図ないし第９図は第４図の構造体を形成するプ
ロセスを示す図である。 １……半導体本体、２……高導電率の接点領
域、３……高導電率の接点領域、４……半導体本
体１の表面、５……チヤネル、６……絶縁材、７
……小面積のゲート、８……大面積のゲート。
３図はエネルギ・レベルの図、第４図は他の実施
例の図、第５図は他のエネルギ・レベルの図、第
６図ないし第９図は第４図の構造体を形成するプ
ロセスを示す図である。 １……半導体本体、２……高導電率の接点領
域、３……高導電率の接点領域、４……半導体本
体１の表面、５……チヤネル、６……絶縁材、７
……小面積のゲート、８……大面積のゲート。
Claims (1)
- 【特許請求の範囲】 １ 下記構成を有する共振透過半導体装置。 (イ) 第１及び第２の高導電率電極領域の間にキヤ
リア導通領域を備えた面を有する半導体結晶。 (ロ) 上記面に接触するように設けられた絶縁層。 (ハ) 上記絶縁層に接触するように設けられた大型
の重畳ゲート。 (ニ) 上記面から第１の距離及び上記重畳ゲートか
ら第２の距離の位置にあつて上記重畳ゲートの
下方に設けられた上記半導体における平均自由
行程ていどの上記キヤリア導通領域に平行な部
分の寸法を有する小型の導通制御ゲート。 (ホ) 上記重畳ゲート及び上記半導体結晶の間に印
加されて、上記キヤリア導通領域において伝導
エネルギ帯及びフエルミ・エネルギ帯のレベル
を離れて配置する様に動作する第１のレベル設
定バイアスを与える手段。 (ヘ) 上記小型の導通制御ゲート及び上記半導体結
晶の間に印加されて、上記キヤリア導通領域に
於いて少くとも２つの反射障壁を分離させる少
くとも１つのポテンシヤル井戸を位置付ける様
に動作する第２のポテンシヤル井戸バイアスを
与える手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42964782A | 1982-09-30 | 1982-09-30 | |
| US429647 | 1982-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961967A JPS5961967A (ja) | 1984-04-09 |
| JPH0352227B2 true JPH0352227B2 (ja) | 1991-08-09 |
Family
ID=23704142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10294983A Granted JPS5961967A (ja) | 1982-09-30 | 1983-06-10 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0107039B1 (ja) |
| JP (1) | JPS5961967A (ja) |
| DE (1) | DE3382122D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3477624D1 (en) * | 1984-12-18 | 1989-05-11 | Ibm | Low temperature tunneling transistor |
| JP2722885B2 (ja) * | 1991-09-05 | 1998-03-09 | 三菱電機株式会社 | 電界効果トランジスタ |
| JP3613594B2 (ja) | 1993-08-19 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体素子およびこれを用いた半導体記憶装置 |
| WO2010150407A1 (ja) * | 2009-06-26 | 2010-12-29 | 株式会社 東芝 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4358340A (en) * | 1980-07-14 | 1982-11-09 | Texas Instruments Incorporated | Submicron patterning without using submicron lithographic technique |
| JPS57204172A (en) * | 1981-06-08 | 1982-12-14 | Ibm | Field effect transistor |
| EP0068064A1 (en) * | 1981-06-30 | 1983-01-05 | International Business Machines Corporation | Semiconductor circuit including a resonant quantum mechanical tunnelling triode device |
-
1983
- 1983-06-10 JP JP10294983A patent/JPS5961967A/ja active Granted
- 1983-09-20 DE DE8383109323T patent/DE3382122D1/de not_active Expired - Fee Related
- 1983-09-20 EP EP19830109323 patent/EP0107039B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3382122D1 (de) | 1991-02-21 |
| JPS5961967A (ja) | 1984-04-09 |
| EP0107039B1 (en) | 1991-01-16 |
| EP0107039A3 (en) | 1986-05-14 |
| EP0107039A2 (en) | 1984-05-02 |
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