JPH0349370A - 画情報間引処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、１ページの各ラインの画情報の内の一定数の
ラインを間引いて副走査方向に画像を縮小する画情報間
引処理装置に関する。

【従来の技術］ ファクシミリ装置では、受信した画像サイズに対して記
録紙サイズが少し小さいような場合、受信した画情報の
一部のラインを間引いて記録することにより、記録画像
を副走査方向に縮小することがよく行なわれている。

［発明が解決しようとする課題］ 従来は、このように画像を縮小する場合、単に一部ライ
ン数おきに１ラインづつ間引くようにしていたため、例
えば、第３図（ａ）に示すように、斜線画像を１ライン
間引いた場合、同図（ｂ）に示すように、直線の途中で
段差ができて記録画像が不自然になるという問題があっ
た。

本発明は、上記の問題を改善し、画情報の間引きによる
画像の不自然さを低減することができる画情報間引処理
装置を提供することを目的とする。

［課題を解決するための手段］ このために本発明は１画情報ｌラインごとに画像の空白
に相当する白画素数を計数し、１ページ内の各ラインの
白画素数を一定ライン数単位に識別し、その単位ごとに
、白画素数が最大である１ラインを判別してそのライン
の画情報を間引くようしたことを特徴とするものである
。

［作用］ 白画素数が最大のラインは、多くの場合１画像の空白部
分であるので、その場合には、縮小画像に段差が生じる
ことがなくなる。また、そのラインが空白部分でない場
合でも、画像部分が少ないので、縮小画像の段差部分も
少なくなる。これにより、縮小画像の不自然さが低減す
るようになる。

［実施例コ 以下、添付図面を参照しながら、本発明の実施例を詳細
に説明する。

第１図は、本発明の一実施例に係る画情報間引処理装置
のブロック構成図を示したものである。

この画情報の間引装置は、図示せぬファクシミリ装置に
配設され、その画像受信部で受信された画情報を間引き
処理して受信画像を記録するプロッタに出力するもので
ある。

図において、ページメモリ１は、受信画像１ペ一ジ分の
各ラインの画情報を一時格納するもので、白画素数計数
回路２は、画情報ｌラインごとに画像の空白部分に相当
する白画素数を計数するものである。バッファメモリ３
は、一定ライン数の画情報を一時格納するもので、Ｐ／
Ｓ　（パラレル／シリアル）変換回路４は、パラレル信
号で入力される画情報をシリアル信号に変換するもので
ある。

ＣＰＵ５は、ページメモリｌ　バッファメモリ３に対す
る画情報の書込／読出制御や白画素数計数回路２で計数
された白画素数に基づいた所定の判定処理などを行なう
ものである。

以上の構成で、いま１図示せぬファクシミリ装置が受信
動作を開始したとすると、この画情報間引処理装置に受
信された画情報が順次転送される。

この場合、第２図に示すように、ＣＰＵ５の制御により
ページメモ１月は、その画情報を１ペ一ジ分格納する（
処理１０１）、このとき、ＣＰＵ５は、その１ページの
画情報の全ライン数Ｉを判定する。

ところで、図示せぬプロッタには一部サイズの記録紙、
いわゆるカット紙が使用されており、ＣＰＵ５には、そ
の記録紙において記録可能なライン数が予め設定されて
いる。

本実施例では、受信画像の長さに対して記録紙の長さが
少し短いものとする。

この場合、ＣＰＵ５は、上記計数したライン数と記録可
能なライン数との差である間引きライン数ｎを算出する
（処理１０２）。

次いで、ページメモ１月から画情報を順次読み出す。白
画素数計数回路２は、読み出された画情報を１ラインづ
つ判別して、そのラインの白画素数を計数した後（処理
１０３）、その画情報をバッファメモリ３に転送する。

ＣＰＵ５は、計数された白画素数を読み取って記憶する
一方、バッファメモリ３にその画情報を格納する（処理
１０４）。

次いで、ＣＰＵ５は、画情報の全ライン数層と間引きラ
イン数ｎとによりｍ／ｎの値を算出して、バッファメモ
リ３に格納したライン数が、そのｍ／ｎになったかどう
か判別する（処理１０５）、その格納ライン数がｍ／ｎ
ラインになっていない場合には（処理１０５のＮ）、上
記動作を繰り返す（処理１０３へ）。

そして、バッファメモリ３にｍ／ｎライン分の画情報が
格納されると（処理１０５のＹ）、ＣＰＵ５は、そのバ
ッファメモリ３内の各ラインの画情報の内、白画素数が
最大であるラインを間引きラインとして判別する（処理
１０６）。

次いで、バッファメモリ３の続出制御を行なう。

すなわち、ＣＰＵ５は、バッファメモリ３に対してデー
タの読み出しアドレスを順次指定する。但し、この場合
、上記間引きラインの画情報に対応するアドレスは飛ば
して指定しないようにする。これにより、間引きライン
以外の画情報が順次読み出され、Ｐ／Ｓ変換回路４によ
りシリアル信号に変換されて、プロッタに出力される（
処理１０７）。

これにより、プロッタで、前記Ｉｌ／ｎライン分の受信
画像が１ライン間引きされて記録されるようになる。

次いで、ＣＰＵ５は、ページメモリ１の画情報の有無を
判別して（処理１０８）、画情報がある場合（処理１０
８のＹ）、バッファメモリ３をクリアした後（処理１０
９）、同様の処理を繰り返す（処理１０３へ）。

これにより、受信画画像が順次記録され、ページメモ１
月の画情報がなくなると（処理１０８のＮ）、以上の動
作を終了する。

このように１本実施例では、１ページの画情報は、鵬／
ｎラインごとに白画素数を計数して、白画素数が最大で
ある１ラインを間引くようしている。

白画素数が最大のラインは、多くの場合、画像の空白部
分であるので、その場合には、縮小画像に段差が生じる
ことがなくなる。また、そのラインが空白部分でない場
合でも、画像部分が少ないので、縮小画像の段差部分も
少なくなる。これにより、縮小画像の不自然さが低減す
るようになる。

なお、以上の実施例では、ファクシミリ装置を例に、と
って、画情報を間引いて画像記録する場合について説明
したが、ファクシミリ装置に限らず、例えば、画情報を
間引いて表示する場合においても、本発明は同様に適用
できることは当然である。

【発明の効果］ 以上のように、本発明によれば、画情報１ラインごとに
白画素数を計数して、その白画素数を一部うイン数単位
に識別して、各単位ごとに白画素数が最大である１ライ
ンの画情報をそれぞれ間引くようしたので、画像の空白
部分や画像部分が少ないラインが間引きされるため、縮
小画像に段差が生じるケースが少なくなって、縮小画像
の不自然さが低減するようになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る画情報間引処理装置の
ブロック構成図、第２図は画情報の間弓動作のフローチ
ャート、第３図（ａ）、（ｂ）は従来の縮小画像の説明
図である。 ｌ・・・ページメモリ、２・・・白画素数計数回路、３
・・・バッファメモリ、４・・・Ｐ／Ｓ　（パラレル／
シリアル）変換回路、５・・ｃｐｕ。 トロンへ（ （ａ） ３ 図 （ｂ）

Claims (1)

【特許請求の範囲】
1. １ページの画像を形成する各ラインの画情報の内の一定
   数のラインを間引くことにより副走査方向に画像を縮小
   する画情報間引処理装置において、画情報１ラインごと
   に画像の空白に相当する白画素数を計数する白画素計数
   手段と、１ページ内の各ラインの白画素数を一定ライン
   数単位に識別して各単位において白画素数が最大である
   １ラインを判別する判別手段と、各単位ごとに判別した
   １ラインの画情報をそれぞれ間引く間引手段とを備えて
   いることを特徴とする画情報間引処理装置。