JPH0349094A - Memory controller - Google Patents
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- JPH0349094A JPH0349094A JP1183660A JP18366089A JPH0349094A JP H0349094 A JPH0349094 A JP H0349094A JP 1183660 A JP1183660 A JP 1183660A JP 18366089 A JP18366089 A JP 18366089A JP H0349094 A JPH0349094 A JP H0349094A
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- 230000004044 response Effects 0.000 claims description 2
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- 230000006870 function Effects 0.000 description 1
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Abstract
Description
［発明の目的］
（産業上の利用分野）
この発明はメモリ制御装置に関し、特に、ダイナミック
ＲＡＭ （ＤＲＡＭ）のリフレッシュ動作およびアクセ
ス動作を実行制御するメモリ制御装置に関する。
（従来の技術）
従来のＤＲＡＭ制御装置の構成を第４図に示す。この装
置において、時間監視回路１は、リフレッシュスタート
信号ｇが所定期間“０゛であることを検出すると、リフ
レッシュ要求信号ｄを出力する。このリフレッシュ要求
信号ｄはゲート５に供給され、この時ビジー信号Ｃが＃
０２であれば、リフレッシュスタート信号ｇがゲート５
から出力される。このリフレッシュスタート信号ｇは、
時間監視回路ｌ、およびＤＲＡＭ制御回路７に供給され
る。ＤＲＡＭ制御回路７は、リフレッシュスタート信号
ｇを受取ると、ＤＲＡＭに対してリフレッシュシーケン
スの実行制御を開始すると共に、そのリフレッシュシー
ケンスが終了するまでの期間ビジー信号を１°に保持す
る。また、時間監視回路１は、リフレッシニスタート信
号ｇを受取ると、リフレッシュ要求信号ｄをリセットす
る。
一方、コマンドスタック２が外部からアクセスコマンド
ａを受取ると、スタックカウンタ３がカウントアツプさ
れると共に、コマンドスタック２からはスタックされて
いる最も古いコマンドｂが出力される。このコマンドｂ
は、コマンド実行制御回路４によってデコードされ、そ
のデコード結果がアクセス要求信号Ｃとしてゲート６に
供給される。この時、ビジー信号ｅおよびリフレッシュ
要求信号ｄが共に“Ｏｏであれば、アクセススタート信
号ｆがゲート６がら出力される。このアクセススタート
信号ｆは、スタックカウンタ８、コマンド実行制御回路
４、およびＤＲＡＭ制御回路７に供給される。アクセス
スタート信号ｆを受取ると、スタックカウンタ３はカウ
ントダウンされ、コマンドスタック２からは次のコマン
ドが出力され、また、コマンド実行制御回路４はアクセ
ス要求信号Ｃをリセットする。さらに、ＤＲＡＭ制御回
路７は、アクセスシーケンスの実行制御を開始すると共
に、そのアクセスシーケンスが終了するまでの期間ビジ
ー信号を“１°に保持する。
コノ様に、このＤＲＡＭ制御装置は、リフレッシュ要求
信号ｄとメモリアクセス要求信号Ｃが同要求信号ｄは、
前述のように時間監視回路１から一定時間毎に発生され
るため、リフレッシュ要求信号ｄとメモリアクセス要求
信号Ｃが同時に発生される確率は非常に高い。従って、
従来のＤＲＡＭ制御装置では、リフレッシュ動作の実行
のためにアクセス動作が待たされることが頻繁に発生し
、アクセスタイムが全体として遅くなる欠点があった。
（発明が解決しようとする課１ｉ）
従来では、リフレッシュ動作の実行のためにアクセス動
作が待たされることが頻繁に発生し、アクセスタイムが
全体として遅くなる欠点があった。
この発明はこの様な点に艦みなされたもので、リフレッ
シュ要求とアクセス要求が同時に発生する確率が低くな
るようし、高速アクセスを実行できるメモリ制御装置を
提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段）
この発明によるメモリ制御装置は、リフレッシュ開始信
号およびアクセス開始信号に応じてメモリ装置のリフレ
ッシュ動作およびアクセス動作をそれぞれ実行制御する
と共に、その実行制御している期間中はビジー信号を発
生するメモリ制御手段と、外部から供給されるアクセス
コマンドを格納するコマンド格納手段と、このコマンド
格納手段に前記アクセスコマンドが格納されているか否
かを検出し、格納されて無い時に第１のリフレッシ要求
信号を発生するコマンド検出手段と、前記コマンド格納
手段に格納されているアクセスコマンドの内容に応じて
アクセス要求信号を発生するアクセス要求信号発生手段
と、前記メモリ制御手段によるメモリ装置のリフレッシ
ュ動作制御を監視し、そのリフレッシュ動作制御が所定
期間以上継続して実行され無い時に、ｗ４２のリフレッ
シ要求信号を発生するリフレッシュ動作監視手段と、前
記ビジー信号の非発生期間において、前記第１または第
２のリフレッシ要求信号が発生された時、前記メモリ制
御手段にリフレッシュ動作を実行制御させるための前記
リフレッシュ開始信号を発生するリフレッシュ開始信号
発生手段と、前記前記ビジー信号および前記第２のリフ
レッシュ要求信号の非発生期間において、前記アクセス
要求信号が発生された時、前記メモリ制御手段にアクセ
ス動作を実行制御させるための前記アクセス開始信号を
発生するアクセス開始信号発生手段とを具備することを
特徴とする
（作用）
このメモリ制御装置においては、リフレッシュ動作監視
手段から第２のリフレッシ要求信号が発生されない場合
でも、前記コマンド格納手段にアクセスコマンドが格納
されて無い時には、コマンド検出手段によって第１のリ
フレッシ要求信号が発生される。このため、アクセス要
求が発生されない期間においては、第２のリフレッシ要
求信号と関係なく、リフレッシュ動作が随時実行される
。
したがって、所定期間以上継続してリフレッシュ動作が
実行されない場合が少なくなり、第２のリフレッシュ要
求信号が発生される回数が減少する。この様に、第１の
リフレッシュ要求信号はアクセス要求信号が発生されな
い期間にだけ発生され、しかも第２のリフレッシュ要求
信号の発生回数は減少されるので、リフレッシュ要求と
アクセス要求が同時に発生する確率は低くなる。よって
、リフレッシュ動作の実行のためにアクセス動作が待た
される場合が顛繁に発生するのを防止でき、高速アクセ
スを実現することが可能になる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図にこの発明の一実施例に係わるＤＲＡＭ制御装置
を示す。このＤ ＲＡ Ｍ ＠ＩＪ御装置は、時間監視
回路１、コマンドスタック２、コマンド実行制御回路４
．２人力ＡＮＤケート５．３人力ＡＮＤゲー）６ 、Ｄ
ＲＡＭ制御回路７、ＯＲゲートｌＯ、スタックカウンタ
１３を備えている。
時間監視回路１はリフレッシュスタート信号ｇを監視し
、リフレッシュスタート信号ｇが所定期間以上継続して
“０“レベルの峙つまり所定期間以上継続してリフレッ
シュ動作が実行されない場合に、“１″レベルの第２リ
フレツシユ要求信号ｄを発生する。このリフレッシュ要
求信号ｄは、２人力ＯＲゲート１０の一方の入力に供給
されると共に、反転されて３人力ＡＮＤゲートＢの第１
人力に供給される。コマンドスタック２は、外部の図示
しないＣＰＵから供給される書き込みまたは読み出しコ
マンドを格納するためのものであり、いわゆるＦＩＦＯ
バッファの構成になっている。
スタックカウンタＩ３は、コマンドスタック２に格納さ
れているコマンドの数をカウントすると共に、そのコマ
ンドスタック２にコマンドが格納されて無い時、つまり
カウント値が「０」の時に“１ルベルの第１リフレツシ
ユ要求信号りを発生する。この第１リフレツシユ要求信
号りは、２人力ＯＲゲート１０の他方の入力に供給され
る。コマンド実行制御回路４は、コマンドスタック２か
ら読み出されたコマンドｂをデコードし、そのデコード
結果をアクセス要求信号Ｃとして３人力ＡＮＤゲート６
の第２人力に供給する。この３人カＡＮＤゲート６の第
３人力にはＤＲＡＭ制御回路７からのビジー信号ｅが反
転されて供給され、その出力はアクセス開始信号ｆとし
てＤＲＡＭ制御回路７、コマンド実行制御回路４、およ
びスタックカウンタ】３に供給される。
“１゛レベルのアクセス開始信号ｆを受信した時、コマ
ンド実行制御回路４はアクセス要求信号Ｃをリセットす
なわち＃０ルベルに設定する。
また、スタックカウンタ】３は、′１“レベルのアクセ
ス開始信号ｆを受信した時、そのカウント値がカウント
ダウンされる。
ＡＮＤゲート５の一方の入力にはＯＲゲート１０からの
出力信号１が供給され、その他方の入力にはＤＲＡＭ制
御回路７からのビジー信号ｅが反転されて供給される。
ＡＮＤゲート５の出力は、す＆
フレッシュ開始信号手としてＤＲＡＭ制御回路７時間監
視回路Ｉにそれぞれ供給される。
Ｄ ＲＡ Ｍ ＄制御回路７は、リフレッシュ開始信号
ｇおよびアクセス開始信号ｆに応じてＤＲＡＭのリフレ
ッシュ動作およびアクセス動作をそれぞれ実行制御する
と共に、その実行制御している期間中は“１″レベルの
ビジー信号ｅを発生する。
次ぎに、第２図および第３図のタイミングチャートを参
照して、メモリ制御ｇ装置の動作を説明する。
コマンドスタック２にコマンドが格納されて無い時は、
スタックカウンタＩ３から“１°レベルの′Ｍ１リフレ
ッシュ要求信号りが発生され、これによって１１２レベ
ルの信号ｉがＡＮＤゲート５の入力に供給される。この
時、ビジー信号ｅが“０゛レベルであれば、１１２レベ
ルのリフレッシュ開始信号ｇがＡＮＤゲート５から出力
される。この結果、ＤＲＡＭのリフレッシュ動作がＤＲ
ＡＭ制御回路７によって実行制御され、そのリフレッシ
ュ動作が終了するまでビジー信号ｅは“ｌゝレベルに保
持される。
そして、リフレッシュ動作が終了してもまだコマンドス
タック２にコマンドが格納されて無い時は、同様にして
再びＤＲＡＭのリフレッシュ動作が実行される。
この様に、コマンドスタック２にコマンドが格納されて
無い時は、スタックカウンタ１３からの第１リフレツシ
ユ信号りによって、随時リフレッシュ動作が実行される
。
コマンドスタック２にコマンドが格納された時は、コマ
ンドスタック２からそのコマンドがコマンドｂとして読
み出されると共に、第１リフレツシユ要求信号りは“０
＃レベルになる。コマンドｂはコマンド実行制御回路４
によってデコードされた後、“ｌ”レベルのアクセス要
求信号ＣとしてＡＮＤゲート６に供給される。この場合
、コマンドｂが供給されてから“１°レベルのアクセス
要求信号Ｃが発生されるまでには、コマンド実行制御回
路４の内部処理に要する時間だけ費される。
尚、第２図はリフレッシュ動作が終了した時点でコマン
ドｂが供給された場合に対応するタイミングチャートで
あり、また第３図にはリフレッシェ動作の実行開始時点
でコマンドわが供給された場合に対応するタイミングチ
ャートである。
アクセス要求信号Ｃが“１°レベルになった時に、第２
リフレツシユ要求信号ｄおよびビジー信号ｅが共に゛０
°レベルであれば、“１２レベルのアクセス開始信号ｆ
がＡＮＤゲート６から発生される。この結果、ＤＲＡＭ
のアクセス動作がＤＲＡＭ制御回路７によって実行制御
され、そのアクセス動作が終了するまでビジー信号ｅは
１゜レベルに保持される。また、アクセス要求信号Ｃは
１１”レベルのアクセス開始信号ｆによって“０”レベ
ルに設定され、またスタックカウンタ１３のカウント値
はカウントダウンされる。
これによって、スタックカウンタ１３のカウント値が「
０」になると、“１ルベルの第１リフレツシユ要求信号
りが発生され、前述したリフレッシュ動作が再度実行さ
れる。
この様に、このＤＲＡＭ＄１１１１装置においては、時
間監視回路ｌから第２リフレツシ要求信号ｄが発生され
ない場合でも、コマンドスタック２にコマンドが格納さ
れて無い時にはスタックカウンタ１３によって第１リフ
レツシ要求信号りが発生される。このため、アクセス要
求信号Ｃが発生されない期間においては、第２リフレツ
シ要求信号ｄと関係なく、リフレッシュ動作が随時実行
される。
したがって、所定期間以上継続してリフレッシュ動作が
実行されない場合が少なくなり、第２リフレツシユ要求
信号ｄが発生される回数が減少する。この様に、第１リ
フレツシユ要求信号りはアクセス要求信号が発生されな
い期間にだけ発生され、しかもｊｆｉ２リフレッシュ要
求信号ｄの発生回数は減少されるので、リフレッシュ要
求とアクセス要求が同時に発生する確率は低くなる。よ
って、リフレッシュ動作の実行のためにアクセス動作が
待たされる場合が頻繁に発生するのを防止できる。[Object of the Invention] (Industrial Application Field) The present invention relates to a memory control device, and more particularly to a memory control device that executes and controls refresh operations and access operations of dynamic RAM (DRAM). (Prior Art) The configuration of a conventional DRAM control device is shown in FIG. In this device, when the time monitoring circuit 1 detects that the refresh start signal g is "0" for a predetermined period, it outputs a refresh request signal d.This refresh request signal d is supplied to the gate 5, and at this time Signal C is #
02, the refresh start signal g is at gate 5.
is output from. This refresh start signal g is
The signal is supplied to the time monitoring circuit 1 and the DRAM control circuit 7. When the DRAM control circuit 7 receives the refresh start signal g, it starts controlling the execution of a refresh sequence for the DRAM and holds the busy signal at 1° until the refresh sequence ends. Further, upon receiving the refresh start signal g, the time monitoring circuit 1 resets the refresh request signal d. On the other hand, when the command stack 2 receives an access command a from the outside, the stack counter 3 counts up and the oldest stacked command b is output from the command stack 2. This command b
is decoded by the command execution control circuit 4, and the decoded result is supplied to the gate 6 as an access request signal C. At this time, if both the busy signal e and the refresh request signal d are "Oo", the access start signal f is output from the gate 6. This access start signal f is transmitted to the stack counter 8, command execution control circuit 4, and It is supplied to the control circuit 7. Upon receiving the access start signal f, the stack counter 3 counts down, the next command is output from the command stack 2, and the command execution control circuit 4 resets the access request signal C. Further, the DRAM control circuit 7 starts controlling the execution of the access sequence, and holds the busy signal at "1°" until the access sequence ends. According to Kono, this DRAM control device has the same request signal d as the refresh request signal d and the memory access request signal C.
As described above, since the refresh request signal d and the memory access request signal C are generated at regular intervals, there is a very high probability that the refresh request signal d and the memory access request signal C will be generated at the same time. Therefore,
Conventional DRAM control devices have the disadvantage that access operations are frequently made to wait for execution of refresh operations, resulting in slow overall access time. (Issue 1i to be Solved by the Invention) Conventionally, there has been a drawback that the access operation is frequently made to wait for the execution of the refresh operation, and the overall access time is slow. The present invention has been made with these points in mind, and it is an object of the present invention to provide a memory control device that can reduce the probability that a refresh request and an access request will occur at the same time, and can perform high-speed access. [Structure of the Invention] (Means for Solving the Problems) A memory control device according to the present invention controls the execution of a refresh operation and an access operation of a memory device in response to a refresh start signal and an access start signal, and a memory control means that generates a busy signal during a period when the access command is in progress, a command storage means that stores an access command supplied from the outside, and detects whether or not the access command is stored in the command storage means; a command detecting means for generating a first refresh request signal when the command is not stored; an access request signal generating means for generating an access request signal according to the content of the access command stored in the command storage means; and the memory. Refresh operation monitoring means for monitoring the refresh operation control of the memory device by the control means and generating a w42 refresh request signal when the refresh operation control is not executed continuously for a predetermined period or more, and a period during which the busy signal is not generated. refresh start signal generating means for generating the refresh start signal for causing the memory control means to control the execution of a refresh operation when the first or second refresh request signal is generated; access start signal generating means for generating the access start signal for causing the memory control means to control execution of an access operation when the access request signal is generated during a period in which the second refresh request signal is not generated; (Function) In this memory control device, even if the second refresh request signal is not generated from the refresh operation monitoring means, when no access command is stored in the command storage means, the command is detected. A first refresh request signal is generated by the means. Therefore, during a period in which no access request is generated, the refresh operation is performed at any time regardless of the second refresh request signal. Therefore, there are fewer cases where the refresh operation is not performed for a predetermined period of time or more, and the number of times the second refresh request signal is generated is reduced. In this way, the first refresh request signal is generated only during periods when no access request signal is generated, and the number of times the second refresh request signal is generated is reduced, so the probability that a refresh request and an access request occur simultaneously is reduced. It gets lower. Therefore, it is possible to prevent frequent occurrences of access operations having to wait for execution of refresh operations, and it is possible to realize high-speed access. (Example) Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 shows a DRAM control device according to an embodiment of the present invention. This DRAM@IJ control device includes a time monitoring circuit 1, a command stack 2, and a command execution control circuit 4.
．． 2-person AND Kate 5. 3-person AND game) 6, D
It includes a RAM control circuit 7, an OR gate IO, and a stack counter 13. The time monitoring circuit 1 monitors the refresh start signal g, and when the refresh start signal g remains at the "0" level for a predetermined period or more, that is, when no refresh operation is performed for a predetermined period or more, the refresh start signal g reaches the "1" level. A second refresh request signal d is generated. This refresh request signal d is supplied to one input of the two-man powered OR gate 10, and is inverted to the first input of the three-man powered AND gate B.
supplied to human power. The command stack 2 is for storing write or read commands supplied from an external CPU (not shown), and is a so-called FIFO.
It is configured as a buffer. The stack counter I3 counts the number of commands stored in the command stack 2, and when no command is stored in the command stack 2, that is, when the count value is "0", the stack counter I3 counts the number of commands stored in the command stack 2. This first refresh request signal is supplied to the other input of the two-man OR gate 10. The command execution control circuit 4 decodes the command b read from the command stack 2. , the decoding result is used as the access request signal C and the three-man power AND gate 6
supply to the second manpower of A busy signal e from the DRAM control circuit 7 is inverted and supplied to the third input of the three-person AND gate 6, and its output is sent to the DRAM control circuit 7, the command execution control circuit 4, and the stack as an access start signal f. counter]3. When the command execution control circuit 4 receives the access start signal f at the "1" level, the command execution control circuit 4 resets the access request signal C, that is, sets it to #0 level. When f is received, the count value is counted down. The output signal 1 from the OR gate 10 is supplied to one input of the AND gate 5, and the inverted busy signal e from the DRAM control circuit 7 is supplied to the other input. The output of the AND gate 5 is supplied to the DRAM control circuit 7 and the time monitoring circuit I as a refresh start signal. The DRAM $ control circuit 7 controls the execution of the refresh operation and the access operation of the DRAM according to the refresh start signal g and the access start signal f, and maintains a "1" level busy state during the execution control period. Generates signal e. Next, the operation of the memory control device will be explained with reference to the timing charts of FIGS. 2 and 3. When no command is stored in command stack 2,
The stack counter I3 generates the 'M1 refresh request signal at the "1° level," thereby supplying the signal i at the 112th level to the input of the AND gate 5.At this time, even if the busy signal e is at the "0" level, For example, a refresh start signal g of 112 level is output from the AND gate 5. As a result, the DRAM refresh operation is
The execution is controlled by the AM control circuit 7, and the busy signal e is held at the "L" level until the refresh operation is completed.If the command is not yet stored in the command stack 2 even after the refresh operation is completed, The refresh operation of the DRAM is executed again in the same manner. In this way, when no command is stored in the command stack 2, the refresh operation is executed at any time by the first refresh signal from the stack counter 13. When a command is stored in the command stack 2, the command is read out from the command stack 2 as command b, and the first refresh request signal is set to “0”.
# Become the level. Command b is command execution control circuit 4
After being decoded by , it is supplied to the AND gate 6 as an "L" level access request signal C. In this case, the time required for the internal processing of the command execution control circuit 4 is spent from the time the command b is supplied until the 1° level access request signal C is generated. This is a timing chart corresponding to the case where command b is supplied at the time when the operation is completed, and FIG. 3 is a timing chart corresponding to the case where command 1 is supplied at the time when execution of the refresh operation is started. When the signal C reaches the 1° level, the second
Refresh request signal d and busy signal e are both “0”
° level, “12 level access start signal f
is generated from AND gate 6. As a result, DRAM
The execution of the access operation is controlled by the DRAM control circuit 7, and the busy signal e is held at the 1° level until the access operation is completed. Further, the access request signal C is set to the "0" level by the access start signal f at the "11" level, and the count value of the stack counter 13 is counted down.
0'', the first refresh request signal of 1 level is generated, and the above-mentioned refresh operation is executed again. In this way, in this DRAM $1111 device, the second refresh request signal is issued from the time monitoring circuit l. Even when the signal d is not generated, the first refresh request signal is generated by the stack counter 13 when no command is stored in the command stack 2. Therefore, during the period when the access request signal C is not generated, the second refresh request signal is not generated. The refresh operation is performed at any time regardless of the refresh request signal d. Therefore, the number of times the refresh operation is not performed for a predetermined period or longer is reduced, and the number of times the second refresh request signal d is generated is reduced. Similarly, the first refresh request signal is generated only during the period when no access request signal is generated, and the number of occurrences of the jfi2 refresh request signal d is reduced, so the probability that a refresh request and an access request occur at the same time is reduced. Therefore, it is possible to prevent the access operation from frequently having to wait for execution of the refresh operation.
以上のように、この発明によれば、リフレッシュ要求と
アクセス要求が同時に発生する確率を低くでき、高速ア
クセスを実行することが可能になる。As described above, according to the present invention, the probability that a refresh request and an access request occur simultaneously can be reduced, and high-speed access can be performed.
第１図はこの発明の一実施例に係わるメモリ制御装置を
示すブロック図、第２図および第３図はそれぞれ第１図
に示したメモリ制御装置の動作を説明するタイミングチ
ャート、第４図は従来のメモリ制御装置を示すブロック
図である。
１・・・時間監視回路、２・・・コマンドスタック、４
・・・コマンド実行制御回路、５６・・・ＡＮＤゲート
、７・・・ＤＲＡＭ制御回路、１０・・・ＯＲゲート、
１３・・・スタックカウンタ。FIG. 1 is a block diagram showing a memory control device according to an embodiment of the present invention, FIGS. 2 and 3 are timing charts explaining the operation of the memory control device shown in FIG. 1, and FIG. 4 is a block diagram showing a memory control device according to an embodiment of the present invention. FIG. 1 is a block diagram showing a conventional memory control device. 1... Time monitoring circuit, 2... Command stack, 4
...Command execution control circuit, 56...AND gate, 7...DRAM control circuit, 10...OR gate,
13...Stack counter.
Claims (1)
メモリ装置のリフレッシュ動作およびアクセス動作をそ
れぞれ実行制御すると共に、その実行制御している期間
中はビジー信号を発生するメモリ制御手段と、外部から
供給されるアクセスコマンドを格納するコマンド格納手
段と、このコマンド格納手段に前記アクセスコマンドが
格納されているか否かを検出し、格納されて無い時に第
１のリフレッシ要求信号を発生するコマンド検出手段と
、前記コマンド格納手段に格納されているアクセスコマ
ンドの内容に応じてアクセス要求信号を発生するアクセ
ス要求信号発生手段と、前記メモリ制御手段によるメモ
リ装置のリフレッシュ動作制御を監視し、そのリフレッ
シュ動作制御が所定期間以上継続して実行され無い時に
、第２のリフレッシ要求信号を発生するリフレッシュ動
作監視手段と、前記ビジー信号の非発生期間において、
前記第１または第２のリフレッシ要求信号が発生された
時、前記メモリ制御手段にリフレッシュ動作を実行制御
させるための前記リフレッシュ開始信号を発生するリフ
レッシュ開始信号発生手段と、前記ビジー信号および前
記第２のリフレッシュ要求信号の非発生期間において、
前記アクセス要求信号が発生された時、前記メモリ制御
手段にアクセス動作を実行制御させるための前記アクセ
ス開始信号を発生するアクセス開始信号発生手段とを具
備することを特徴とするメモリ制御装置。A memory control means for controlling the execution of a refresh operation and an access operation of a memory device in response to a refresh start signal and an access start signal, respectively, and generating a busy signal during a period in which the execution is controlled, and an access supplied from the outside. a command storage means for storing a command; a command detection means for detecting whether or not the access command is stored in the command storage means and generating a first refresh request signal when the access command is not stored; access request signal generating means for generating an access request signal according to the contents of an access command stored in the means; and monitoring refresh operation control of the memory device by the memory control means, and the refresh operation control continues for a predetermined period or more. refresh operation monitoring means for generating a second refresh request signal when the refresh request signal is not executed; and during a period in which the busy signal is not generated,
refresh start signal generating means for generating the refresh start signal for causing the memory control means to control execution of a refresh operation when the first or second refresh request signal is generated; During the period when no refresh request signal is generated,
A memory control device comprising: access start signal generation means for generating the access start signal for causing the memory control means to control execution of an access operation when the access request signal is generated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183660A JPH0349094A (en) | 1989-07-18 | 1989-07-18 | Memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183660A JPH0349094A (en) | 1989-07-18 | 1989-07-18 | Memory controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349094A true JPH0349094A (en) | 1991-03-01 |
Family
ID=16139699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183660A Pending JPH0349094A (en) | 1989-07-18 | 1989-07-18 | Memory controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349094A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011018435A (en) * | 2004-11-24 | 2011-01-27 | Qualcomm Inc | Method and system for minimizing impact of refresh operation on volatile memory performance |
| JP2020517024A (en) * | 2017-04-14 | 2020-06-11 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | Memory refresh technology and computer system |
-
1989
- 1989-07-18 JP JP1183660A patent/JPH0349094A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2020517024A (en) * | 2017-04-14 | 2020-06-11 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | Memory refresh technology and computer system |
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