JPH0348959A - メモリ素子及び周辺素子の選択装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ１発明の利用分野 本発明は、データ処理システムに係り、特に、メモリ及
び周辺装置を含む電子モジュールをプラグ接続できるブ
ロモ・ンサをベースにしたシステムに関する。

Ｂ、従来の技術 種々の必要性や要求に応じて、ビデオデイスプレー装置
、ディスクデータ記憶装置、プリンタ通信設備あるいは
テレコミュニケーション等の周辺モジュール（以下単に
アダプタ）を追加することにより、多目的のデータ処理
システムを構成することがしばしば必要となる。

多目的のシステム、ここではベースマシンと呼ぶ、に新
しい能力を追加するために、より一般的に言えば、ベー
スマシンの個人専用化を図るために、ベースマシンのボ
ードのスロットにプラグ差込可能なインターフェース・
アダプタの接続が必要となる。

しかし、各モジュールの追加ないしは取外し後に、ベー
スマシンに装備されているプロセッサが、ベースマシン
のボードに接続された各インターフェース・アダプタに
各々アドレスできることが必要である。

アドレス領域の確保すなわち、アロケーションの問題は
よく知られており、多くの解決手段もある。

欧州特許出願、ＥＰ−Ａ−２６５，５７５には、インタ
ーフェースカードのアドレス・アロケーションを許容す
る従来の幾つかのシステムに加えて、インターフェース
カードのアドレス・アロケーションを自動的に行なう構
成を備えた、データ処理システムが開示されている。こ
の開示されたシステムは、システムのボード上の位置に
かかわりなく、スロットに同様な、あるいは異なったカ
ードの接続を可能にしている。

第１に、欧州特許出願ＥＰ−Ａ−２６５，５７５のシス
テムは、２つの似たようなアダプタの同時アドレスが可
能であるにもかかわらず、各アダプタの動作は、それに
内蔵され、それと連携したカードに深く依存し、他のア
ダプタ内のカードからは独立したものである。

そのため、システムは、似ているが、発売時期が異なる
、すなわち、製造時期を異にするが故に、たえざる技術
の進歩に伴なう、異なるレベルの精密度を有する、異な
るカードの存在を考慮に入れていない、そのため、従来
のシステムは、所定のアダプタの動作は、最新のレベル
のいかんにかかわりなく、それにストアされているコー
ドによって制御される。

ある顧客が、数年前にある特定のタイプ、例えば電気通
信用アダプタをすでに接続していて、同様なタイプの２
金目インターフェースアダプタを追加したいと希望して
いると仮定してみよう。そして、後のインターフェース
アダプタは、ＲＯＭに、最新のコードとソフトウェアを
内蔵する、高レベルのコードのリリース（ｒｅｌｅａｓ
ｅ）によって特徴づけられていると仮定しよう。さて、
ベースマシンは、似たような機能を持つ２台のインター
フェース・アダプタによって個人専用化が図られるが、
各アダプタのリリース・レベルは異なっているため、ベ
ースマシンがより最新のインターフェース・アダプタを
検知し、かつそれに内蔵されているコードを選択し、そ
れによって双方に最新の技術の恩恵をもたらすことが強
く望まれる。同じ様な問題は、一方のアダプタに内蔵さ
れたＦＲＯＭが欠陥を有し、必然的にそのアダプタの故
障を引起すような時にも解決を必要とする。後者のケー
スでは、メモリ及び周辺のチップ選択装置が両アダプタ
の動作を制御する際に、正常なアダプタ内のＦＲＯＭに
他方の代行もさせることが望ましい。

さらに、同じタイプの２台の装置が、同じマシン及びそ
れに装備された、当然に同じアドレス範囲をとる、２台
の周辺装置にプラグ接続された場合を想定すると、双方
がベースマシンのプロセッサに割込を発生することがあ
りうる。そのため、プロセッサ及びメインプログラムは
、周辺装置で発生し、オーバーラツプするかも知れない
割込を制御する必要がある。実際に、特定のアダプタが
プロセッサに対して割込要求を発生した時、プロセンサ
は割込要求を出しているプロセッサと他とを区別しなけ
ればならない。この管理は、従来技術においては、メイ
ンプログラムやソフトウェアが、アダプタのあらゆる変
更の可能性に対応して設計されていることを必要として
いた。

そのため、あたかも唯一のアダプタがベースマシンに接
続されているかのようにメインプログラムを設計できる
、メモリや周辺チップの選択装置を提供することが強く
望まれる。

さらに、欧州特許出願、Ａ−２６５，５７５のシステム
は、所定のＣＣＩＴＴ（国際電信電話諮問委員会）プロ
トコルで特徴づけられたプラグ接続可能なアダプタを受
は入れるよう設計されたベースマシンを通信の分野で使
用する場合において、最初にそれに内蔵されているコー
ドで制御されるよう設計されているアダプタを、ベース
マシンに直接ロードされたバッチコードで動作させるこ
とはできない、実際に、通信の分野で、コードやコード
の一部を通信網を介してベースマシンに直接ロードでき
る場合がある。先行技術では、アダプタにロードされて
いるコードの代り、ベースマシンにストアされたコード
を何らかのアドレス割付配列によって動作させることは
できない。

Ｃ０発明が解決しようとする課題 本発明の目的の一つは、装置をベースマシンにプラグ接
続でき、しかも、同じタイプの２つの装置が接続された
とき、より高いリリース・レベルを持つアダプタにスト
アされたコードを検出し、より新しいコードで全アダプ
タを制御することのできる、メモリや周辺チップの選択
装置を提供することである。

本発明の他の目的は、通信網にＤＴＥ　（データ端末装
置）の接続を可能にし、かつ、通信網を介して直接送信
されたパッチルーチンによってベースマシン及びアダプ
タの双方のコードを更新することを可能にする、メモリ
及び周辺チップ選択装置を提供することである。

本発明の他の目的は、主制御プログラムがどこで割込み
が発生したか及びアダプタの数を考慮し管理する必要な
しに、アダプタ内の異なった周辺素子によって発せられ
た連続する異なる割込みを可能とするメモリ及び周辺チ
ップ選択制御装置を提供することにある。

００課題を解決するための手段 本発明の目的は、異なったメモリ及び周辺の要素のアド
レス指定がプロセッサによって可能なメモリ及び周辺チ
ップ選択手段よって達成される。

本発明の異なったメモリ及び周辺要素は、第１アダプタ
内に位置し、ベースマシンにプラグ接続可能な第１メモ
リ素子と第１の周辺要素及び、第２のアダプタ内に位置
し、ベースマシンにプラグ接続可能な第２のメモリ素子
と第２の周辺要素を備えている。プロセッサは、さらに
、ベースマシン内に位置する第３のメモリ素子及び第３
の周辺要素に特定のロケーションを指定する。この第１
及び第２メモリ素子は、所定のタイプ及びリリース・レ
ベルを持つコードを内蔵している。

本発明は、さらに、上記第１、第２のアダプタに内蔵さ
れているコードのタイプ及びリリース・レベルを読み取
る手段と、プロセッサがアダプタのいずれか一方に対し
て与えられたタイプのコードでアクセスするのを要求す
るとき、前記読み取り結果に応答し、第１と第２のアダ
プタの双方のコードが同じタイプであるとき、より高い
リリース・レベルのコードを持つ第１又は第２のメモリ
手段を選択する手段とを備えている。

８１作用 ベースマシンに２台のアダプタが接続された場合、プロ
セッサによって、両アダプタ内のメモリ素子のデータが
読み出され、アダプタのタイプ及びコードのリリース・
レベルの比較がなされる。

その結果、タイプが同じ時は、より高いレベルのコード
を有する側のメモリ素子のみがアクセス可能となり、高
いレベルのコードで両アダプタが制御される。

Ｆ、実施例 本発明を通信分野・特にｌ５ＤＮネツトワークの端末ア
ダプタに適用した実施例を説明する。ベースマシンは、
プラグ接続できるアダプタを受は入れるよう設計され、
各アダプタは通信網にデータ端末袋′Ｉｔ、（ＤＴＥ）
の一つとして接続される通信装置である０通信網は２．
速に拡張されており、ＣＣＩＴＴ推薦のＶ２４、ＶＳ２
）、Ｘ２１のような異なったデータ通信規約を備えた多
数の装置間で接続し、通信することが可能となってきた
。

これらの設備に、多数の違った要求やデータ通信規約を
満足することが期待されているにもかかわらず、通信機
器の供給者は、製造コストを削減するために大容量の設
備を供給する傾向がある。

例えば、ｌ５ＤＮの概念に関し、電話網のディジタル化
の進展に伴ない、顧客は大きな公共通信サービスにアク
セスすることができるようになるであろう。通信装置供
給者は、ＣＣＩＴＴで定義されたＶ２４、ＶＳ２・・・
・・・のような違ったデータ通信規約を備えた数多くの
電気通信用ＤＴＥを接続するｌ５ＤＮネツトワークを可
能にするよう設計された、一般に、ｌ５ＤＮの分野で端
末アダプタ（ＴＡ）として知られる、広い市場を持つ製
品を持つべきである。これらのＴＡは、ベースマシンに
接続されたとき、ｌ５ＤＮネツトワークに対する特別な
りＴＥの接続ができる特別のデータ通信規約の電子的コ
ンポーネントを備えたモジュール方式要素ないしは機械
的なパッケージ、ここではアダプタと呼ぶ、を必然的に
伴なうであろう。

そのような製品は公衆に使用されるので、システムは、
ボード上の物理的な位置にかかわりなくあるいはベース
マシンの異なったスロットでもべ−スカートへアダプタ
を接続できることが要求される。そして、２つのアダプ
タが同じタイプ、例えばＶ２４のアダプタであるがリリ
ース・レベルが違ったコードを持つというあり得る状態
における管理を提供する必要もある。

顧客がすでに、ベースマシンに、第１のＶ２４と第１の
Ｖ３５のアダプタとを接続しており、この第１のＶ２４
のアダプタを第１のＶ３５アダプタに比べてより多いあ
るいは新しい機能を持つ第２のＶ３５アダプタと交換し
たいと考えていると仮定してみよう。これらの新しい機
能は、最新のアダプタに内蔵されているＲＯＭ素子のコ
ードの更新からもたらされるであうろ。さて、各々リリ
ースに関し違ったレベルのコードを持つ２個の■３５ア
ダプタにより個人専用化されたベースマシン、すなわち
端末アダプタは、より新しいＶ３５アダプタを検出でき
、両Ｖ３５のアダプタの動作を制御するためにその中に
含まれている対応のコードを選択し、それによって両者
に最新の技術の恩恵をもたらすことができることが強く
望まれる。

第１図は、通信装置、特にｌ５ＤＮネツトワークの端末
アダプタの例を示している。ベース４は特殊な機能を有
するパッケージないしは第１のアダプタ１、第２のアダ
プタ２及び第３のアダプタ３を受は入れるよう設計され
ている。各アダプタＬｔＣＣＩＴＴ推奨（７）Ｖ２４、
Ｖ３５、Ｘ２１・・・・・・のような、データ通信規約
の所定のタイプをサポートするものである。

以上述べたように、本発明は、各アダプタが予め割当て
られることなしに、空いているスロットのいずれか一つ
に差込まれることを可能にする。

２台の同じようなアダプタ、例えばＶ３５タイプのもの
がベースマシンに接続されたとき、本発明の装置によれ
ば、両アダプタが同じリリース・レベルを有しているか
否か、すなわち、アダプタ内のＲＯＭに同じレベルのコ
ードがあるかを検知する。もしあるならば、各アダプタ
は、それらに内蔵されているコードによって動作する。

本発明の装置は、もし、２台のアダプタが異ったリリー
ス・レベルを有しているならば、高いレベルのコードを
検出し、両アダプタの制御に使用する。

本発明のシステムは、もし一方のアダプタに含まれてい
るコードが通信網を介してベースマシンに直接ロードれ
たパッチコードと競合する場合には、ベースマシンがそ
のアダプタにアドレス指定しようとする際はいつも後者
のパンチコードを選ｊ尺する。

第３図〜第６図は、各々本発明の好適な実施例の全体構
成を説明するための部分図である。全体図に対する各図
の配置関係を第２図に示す。すでに述べたとおり、第３
図〜第６図の中の、特に第４図において、ベース４は８
０１８６　　ｒＮ置シリーズのようなプロセッサ４１０
を備え、このプロセッサによって生成されたり−ド４１
５上のチップ選択信号ｐｃｓｏによって選択が実行され
る多重アドレス、データバス４１４を介して、プロセッ
サが制御ロジック４２０と通信する。バス４１４は、多
重のメモリないしは、Ｉ１０アドレス及びデータバスを
構成するアドレス／データ、バス信号を伝える。バス４
はさらに、メモリ記憶素子特にＲＡＭ素子４３０、不揮
発性ＲＡＭ素子４４０及びＰＲＯＭ素子４５０を備えて
おり、各素子は、制御ロジック４２０内のマルチブレク
シング／デマルチブレクシング素子４２４に接続された
バス４１４及び４２１を経て伝送されるチップ選択信号
ｐｃｓｏによってアドレス指定される。

バス４２１は、第１アドレスバス４２２と第２データバ
ス４２３を含み、第１、第２のバスは各々アドレス値と
データ値を伝送する。アドレス値とデータ値はマルチプ
レクシング／デマルチブレクシング素子４２４により実
行される。デマルチブレクシング処理の後に供給される
。

読み出し／書き込み及び他の制御信号がプロセッサ４１
０によってリード４１３上に供給される。

ベース４は、アドレス・データバス４２１及びリード／
ライト、制御リード４１３を介して第１のアダプタ１、
第２のアダプタ２とも通信する。第５図（第６図対応）
に関し、アダプタｌ　（第６図、アダプタ２）は、−台
のアダプタをそれと関連するＤＴＥと通信できるように
するために、バス１８２及び１８３（第６図、バス２８
２及び２８３）を介して転送された異った制御信号をイ
ンターフェースする、データ端末装置ＤＴＥインターフ
ェース制御ロジック１８１（対応ＤＴＥインターフェー
ス制御ロジック２８１）を含んでいる。

ＣＣＩＴＴ　　Ｖ２４（７）要求に関してＤＴＥのイン
ターフェース、制御ロジック１８１．２８１は特に、「
データ端末レディＪ　　（ＤＴＰ）、［送信レディＪ　
　（ＲＴＳ）、「送信レディＪ　　（ＲＦＳ）、「呼出
し支持Ｊ　　（ＣＩ）、クロック及びデータ信号・・・
・・・のような信号を管理する。

再び第４図に戻って、制御ロジック４２０は、２個のＭ
ＣＳレジスタ１０３及び１０６からなる第１のセットも
含んでいる。２個のＭＣＳレジスタは、データバス４２
３へ接続され、かつ３人力ＡＮＤゲート１０２及び１０
５の出力で各々制御される。ＡＮＤゲー）１０２は、入
力がアドレスバス４２２に接続されたデコード回路１０
１の出力に接続された第１の入力を有する。更に、ＡＮ
Ｄゲート１０２は、制御バス４１３の書き込み制御リー
ドに接続された第２の入力及び、プロセッサ４１０によ
って制御されるＰＣＳＯリード４１５に接続された第３
の入力を有する。同様に、ＡＮＤゲート１０５は、入力
がアドレスバス４２２に接続されたデコード回路１０４
の出力に接続された第１の入力を持っている。ＡＮＤゲ
ート１０５、制御バス４１３の書き込み制御リードに接
続された第２の入力及び、プロセッサ４１０で制御され
るＰＣ３Ｏリード４１５に接続された第３の入力を有し
ている。

ＭＣＳレジスタ１０３．１０６の出力は共に８ビツトで
あり、比較器１０７の入力に接続されている。比較器１
０７は、アドレスバス４２２の８−Ｍ５Ｂ（データ最上
位ビット）に接続された第３の入力を有している。比較
器１０７の出力１１０は、スロット１に接続されたアダ
プタ（以下アダプタｌ）に装備された記憶素子チップ選
択を制御するＭＣ３１を制御信号を伝える。

第３図において、制御ロジック４２０はまた、２個のＰ
ＣＳレジスタ１１３．１１６からなる第Ｉのセットを備
えている。この２個のＰＣＳレジスタは、データバス４
２３へ接続され、各々３人力ＡＮＤゲート１１２．１１
５の出力で制御される。ＡＮＤゲート１１２は、デコー
ド回路１１１の出力へ接続された第１の入力を有し、そ
の入力は、アドレスバス４２２に接続されている。ＡＮ
Ｄゲート１１２は、制御バス４１３の書き込み制御リー
ドへ接続された第２の入力及び、プロセッサ４１０で制
御され、ＰＣ３Ｏリード４１５に接続された第３の人力
とを有する。同様に、ＡＮＤゲート１１５は入力がアド
レスバス４２２に接続されたデコード回路１１４の出力
に接続された第１の入力を有する。また、ＡＮＤゲート
１１５は、制御バス４１３の書き込み制御リードへ接続
された第２の人力及びプロセッサ４１０で制御されるＰ
　ＣＳ　ＯＩ７−ド４１５に接続された第３の入力を有
する。

ＰＣＳレジスタ１１３．１１６の出力は共に、８ビツト
バスであり、比較器１１７の入力に接続されている。比
較器１１７は、アドレスバス４２２の８−Ｍ５Ｂに接続
された第３の入力を有する。

制御ロジック４２０は、さらに、その入力がデータバス
４２３のリードの１つに接続され、３人力・ＡＮＤゲー
ト１２２で制御されるラッチ１２３を有する。ＡＮＤゲ
ート１２２は、入力がアドレスバス４２２で接続された
デコード回路１２１の出力に接続された第１の入力を有
する。ＡＮＤゲートエ２２は、さらに、制御バス４１３
の書き込み制御リードに接続された第２の入力及び、プ
ロセッサ４１０で制御されるｐｃｓｏリード４１５に接
続された第３の入力を有する。

比較器１１７とラッチ１２３の再出力は、ＡＮＤゲート
１３０に接続され、リード１４０に、１１０回路、特に
、アダプタｌが有するＤＴＥインターフェース制御ロジ
ック１８１を制御できるようにする周辺チップ選択信号
ＰＣ３Ｉを供給する。

同様に、制御ロジック４２０は、アダプタ２のメモリと
１１０回路の選択を制御するために、メモリ及び周辺チ
ップ選択用ＭＣ３２）、ＰＣ３２信号を発生できるよう
に、次のような素子を含んでいる、特に、制御ロジック
４２０は、２個のＭＣＳレジスタ２０３．２０６から成
る第２のセットを持っている。２個のＭＣＳレジスタは
、データバス４２３に接続され、各々３人力ＡＮＤゲー
ト２０２及び２０５の出力で制御される。ＡＮＤゲ−１
２０２は、アドレスバス４２２に接続されたデコード回
路２０１の出力に接続された第１の入力を有する。ＡＮ
Ｄゲート２０２は、制御バス４１３の書き込み制御リー
ドに接続された第２の入力とプロセッサ４１０で制御さ
れるＰＣ３Ｏリード４１５に接続された第３の入力を有
する。同様に、ＡＮＤゲート２０５は、入力がアドレス
バス４２２に接続されているデコード回路２０４の出力
に接続された第１の入力を有する。また、ＡＮＤゲート
２０５は制御バス４１３の書き込み制御リードに接続さ
れた第２の入力とプロセッサ４１０で制御されるＰＣ３
Ｏリード４１５に接続された第３の入力を有する。

Ｍ　ＣＳレジスタ２０３．２０６の出力は、共に８ビツ
トのバスであるが、比較器２０７の入力に接続されてい
る。比較器２０７は、アドレスバスのＬＳＢ　（データ
最下位ビット）に接続された第３の人力を有している。

比較器２０７の出力２１Ｏは、アダプタ内の記憶素子の
チップ選択を制御するＭＣ５２制御信号を送り出す。

最後に、制御ロジック４２０は、その入力がデータバス
４２３の一つのリードに接続された３人力ＡＮＤゲート
２２２で制御されるラッチ２２３を有する。ＡＮＤゲー
ト２２２は、その入力がアドレスバス４２２に接続され
たデコード回路２２１の出力に接続された第１の入力を
有する。ＡＮＤゲート２２２は、さらに、制御バス４１
３の書き込み制御リードに接続された第２の入力と、プ
ロセッサ４１０で制御されるｐｃｓｏリード４１５に接
続された第３の入力を有する。

比較器１１７とラッチ２２３の前出力は、ＡＮＤゲート
２３０に接続され、リード２４０に、アダプタ２のＩ１
０回路及び特に第５図のＤＴＥインターフェース制御ロ
ジック２８１の制御を可能にする周辺チップ選択信号Ｐ
Ｃ３２を出力する。

次に、第６図（対応第５図）において、アダプタ１は更
に、アドレス・データバス４２１及びリード／ライト制
御リード４１１によってアドレスが指定されるＦＲＯＭ
素子１５０（第５図の２５０）を具えている。以下に述
べるように、制御ロジック４２０は、アダプタ１のメモ
リ及びＩ１０素子、特に、リード１１０及び１４０に各
々ＭＣ３ｒ及びＰＣ３Ｉのメモリ、周辺チップ選択信号
を供給するチップ選択を行なう。

同様に、制御ロジック４２０は、アダプタ２のリード２
１０，２４０にメモリ及び周辺チップ選択信号ＭＣ３２
）、ＰＣ３２を出力する。

アダプタ１のＤＴＥインターフェース１８１及びアダプ
タ２のＤＴＥインターフェース２８１は各々リード４１
１．４１２を介してプロセッサ４１０に割込信号１．Ｔ
、、１．Ｔ、を送る。

第８図、第９図及び第１Ｏ図は、異なるチップ選択信号
を制＜１１してアダプタ及びベースカードの両者のメモ
リと周辺チップの選択を実行するためにベース及びアダ
プタ内の種々の素子が行なう動作を詳細に示すフローチ
ャートである。

第８図及び第９図において、本発明の実施例は、初期化
段階から動作を開始する。この初期化の段階は、第８図
にステップ５１０として示した、ハードウェアのリセッ
ト、例えばパワーのリセットの後でもよい。初期化の段
階は、また、通信網が端末アダプタに、ここではバッチ
と呼ぶデータのシーケンスを送信する、個別化のステッ
プ（５２０）の後でもよい、このバッチは、２種の特殊
な情報を含んでいてもよい、情報の第１の形式は、顧客
の環境に関するデータ、特に対応のベースマシンに接続
されているアダプタのタイプを示すデータを備えている
。情報の第２の形式は、すでにマシン特にその中のＦＲ
ＯＭ素子内に存在し、かつ定められた時期に古すぎると
考えられるデータに代えるために、マシンにロードされ
るであろう一連のデータを備えている。もし、ハードウ
ェアがリセットされ、あるいは個別化のバッチが発生し
たら、全体のシステムは再初期化の段階（５３０）及び
ベース４内の不揮発性ＲＡＭ素子４４０に対するローデ
ィングの開始が必要な、初期プログラムローディング（
ＩＰＬ）を開始する。

不揮発性ＲＡＭ素子４４０の構造は、特に第７図に示さ
れている。不揮発性ＲＡＭ素子４４０は４つの主フィー
ルドを持つ。第１のフィールドは、呼び出し命令のシー
ケンスを含んでいる。呼び出し命令は、システムの動作
にかかわる特別なルーチンと関係を有する。より詳細に
は、この第１のフィールドは、マシンに存在するルーチ
ンの大半に関係する呼び出し命令を含んでいる。しかし
、リード４１１や４１２あるいはもつと一般的な割込み
バスがあればそれに存在する割込み信号の処理に対する
ルーチンが、以下に述べるように不揮発性ＲＡＭ素子４
４０の第４のフィールドに位置するデータと関係を存す
る。

もし、不揮発性ＲＡＭ素子４４０の第３のフィールドに
存在する一つのパッチが一台のアダプタにあるＰＲＯＭ
にすでに存在する割込みルーチンに対応するならば、不
渾発性ＲＡＭ素子４４０のデータ構造の第２のフィール
ドは、ＦＲＯＭ１５Ｏや２５０に使用される割込みルー
チンのアドレスの８−Ｍ５Ｂと、対応の前記パッチのア
ドレスの８−Ｍ５Ｂとの対応関係を与えるテーブルであ
る。

第７図は、特に、例えばＦＲＯＭ素子１５０に存在する
１６進数のアドレスが“ｃｏｏｏｏ”（８ＭＳＢは１６
進数で“ＣＯ″）の割込みルーチンが、アドレス”Ｅ８
０００″　（８ＭＳＢは“Ｅ８″）において、不渾発性
ＲＡＭ素子４４０の第３のフィールドに存在するパッチ
ルーチンによって置変えられることを示している。第３
のフィールドは、通信網を経由して受取り、ロードされ
た一連のパッチを含む、不揮発性ＲＡＭ素子内容の構成
に見ることができる。

もし、第２のフィールドが単に、アダプタのＦＲＯＭ素
子に関する割込みルーチンのみに供されているならば、
不揮発性ＲＡＭの第３のフィールドは、第２のフィール
ドとは逆に、割込み及び非削込みルーチンの双方に用い
られる。

不揮発性ＲＡＭ素子４４０の第４のフィールドは、異な
ったアダプタの異った割込みルーチンの割込みポインタ
を含んでいる。特に、前述した例に戻って、不揮発性Ｒ
ＡＭ４４０にストアされたパッチコードが、ＦＲＯＭ１
５０のアドレス“Ｃｏ　ｏ　ｏ　ｏ　”に存在する対応
の割込みルーチンに置変るので、アダプタ１の割込みポ
インタの値は、”Ｅ８０００’　　（１６進数）に等し
い。逆に、アダプタ１０割込みポインタの値は、パッチ
が存在しなければ、’ｃｏｏｏｏ”である。

さて、不揮発性ＲＡＭ４４０の構成の詳細を説明したの
で、第８図に戻って、ステップ５３０の初期プログラム
ローダｒＰＬの次のステップ５４０は、不揮発性ＲＡＭ
４４０の第１、第２）、第３のフィールドのローディン
グである。次のステップ５５０で、ブロセ゛ンサ４１０
はアダプタの初期化、特に端末アダプタ内の全レジスタ
の初期化を開始する。ステップ５６０で、スロット１に
一台のアダプタ（以下アダプタ１）が存在するか否か決
定するために、テストが実行される。スロット１に一台
のアダプタがプラグ接続されていれば、図示されていな
いリードに存在する電圧レベルによって接続が検出され
、プロセッサ４１０はステップ５７０でレジスタ１０３
．１０６に対してデフオールドによる初期化を実行する
。すなわち、プロセッサ４１０は、２つの違った値、例
えば１０１０００００　（１６進数で“’ＡＯ”）と１
０１１００００　（同じく“’ＢＯ”）をＭＣＳレジス
タ１０３とＭＣＳレジスタ１０６に、ロードすることに
より、両ＭＣＳレジスタ１０３と１０６を初期化する。

これを行なうために、第４図において、プロセッサ４１
０は、制御ロジック４２０を選択すべく、ｐｃｓｏリー
ドを確認し、データバス４２３上のバイトＡＯ”と同期
してレジスタ１０３のアドレスを発生する。プロセッサ
４１０が制御バス４１３に書き込み信号を発生した時、
ＡＮＤゲート１０２は、ＭＣＳレジスタ１０３に値゛Ａ
Ｏ”°をロードさせる。それから、ｐｃｓｏリードの活
性化を継続しつつ、プロセッサ４１０は、データバス４
２３に値“’ＢＯ”を発生させながら、デコード回路１
０４で復号されたレジスタ１０６のアドレスを発生する
。書き込み制御信号が制御バス４１３に発生したとき、
ＡＮＤゲート１０５は、後の値“ＢＯ”をレジスタ１０
６にロードすることを制御する。

ＭＣＳレジスタ１０３と１０６にロードされた２バイト
のセット、ＡＯ”とＢＯ’はアドレスの範囲を定義し、
範囲の始まりのアドレス値”ＡＯＯＯＯ’　　（１６進
数）、範囲内の最終アドレス値は、”ＢＯＯＯＯ’　　
（１６進数）である。

このＭＣＳレジスタ１０３と１０６にロードされた２値
のセットは、アダプタ１内のメモリ素子に使用されるア
ドレスの範囲を決める。

再び、第８図において、プロセッサ４１０は、ステップ
５８０で全ての特徴及びパラメータ特にアダプタのタイ
プ（ｖ２４、Ｖ３５・・・・・・・・・）やリリース・
レベル等を決定するために、アダプタｌのＦＲＯＭＩ５
０の読み出し動作を行なう、これを実行するために、プ
ロセッサ４１０が、アドレス°’ＡＯＯＯＯ″で始まる
アドレスシーケンスを発生し、ＰＣＳリード４１５を有
効化する。アドレスシーケンスＭＳＢは、値’ＡＯ”　
（１６進数）と“ＢＯ””　（１６進数）の間にあるの
で、換言すると、アドレスシーケンスは値°“ＡＯＯＯ
Ｏ”　（１６進数）と°’ＢＯＯＯＯ”　（同）の間に
含まれているので、比較器１０７はＭＣ３ＩＩＪ−ド１
１０を高レベルにセットする。

これは、データシーケンスを発生させるデータバス４２
１にアダプタｌの特徴を示すＦＲＯＭＩ５０を選択する
ことになる。例えば、このデータシーケンスは、アダプ
タのタイプ（Ｖ２４、■３５・・・・・・）を示す第１
のフィールドやリリース・レベルの特徴を示す第２のフ
ィールドと、連係エディタのアドレス開示（例えば１６
進数で“Ｃ００００′）の特徴を示す第３のフィールド
と、ＦＲＯＭ１５０に含まれるコードのサイズの特徴を
示す第４のフィールドを含んでいる。

この情報から、プロセッサ４１０は、ＦＲＯＭ１５０が
ほんとにデータを発生しているかを明確にするために、
最初にデータのシーケンスの有効性をチエツクする。さ
らに、実施例によれば、プロセッサ４１０は、初期化の
段階でアダプタ、特にアダプタ１がほんとに顧客によっ
て特定されたものに一致するかを決定するためのテスト
を実行する。この個別化は、局地的にあるいは、遠く離
れてできる。例えば、個別化バッチ実行ステップ５２０
では、マシンは、通信網を介して接続され情報を直接受
取ることもできる。

上記情報により、プロセッサ４１０は、ステップ５９０
で新しい２つのアドレスのセットをロードすることによ
って、両レジスタ１０３．１０６の再初期化を実行する
。この新しいアドレスセットの第１のアドレスは、第３
のフィールドから直接読み出されたものであり、アダプ
タ１に供給されたアドレスの範囲である第１アドレスに
相当する。新しいアドレスセットの第２のアドレスは、
第３のフィールドから読み出した第１のアドレス及びＦ
ＲＯＭ１５０にロードされたコードのサイズから求めら
れる。

ＦＲＯＭ１５０にストアされた上記データのシーケンス
の特徴及びパラメータの間で、プロセッサ４１０もまた
アダプタｌに対応する割込ルーチンのアドレス値を読み
出す。

プロセッサ４１０は、後の値が、あるいはもつと正確に
、８−Ｍ５Ｂの値が、上記ステップ５２０でロードされ
たバッチを受けた割込ルーチンに対応しているか否かを
決定する。この決定により、プロセッサ４１０は、割込
みルーチンのアドレス値あるいは対応のバッチのアドレ
ス値をＦＲＯＭ１５０にストアする。

第７図の例において、不揮発性ＲＡＭの第２のフィール
ドが、ＦＲＯＭ１５０の１６進数アドレス“ｃｏｏｏｏ
”において、割込ルーチンに対応するバッチの存在を示
しているので、プロセッサ４１０は、１６進値″Ｅ　８
０００　”を不揮発性ＲＡＭ４４０にロードする。第７
図の第１割込ルーチン（ＩＮＴＩ）ポインタを呼出す上
記後者の値は、ＤＴＥインターフェース制御ロジック１
８１が割込リード４１１に割込信号を送ると直ちに発生
されるアドレスに対応している。上記説明は、ｉビン８
割込リード４１１に対応しているが、同様な考え方を、
多数の割込リードを持つケースに適用できることは言う
までもない。

故に、ＦＲＯＭ１５０内か不揮発性ＲＡＭ４４０にロー
ドされた関連のパッチ内に存在する割込ルーチンのアド
レス値は、ステップ６００で、上記した不揮発性ＲＡＭ
４４０の第４のフィールドにストアされる。これらの割
込ルーチンは、アダプタ１特にその中のＤＴＥインター
フェース、制御ロジック１８１がプロセッサ４１０に対
する割込みをリード４１１に発生させた時に呼び出され
る。これは、例えば、ＤＴＥインターフェース、制御ロ
ジック１８１が５ＤＬＣフレームを受取った時に起るか
も知れない、アダプタ１の割込ルーチンアドレスポイン
タが、不揮発性ＲＡＭ４４０にレコードされていたとき
、あるいは、ベースが第１スロツトに接続されたアダプ
タを検出していなかったとき、ＭＣＳレジスタ２０３．
２０６を初期化するために、プロセッサ４１０はベース
４に接続された第２のアダプタが存在しているかを決定
するテストを第９図のステップ６１０で実行する。

もし、第２のアダプタが利用可能な状態にマシンに接続
されていた場合、プロセッサ４１０は、ステップ６２０
で、前述したのと同様に、ＭＣＳレジスタ２０３．２０
６のデフオールド初期化を実行し、さらに、アダプタ２
のメモリ素子に一時的に影響するアドレスの第２の範囲
を決める２つの値のセットもロードする０次に、ステッ
プ６３０で、プロセッサ４１０は、対応のデータを読み
出し、ステップ６４０でアダプタ１のタイプと比較しな
がら、アダプタ２のタイプを決定する。もし、２台のア
ダプタが、違ったタイプであれば１、ステップ６５０で
プロセッサ４１０は、以下同様な方法で、アダプタ２の
ＦＲＯＭからデータを読み出し、ＭＣＳレジスタ２０３
．２０６に、アドレスのセットをストアする。

そして、ステップ６６０で、プロセッサ４１０は、アダ
プタ２の割込ルーチンアドレスポインタをストアするこ
とによって、不揮発性素子４４０の第４のフィールドを
更新する。しかし、もし、２台のアダプタが、例えば、
Ｖ２４アダプタのように、同じタイプである場合には、
プロセッサ４１０は、ステップ６７０において、両アダ
プタのＦＲＯＭに含まれているコードのリリース・レベ
ルを比較することによって、より新しいアダプタはどれ
かを決定する。

もし、アダプタ２が、より新しいものでなければ、プロ
セッサ４１０は、ＭＣＳレジスタ２０３．２０６に、値
００パあるいは、ＭＣ３２リード２１０が活性化される
こと及びアダプタ２のＰＲＯＭ素子２５０がアドレスさ
れることを防ぐのに適切なアドレス値をストアする。そ
れ故、後者の、アダプタ２のＰＲＯＭ素子２５０にスト
アされたコードは決して使用されない、逆に、アダプタ
２がアダプタ１よりも新しければ、プロセッサ４１０は
、ステップ７００に進み、そこで、プロセッサ４１０は
、ＭＣＳレジスタ１０３．１０６に”ｏｏ”の値あるい
は、ＭＣＳリード１１０が活性化されることを防ぎＰＲ
ＯＭ素子１５０がアドレスされないような適切な値をス
トアする。

本発明の実施例は、アダプタの機能停止を検出する手段
を備えており、例えば、アダプタ１が故障した場合、古
いにもかかわらずなお動作しているアダプタ２のＰＲＯ
Ｍ素子２５０にアドレスするように、ＭＣＳレジスタ１
０３．１０６に加えて、ＭＣＳレジスタ２０３．２０６
も再初期化する。

ＭＣＳレジスタ（１０３／１０６）あるいは（２０３／
２０６）の組が正しい値で再初期化されたとき、プロセ
ッサ４１０は、ステップ６９０に進み、不揮発性ＲＡＭ
４４０の第４のフィールドにストアされている割込ルー
チンアドレスポインタの最終更新を行なう。この最終更
新は、２個のＦＲＯＭの一方にストアされている、より
新しい割込ルーチンのアドレスをストアするために、ス
テップ６７０のテストの結果を考慮に入れたものとなる
。ステップ７２０で、ベースマシン４及びアダプタの初
期化のプロセスが完了する。

初期化の完了した時期に、本発明のシステムは、ＦＲＯ
Ｍ４５０にストアされているメインプログラムが、一方
のアダプタの所定のルーチンを実行することを要求する
とき、不揮発性ＲＡＭ４４０のバッチコードかあるいは
他のアダプタのＦＲＯＭのいずれかに存在する対応のル
ーチンにアドレスすることができる。実際に、Ｖ２４ア
ダプタに接続されているＤＴＥとの間の通信でＶ２４ア
ダプタ内のルーチンの使用を要求することを仮定してみ
よう、その際、プロセッサ４１０は、要求のあったルー
チンのアドレスを見出すために、不運発性ＲＡＭ４４０
の第１のフィールドにアクセスする。３つの状態が起り
うる。

第１の状態は、所望のルーチンが、ＦＲＯＭＩ５０だけ
で可能なことが特徴である。このケースでは、不揮発性
ＲＡＭ４４０の第１のフィールドから見出されるアドレ
スは、アドレッサの第１のレンジ内に存在する。このレ
ンジは、ＭＣＳレジスタ１０３／１０６の中身で定義さ
れている。この場合は、比較器１０７の出力が有効とさ
れ、直接ＦＲＯＭ１５０にアドレスされる。

第２の状態は、所望のルーチンがＦＲＯＭ素子１５０で
可能であり、しかも第１のアダプタと同じタイプでかつ
リリース・レベルの高いものが第２のアダプタのＦＲＯ
Ｍ素子でも可能なことが特徴である。このケースでは、
マシンに使用される大半のルーチンの指示を呼出すリス
トを含む不運発性ＲＡＭの第１のフィールドから見出さ
れるアドレスは、ＭＣＳレジスタ２０３／２０　Ｂの第
２のセットの内容が定義された、アドレスの第２のレン
ジに含まれている。その結果、比較器２０７の出力は、
高レベルにセットされ、必然的にＦＲＯＭ２５０が選択
される。

第３の状態は、所望のルーチンが不揮発性ＲＡＭ素子４
４０にストアされたパッチコードの一部であり、通信網
を介して直接伝送されたものであることが特徴である。

このケースでは、呼び出し指示は、不揮発性ＲＡＭ４４
０のアドレスに関係した第１のフィールドに含まれてお
り、その値は、前に定義した第１、第２の範囲の外で、
しかも、不揮発性ＲＡＭ４４０の第３のフィールドに位
置するパッチルーチンに直接関係している。

従って、本発明のシステムは、ルーチン及びコードにつ
き高い方のリリース・レベルを持つものや、あるいは旧
式のＦＲＯＭ素子にはストアされていないが通信網を介
して直接ロードされたものを選択するように管理できる
。よって、通常、それに内蔵されている対応のコードで
動作する各アダプタは、他のアダプタに含まれている高
いリリース・レベルのコードや、通信網を介して直接ロ
ードされたバッチコードをその独自の目的に応じて使用
できるようになる。

第１０図は、−台のアダプタが、プロセッサ４１０に割
り込み（要求）を出した時の異った割込みルーチンの管
理、呼び出しを示す。アダプタ１が、Ｖ２４タイプのア
ダプタで、端末アダプタとＤＴＥとの通信がデータ受取
り段階にあると仮定しよう。さらに、ＤＴＥと通信網の
間の通信期間に、アダプタ１１特にＤＴＥ割込み、イン
ターフェース、制？ｉｌロジック１８１が割込みリード
４１１を介してプロセッサ４１０に割込みを発生してい
ると仮定しよう、これは、例えば、同期式データリンク
制１ｌｌ（ＳＤＬＣ）機構のアダプタ１による受取り、
あるいは、即座の処理が要求される時に起る。割込みリ
ード４１１は、幾つかの優先度を持つあるいは、持たな
い割込みバスとして、かつ割込みリードをマスクできる
、あるいはできないものとして供される。

割込みが検出されると直ちに、プロセッサ４１０は、ス
テップ８００で、ベースマシン４に存在する所定のスロ
ットから来るこの割込み処理を実行する。他の割込みを
阻止するために、次のステップ８１０で割込み禁止の処
理が実行される。

プロセッサ４１０は、その内部のレジスタにＰＣＳラッ
チ１２３に存在する値を保存し、次に、ＰＣＳラッチ１
２３にストアする新しい値を決めるために、特にベース
マシン４のＰＲＯＭ４５０をアドレスする。

プロセッサ４１０は、ステップ８２０で、その内部レジ
スタに、ラッチ１２３と２２３の中身を保存する０次に
、プロセッサは、ラッチ１２３．２２３にストアする新
しい値を、決定するために、ＰＲＯＭ４５０を読み出す
。割込みは、アダプタ１から来たので、プロセッサ４１
０は、ビット“１″をラッチ１２３に、ビット“０゛を
ラッチ２２３にストアする。ラッチ１２３と２２３の初
期化が完了すると、プロセッサ４１０は、ステップ８３
５で再びリードやバス４１１．４１２から来る割込みを
受は入れる状態となる。

次に、ステップ８４０で、プロセッサ４１０は、不揮発
性ＲＡＭ４４０を介して間接的な呼び出し動作、すなわ
ち、不揮発性ＲＡＭの第４フイールドの中味の読み出し
を実行する。この中味は、呼び出しくＣＡＬＬ）動作ア
ドレスを特徴づけるものであり、その中味は、もしバッ
チコードがロードされていなければＰＲＯＭ１５０、も
しステップ５２０で１つのバッチコードがロードされて
いれば不揮発性ＲＡＭ４４０のいずれかにストアされた
割込みルーチンの開始アドレスに相当する。

上記実施例に戻って、バッチコードが通信網を介して直
接ロードされているので、プロセッサ４１０は、不揮発
性ＲＡＭ４４０のアドレス”Ｅ８０００゛′に位置する
割込ルーチンを呼出す。逆なケース、すなわち、不揮発
性ＲＡＭ４４０にバッチコードが存在せず、アダプタｌ
の割込ポインタの値が°”ｃｏｏｏｏ”であるときは、
プロセッサ４１０は、ＰＲＯＭ１５０内ノアトレス“ｃ
ｏｏ。

Ｏ”に存在する割込ルーチンの動作の呼び出しを実行す
る。

ステップ８５０で始まる割込みルーチンは、ＰＲＯＭ１
５０、ＰＲＯＭ２５０に含まれているコードか、あるい
は、すでに述べた構成で不揮発性ＲＡＭ４４０にストア
されているバッチコードと関連する。考慮された割込管
理、特に５ＤＬＣフレームの受領を許す異なったステッ
プを含んでいてもよい０例えば、それらのステップの１
つは、プロセッサ４１０による、ＤＴＥインターフェー
ス１８１の状態、特に、前記フレームの終りにあってデ
ータのシーケンスの完全性をチエツクできるフレームの
チエツクシーケンス（ＰＣＳ）の値の読み出しである。

もし、ＰＣＳに誤りがあれば、ＤＴＥインターフェース
１８１は、有効な５ＤＬＣフレーム値の再送信を要求す
る。ステップ８５０の割込ルーチンの処理の間、プロセ
ッサ４１０は割込が発せられたＤＴＥインターフェース
、制御ロジック１８１に自動的にアドレスし、他にはア
ドレスしない。

これは、比較器１１７、ラッチ１２３．２２３及びそれ
らに関係するＡＮＤゲートすなわちＡＮＤゲート１３０
と２３０を動作させる手段によって達成される。プロセ
ッサ４１０が、周辺インターフェースにアドレスするた
めに、レジスタ１１３．１１６の中身により定義された
値の範囲内にあるアドレスを発生した時、比較器１１７
の中味は、高いレベルにセットされる。ラッチ１２３と
２２３は、各々高、低レベルにセットされているので、
リード１４０のＰＣＳ　１信号は高レベルにセットされ
、逆にリード２４０のＰＣ３２信号は低レベルの信号と
してセットされる。この利点は、主に、アダプタ１から
来た割込みを管理するのと同じプログラムで、アダプタ
２から来た割込みを管理出来ることである。これは、プ
ログラムをベースマシン４に接続された唯一のアダプタ
のように設計できるので、大量のソフトウェアとプログ
ラムコードを節約する結果となる。最終的な利益は、コ
ード開発の期間と記憶装置コストのｇ減である。

割込みルーチン８５０が終了したら、ステップ１０３０
で、プロセッサ４１０は、割込み前にラッチ１２３と２
２３にロードされていた値を再格納する。それによって
、割込みの処理は、ステップ１０４０として、完了する
。

第１０図は、特に、ステップ８５０で実行された割込み
ルーチンが、ＤＴＥインターフェース、制御ロジック２
８１によってリード４１２に発生された割込み要求によ
って割込みがなされた例を示している。アダプタ２で発
生した割込みは、次に、割込み処理の第２の段階を伴な
う。ＤＴＥインターフェース制御ロジック２８１がリー
ド４１２を経てプロセッサ４１０へ、第２の割込信号■
ＳＴ２を発生すると、プロセッサ４１０は、第２の割込
みのプロセスを開始させるために、ステツ１８６０を実
行する。

ステップ８６０の後に、プロセッサがラッチ１２３と２
２３の内容を内部レジスタに保存していル時（ステラ７
’８８０）、他の割込みがシステムを妨害しないように
する割込み禁止ステップ８７０が続く。

さらに、同様にして、プロセッサ４１０がＰＣラッチ１
２３．２２３に保存されるべき新しい値のセットをフェ
ッチするために、ＰＲＯＭ４５０をアドレスする。第２
のアダプタの割込ルーチンを実行する必要があるので、
プロセッサ４１０は、ステップ８９０において、ラッチ
２２３に“１′ラツチ１２３に０″を各々ロードする。

これらの動作が実行されると直ちに、ステップ８９５で
割込が認可される。

次に、ステップ１０００で、プロセッサは不揮発性ＲＡ
Ｍ４４０（７）間接的な呼び出しくＣＡＬＬ）動作を実
行する。前と同様にして、プロセッサ４１０は、不揮発
性ＲＡＭの第４のフィールドの内容を読み取る。この内
容は、呼び出し動作のアドレスを特徴づけるもので、Ｐ
ＲＯＭｌ５０．２５０内に存在する、あるいはバッチコ
ードが存在する場合には不揮発性ＲＡＭ４４０内に存在
する。

アダプタ２から要求のあったルーチン１０１０の完了に
より、プロセッサ４１０はステップ１゜２０で、割込み
が起る前にラッチ１２３．２２３にロードされていた値
を再格納する。

それから、プロセッサ４１０は、アダプタ１の割込みル
ーチン８５０の処理を実行する。この動作のシーケンス
は、第２のアダプタから割込みが来なかった場合のケー
スと同じであり、ステップ１０３０．１０４０が共に含
まれている。

本発明によれば、関連する割込みルーチンについて、マ
シンに接続されるアダプタの数や連続した割込みの可能
性を考慮に入れる必要なしに、連続した異なった割込み
を容易に受は入れる。換言すると、各側込みルーチンは
、あたかも、−度に一台のアダプタで一個の割込みだけ
があるように設計されたかのようにして、設計し、記憶
装置に書き込み、ストアすることができる０以上述べた
ように、記憶装置及び開発のコストの低減の見地からの
利益はかなり大きい。

更に、本発明の装置は、異なるリリース・レベルを有す
る異種の接続可能なアダプタと協働するように設計され
たマシンに使用できる。

Ｇ１発明の効果 本発明によれば、複数のアダプタに新旧のコードが用い
られている場合、常により新しいコードで全アダプタが
制御され、技術の進展に伴なう利益を享受できる。

【図面の簡単な説明】

第り図は、ベースマシンとその付属のアダプタから成る
ｌ５ＤＮターミナルアダプタの実施例の斜視図である。 第２図は、本発明の実施例を拡大して示すために、第３
図〜第６図に分割したものの相互の配列関係を示す図で
あり、第３図〜第６図は、各々本発明の実施例の一部を
示す回路図である。 第７図は、第４図の不揮発性ＲＡＭ素子４４０の構成を
示す図である。第８図及び□第９図は、本発明による異
なるエレメントの動作を伴なう動作の詳細を示すフロー
チャート図である。第１０図は、−台のアダプタがプロ
セッサに対して割込を要求している時の、他の割込みル
ーチンの管理及び呼び出しを示す図である。 符合の説明 １．２．３・・・・・・・・・アダプタ、４・・・・・
・・・・・・・・１旧・・ベースマシン、１０７・・・
・・・・・・・旧・・比較器、１５０・・・・旧旧旧・
・ＰＲＯＭ。 １８１・・・・・・・・・・・・・・・データ割込、制
御ロジック、２８１・・・・・・・・・・・・・・・　
　　　　　〃２５０・・・川・・・・・・・・・ＰＲＯ
Ｍ。 ４１０・・・・・・・・・・・・・・・プロセッサ、４
２０・・・・・・・・・・・・・・・制御ロジック、４
３０・・・・・・・・・・・・・・・ＲＡＭ。 ４４０・・・・・・川・・・南軍揮発性ＲＡＭ、４５０
・・・川・・・・・・・・・ＰＲＯＭ。 第２図 第７図

Claims (3)

【特許請求の範囲】
1. （１）、ベースマシンのプロセッサが、該ベースマシン
   に接続可能な第１アダプタ内の第１メモリ素子及び第１
   周辺素子、該ベースマシンに接続可能な第２のアダプタ
   内の第２メモリ素子及び第２周辺素子、ならびに、該ベ
   ースマシン内の第３メモリ素子及び第３周辺素子をそれ
   ぞれアドレス可能であり、前記第１及び第２メモリ素子
   は、所定のタイプ及び所定のリリース・レベルを持つコ
   ードを備えたものにおいて、 前記第１及び第２のアダプタに内蔵されている前記コー
   ドのタイプ及びリリース・レベルを読み取る手段と、 上記読み取り手段に応答し、前記プロセッサが、前記い
   ずれかのアダプタの所定タイプのコードを呼び出そうと
   するとき、前記第１及び第２のアダプタのコードが共に
   同じタイプであれば、より高いリリース・レベルのコー
   ドを有する前記第１のまたは第２メモリ素子のコードを
   選択するよう動作する手段、 とを備えていることを特徴とするメモリ及び周辺チップ
   の選択装置。
2. （２）、特許請求の範囲第１項において、 前記第１のアダプタ内の前記第１メモリ素子を選択する
   チップ選択信号を有効化するための第１アドレス範囲を
   定義する第１アドレス値セットをストアする第１の記憶
   手段を備え、 該第１の記憶手段は前記第１のアダプタの前記第１メモ
   リ素子の読み取り動作により求められた値に初期化され
   、 前記第２のアダプタに含まれた第２メモリ素子を選択す
   るチップ選択信号を有効化するための第２のアドレス範
   囲を定義する第２アドレス値セットをストアする第２の
   記憶手段を備え、 該第２の記憶手段は、前記第２アダプタの前記第２メモ
   リ素子の読み取り動作により求められた値に初期化され
   、 更に、前記第１及び第２アダプタが同じタイプであると
   きに、両アダプタ内の前記第１及び第２メモリ素子のい
   ずれが高いリリース・レベルを有するかを決定するよう
   動作する手段と、 上記手段の決定に応答して、所定のルーチンが要求され
   たとき、高いリリース・レベルを有するアダプタのメモ
   リ素子を選択可能とし低いリリース・レベルを有するメ
   モリ素子の選択を抑止状態にするために、前記第１及び
   第２の記憶手段の再初期化を実行する手段、とを備えて
   いることを特徴とするメモリ及び周辺チップの選択装置
   。
3. （３）、プロセッサが、ベースマシンにプラグ接続可能
   な第１アダプタ内の第１メモリ素子及び第１周辺素子、
   前記ベースマシンにプラグ接続可能な第２アダプタ内の
   第２メモリ素子及び第２周辺素子ならびに、ベースマシ
   ン内の第３メモリ素子及び第３周辺素子をそれぞれアド
   レスできるものにおいて、 前記アダプタ内の第１メモリ素子を選択するチップ選択
   信号を有効化する第１アドレス範囲を定義するための第
   １アドレス値セットをストアする第１の記憶手段と、 前記第２アダプタ内の第２メモリ素子を選択するチップ
   選択信号を有効化する第２アドレス範囲を定義するため
   の第２アドレス値セットをストアする第２の記憶手段と
   、 前記第１メモリ手段の第１の読み取り動作を指定し実行
   させ、それによつて、前記第１アダプタの特徴とタイプ
   を決定するために前記第１記憶手段を初期化する手段と
   、 前記第２メモリ手段の第２の読み取り動作を指定し実行
   させ、それによつて前記第２アダプタの特徴とタイプを
   決定するために前記第２記憶手段を初期化する手段と、 前記第１アダプタと第２アダプタとが異なるタイプであ
   るとき、前記第１記憶手段及び第２記憶手段を、前記ア
   ダプタのタイプに対応して新しいアドレス範囲を用いる
   ために、前記第１、第２メモリ素子の前記読み取り動作
   によつて有効化された新しい値に再初期化するよう動作
   する手段と、前記第１のアダプタと第２のアダプタとが
   同じタイプであるとき、前記第１、第２メモリ素子のい
   ずれが高いリリース・レベルを有するか決定し、前記第
   １の記憶手段及び第２の記憶手段を新しい値にもとずい
   て再初期化し、高いリリース・レベルを持つアダプタに
   対応するメモリ素子が、前両アダプタの動作のために選
   択されるように動作する手段、 とを備えてなるメモリ及び周辺チップの選択装置。