JPH0345662B2 - - Google Patents
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- JPH0345662B2 JPH0345662B2 JP60265173A JP26517385A JPH0345662B2 JP H0345662 B2 JPH0345662 B2 JP H0345662B2 JP 60265173 A JP60265173 A JP 60265173A JP 26517385 A JP26517385 A JP 26517385A JP H0345662 B2 JPH0345662 B2 JP H0345662B2
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- JP
- Japan
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Links
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Classifications
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61N—ELECTROTHERAPY; MAGNETOTHERAPY; RADIATION THERAPY; ULTRASOUND THERAPY
- A61N1/00—Electrotherapy; Circuits therefor
- A61N1/18—Applying electric currents by contact electrodes
- A61N1/32—Applying electric currents by contact electrodes alternating or intermittent currents
- A61N1/36—Applying electric currents by contact electrodes alternating or intermittent currents for stimulation
- A61N1/362—Heart stimulators
- A61N1/37—Monitoring; Protecting
- A61N1/3706—Pacemaker parameters
- A61N1/3708—Pacemaker parameters for power depletion
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/36—Arrangements for testing, measuring or monitoring the electrical condition of accumulators or electric batteries, e.g. capacity or state of charge [SoC]
- G01R31/389—Measuring internal impedance, internal conductance or related variables
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- Life Sciences & Earth Sciences (AREA)
- Heart & Thoracic Surgery (AREA)
- Biomedical Technology (AREA)
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- Tests Of Electric Status Of Batteries (AREA)
- Charge And Discharge Circuits For Batteries Or The Like (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は体内に埋め込み可能な医用機器、特
にペースメーカもしくはその他の医用機器の電源
の内部インピーダンスを試験するための試験装置
に関するものである。
にペースメーカもしくはその他の医用機器の電源
の内部インピーダンスを試験するための試験装置
に関するものである。
ペースメーカを最初に体内に埋め込んだ以後、
一番関心のあるパラメータはバツテリの残存寿命
であつた。バツテリの残存寿命を測定するために
多数の装置が工夫されてきた。しかし、バツテリ
がペースメーカに電力を供給し続けている間、ペ
ースメーカのバツテリの残存寿命を正確に判断で
き得る装置の必要性は大である。
一番関心のあるパラメータはバツテリの残存寿命
であつた。バツテリの残存寿命を測定するために
多数の装置が工夫されてきた。しかし、バツテリ
がペースメーカに電力を供給し続けている間、ペ
ースメーカのバツテリの残存寿命を正確に判断で
き得る装置の必要性は大である。
現時点において体内に埋め込み可能、すなわち
移植可能なペースメーカのための最も広く行きわ
たつている電力源は、ヨウ化リチウムおよびその
他リチウムを主体とするバツテリである。このよ
うなバツテリの内部インピーダンスは、それの残
存寿命の表示に使用できる。新しいバツテリの内
部インピーダンス（抵抗）は100Ω未満である。
抵抗はバツテリの寿命に従つて数10kΩまで増加
する。しかし、ヨウ化リチウムバツテリの開路電
圧は、バツテリの寿命のある間一定である。この
発明の原理によれば、これらのバツテリ特性はバ
ツテリの残存寿命を表示するために使用される。
移植可能なペースメーカのための最も広く行きわ
たつている電力源は、ヨウ化リチウムおよびその
他リチウムを主体とするバツテリである。このよ
うなバツテリの内部インピーダンスは、それの残
存寿命の表示に使用できる。新しいバツテリの内
部インピーダンス（抵抗）は100Ω未満である。
抵抗はバツテリの寿命に従つて数10kΩまで増加
する。しかし、ヨウ化リチウムバツテリの開路電
圧は、バツテリの寿命のある間一定である。この
発明の原理によれば、これらのバツテリ特性はバ
ツテリの残存寿命を表示するために使用される。
この発明においては、ペースメーカ内で使用可
能なコンデンサに加えて、試験コンデンサが設け
られる。この目的のために設けられたペースメー
カの論理回路の制御下で、試験コンデンサは最初
放電される。そしてその直後に電池がペースメー
カ回路への電力供給を止めると、３波用に好きな
方法で設けられる慣用のバイパスコンデンサはペ
ースメーカに電力を供給するのに役立つ。バツテ
リはこの時、試験コンデンサを充電するだけのた
めに使用される。任意のペースメーカバツテリと
してのリチウムバツテリは、電池および内部抵抗
として考えることができる。試験コンデンサの両
端間の電圧は、試験コンデンサと電池の内部抵抗
の積に等しい時定数で開路電池電圧に向つて指数
関数的に増加する。試験コンデンサを基準電圧レ
ベルまで充電するのに必要な時間は、バツテリの
内部抵抗の目安であり、ひいてはこれからバツテ
リの残存寿命が評価できる。試験コンデンサを充
電するのに必要な時間は、通常のペースメーカ遠
隔測定回路を使用して外部モニタに送ることがで
きる。これに関連して、マネー（Money）氏等
のアメリカ合衆国特許第4448196号があり、これ
には心臓ペースメーカ中の電圧レベルの測定およ
び遠隔測定（telemetering）が開示されている。
能なコンデンサに加えて、試験コンデンサが設け
られる。この目的のために設けられたペースメー
カの論理回路の制御下で、試験コンデンサは最初
放電される。そしてその直後に電池がペースメー
カ回路への電力供給を止めると、３波用に好きな
方法で設けられる慣用のバイパスコンデンサはペ
ースメーカに電力を供給するのに役立つ。バツテ
リはこの時、試験コンデンサを充電するだけのた
めに使用される。任意のペースメーカバツテリと
してのリチウムバツテリは、電池および内部抵抗
として考えることができる。試験コンデンサの両
端間の電圧は、試験コンデンサと電池の内部抵抗
の積に等しい時定数で開路電池電圧に向つて指数
関数的に増加する。試験コンデンサを基準電圧レ
ベルまで充電するのに必要な時間は、バツテリの
内部抵抗の目安であり、ひいてはこれからバツテ
リの残存寿命が評価できる。試験コンデンサを充
電するのに必要な時間は、通常のペースメーカ遠
隔測定回路を使用して外部モニタに送ることがで
きる。これに関連して、マネー（Money）氏等
のアメリカ合衆国特許第4448196号があり、これ
には心臓ペースメーカ中の電圧レベルの測定およ
び遠隔測定（telemetering）が開示されている。
この発明の目的、構成および効果は図示して以
下に説明したこの発明の実施例の詳細な説明から
明確になるであろう。
下に説明したこの発明の実施例の詳細な説明から
明確になるであろう。
第１図において、１０は移植可能な心臓ペース
メーカ（heart pacer）を示し、１２はペースメ
ーカ回路（pacer circuitry）の本体を示す。第
１図に示されるたつた１つの機能素子は、比較器
１４である。ペースメーカに電力を供給するバツ
テリは、そのテブナンの等価回路すなわちVCの
大きさの零抵抗電圧源およびＲの大きさの内部抵
抗によつて示されている。バツテリは２つの端子
の間に接続されており、これらの２つの端子の電
位はVDD，VBADである。平常動作の時は第１のス
イツチＳ１は閉じられ、電位VSSはスイツチＳ１
の右側に現れる。バイパスコンデンサCBの両端
間にはVDD−VSSの電位差があり、この電圧がペ
ースメーカ回路本体１２に供給される。バイパス
コンデンサCBは電力供給フイルタの一部として
全ての移植可能なペースメーカに見られる慣用の
素子である。
メーカ（heart pacer）を示し、１２はペースメ
ーカ回路（pacer circuitry）の本体を示す。第
１図に示されるたつた１つの機能素子は、比較器
１４である。ペースメーカに電力を供給するバツ
テリは、そのテブナンの等価回路すなわちVCの
大きさの零抵抗電圧源およびＲの大きさの内部抵
抗によつて示されている。バツテリは２つの端子
の間に接続されており、これらの２つの端子の電
位はVDD，VBADである。平常動作の時は第１のス
イツチＳ１は閉じられ、電位VSSはスイツチＳ１
の右側に現れる。バイパスコンデンサCBの両端
間にはVDD−VSSの電位差があり、この電圧がペ
ースメーカ回路本体１２に供給される。バイパス
コンデンサCBは電力供給フイルタの一部として
全ての移植可能なペースメーカに見られる慣用の
素子である。
この発明のバツテリの内部インピーダンス試験
装置ではさらに、別のコンデンサCTおよびスイ
ツチＳ１，Ｓ２およびＳ３を必要とする。これら
の素子は第１図に示されている。回路の動作は、
第１図と第２図とを一緒に参照することにより最
も良く理解される。第２図は、時間の関数として
の端子VBATの電位および比較器１４の出力を示
している。
装置ではさらに、別のコンデンサCTおよびスイ
ツチＳ１，Ｓ２およびＳ３を必要とする。これら
の素子は第１図に示されている。回路の動作は、
第１図と第２図とを一緒に参照することにより最
も良く理解される。第２図は、時間の関数として
の端子VBATの電位および比較器１４の出力を示
している。
平常動作の時、第２図の左側に示されたよう
に、第２のスイツチであるスイツチＳ２は開いて
おり、スイツチＳ１，Ｓ３は閉じている。スイツ
チＳ２が開いていることにより、第１図のコンデ
ンサCTは機能的には回路から外されていること
になる。また、スイツチＳ１が閉じているので、
電位差VDD−VSSはバイパスコンデンサCBの両端
間に現れる。電位VDDを基準電位とした場合、電
位VSSはペースメーカ回路本体に電力を供給する
ためにバツテリから与えられる電位である。
に、第２のスイツチであるスイツチＳ２は開いて
おり、スイツチＳ１，Ｓ３は閉じている。スイツ
チＳ２が開いていることにより、第１図のコンデ
ンサCTは機能的には回路から外されていること
になる。また、スイツチＳ１が閉じているので、
電位差VDD−VSSはバイパスコンデンサCBの両端
間に現れる。電位VDDを基準電位とした場合、電
位VSSはペースメーカ回路本体に電力を供給する
ためにバツテリから与えられる電位である。
スイツチＳ２は通常開いているので、スイツチ
Ｓ３が開いていようと閉じていようとほとんど関
係なく、スイツチＳ２は試験コンデンサCTおよ
び第３のスイツチであるスイツチＳ３に電流を流
させない。しかしバツテリのインピーダンス試験
の開始時に、スイツチＳ３は試験コンデンサCT
が放電するのに十分な時間、例えば２ミリ秒の間
閉じられる（あらかじめ開かれている場合でもそ
うである）。第２図の左側に示されているのはこ
の時の状態である。
Ｓ３が開いていようと閉じていようとほとんど関
係なく、スイツチＳ２は試験コンデンサCTおよ
び第３のスイツチであるスイツチＳ３に電流を流
させない。しかしバツテリのインピーダンス試験
の開始時に、スイツチＳ３は試験コンデンサCT
が放電するのに十分な時間、例えば２ミリ秒の間
閉じられる（あらかじめ開かれている場合でもそ
うである）。第２図の左側に示されているのはこ
の時の状態である。
スイツチＳ３，Ｓ１はその後開かれ、その直後
にスイツチＳ２が閉じる。スイツチＳ１が開いた
ことにより、ペースメーカ回路本体はバイパスコ
ンデンサCBに貯えられていた電荷のみによつて
給電される。スイツチＳ３が開きスイツチＳ２が
閉じると、電源VCおよび内部抵抗Ｒからなるバ
ツテリ、コンデンサCTおよびスイツチＳ２を通
して第１図の時計回り方向に電流が流れる。従つ
て放電された試験コンデンサCTは、内部抵抗Ｒ
を有するバツテリの両端間に接続されたことにな
る。
にスイツチＳ２が閉じる。スイツチＳ１が開いた
ことにより、ペースメーカ回路本体はバイパスコ
ンデンサCBに貯えられていた電荷のみによつて
給電される。スイツチＳ３が開きスイツチＳ２が
閉じると、電源VCおよび内部抵抗Ｒからなるバ
ツテリ、コンデンサCTおよびスイツチＳ２を通
して第１図の時計回り方向に電流が流れる。従つ
て放電された試験コンデンサCTは、内部抵抗Ｒ
を有するバツテリの両端間に接続されたことにな
る。
端子VBATにおける電圧波形は、スイツチＳ１，
Ｓ３が開きスイツチＳ２が閉じるまでの間、負電
位方向に一瞬増加することを示す。これはスイツ
チＳ２がまだ開いている間にスイツチＳ１が開く
やいなやバツテリを通して電流は流れず、電位
VDDに対して電位VBATはバツテリの開路電位であ
るからである。内部抵抗Ｒの両端間には電圧降下
はなく、これは電位VBATの値を減少させる。ス
イツチＳ２が閉じるとすぐに、電位VBATは第２
図に示すようにVDDに向つて上昇する。これは試
験コンデンサCTの両端間の電位差が零だからで
ある（第１図の理想的な回路においては、スイツ
チＳ２の両端間の電位差も零であると仮定する）。
Ｓ３が開きスイツチＳ２が閉じるまでの間、負電
位方向に一瞬増加することを示す。これはスイツ
チＳ２がまだ開いている間にスイツチＳ１が開く
やいなやバツテリを通して電流は流れず、電位
VDDに対して電位VBATはバツテリの開路電位であ
るからである。内部抵抗Ｒの両端間には電圧降下
はなく、これは電位VBATの値を減少させる。ス
イツチＳ２が閉じるとすぐに、電位VBATは第２
図に示すようにVDDに向つて上昇する。これは試
験コンデンサCTの両端間の電位差が零だからで
ある（第１図の理想的な回路においては、スイツ
チＳ２の両端間の電位差も零であると仮定する）。
平常動作の時、電位VBATは第２図に示されて
いるように電位VREFよりさらに負極性を示す。電
位VBATは比較器１４のプラス入力端子に印加さ
れるので、第２図に示すように比較器１４のプラ
ス入力はマイナス入力よりさらに負極性となり、
このため比較器１４の出力は負極性となる。しか
し、電位VBATがVDDに向つて立上がるとすぐに、
スレシヨールド電位VREFを越え、その時比較器１
４のプラス入力はマイナス入力より負極性の程度
が小さくなるので、比較器１４の出力は正極性に
なる。比較器１４の出力が高くなることは、試験
コンデンサCTの充電が始まつていることを示し
ている。
いるように電位VREFよりさらに負極性を示す。電
位VBATは比較器１４のプラス入力端子に印加さ
れるので、第２図に示すように比較器１４のプラ
ス入力はマイナス入力よりさらに負極性となり、
このため比較器１４の出力は負極性となる。しか
し、電位VBATがVDDに向つて立上がるとすぐに、
スレシヨールド電位VREFを越え、その時比較器１
４のプラス入力はマイナス入力より負極性の程度
が小さくなるので、比較器１４の出力は正極性に
なる。比較器１４の出力が高くなることは、試験
コンデンサCTの充電が始まつていることを示し
ている。
電流が試験コンデンサCTおよびスイツチＳ２
を通して流れる時、コンデンサの両端電圧は開路
バツテリ電圧に向つて指数関数的に時定数RCTで
増加する。ここでCTは試験コンデンサCTの電気
容量の値を示す。時間の関数としての電位VBAT
が第２図に示されている。VBAT電位がVREF電位よ
りも負極性を示すようになると（後者は実例とし
て、電位VDDに対して−0.9ボルトであり、一定電
位は典型的な積分回路によつて容易に得ることが
できる）、比較器１４の出力は今一度低電位にな
る。比較器１４の出力が高電位にある持続期間は
バツテリの内部抵抗Ｒの関数であり、これは以下
のように計算することができる。
を通して流れる時、コンデンサの両端電圧は開路
バツテリ電圧に向つて指数関数的に時定数RCTで
増加する。ここでCTは試験コンデンサCTの電気
容量の値を示す。時間の関数としての電位VBAT
が第２図に示されている。VBAT電位がVREF電位よ
りも負極性を示すようになると（後者は実例とし
て、電位VDDに対して−0.9ボルトであり、一定電
位は典型的な積分回路によつて容易に得ることが
できる）、比較器１４の出力は今一度低電位にな
る。比較器１４の出力が高電位にある持続期間は
バツテリの内部抵抗Ｒの関数であり、これは以下
のように計算することができる。
VBAT＝−VC〔１−exp（−ｔ／RCT）〕
但し、時間ｔはスイツチＳ２が閉じた時から計
測される。この式は以下のように変形することが
できる。
測される。この式は以下のように変形することが
できる。
Ｒ＝−ｔ／〔CTln（１＋VBAT／VC）〕
或る時点ｔ＝Ｔでは、VBAT＝VREFの時、比較器
１４の出力は再び低電位になる。この時は以下の
ようになる。
１４の出力は再び低電位になる。この時は以下の
ようになる。
Ｒ＝−Ｔ／〔CTln（１＋VREF／VC）〕
典型的なものとしては、VC＝2.8V、VREF＝−
0.9Vである。試験コンデンサの電気容量CT＝
0.1μFであるならば、比較器１４の出力が再度低
電位になるのはＴ＝200μsecの時であると推測で
きる。これらの値をＲのための式に代入するとＲ
＝5.2kΩとなる。
0.9Vである。試験コンデンサの電気容量CT＝
0.1μFであるならば、比較器１４の出力が再度低
電位になるのはＴ＝200μsecの時であると推測で
きる。これらの値をＲのための式に代入するとＲ
＝5.2kΩとなる。
比較器１４の出力が低電位になつた後、すなわ
ち所定の時間間隔の後、スイツチＳ１が再度閉じ
られるので、バツテリはペースメーカ回路本体に
電力を供給することができる。同時に、スイツチ
Ｓ２は開かれるので、試験コンデンサCTは回路
から外される。スイツチＳ３は開いた状態のまま
でよいので、すなわち閉じることができ、スイツ
チＳ２を閉じる前に試験コンデンサCTを完全に
放電させておくためにスイツチＳ３は次の試験サ
イクルの始めに閉じられる。時間間隔測定は重要
なことなので、試験コンデンサCTは完全に放電
されなければならない。（第２図に示されるよう
に、試験サイクル中にスイツチＳ２が開かれ、そ
して比較的遅れてスイツチＳ１が閉じられる。試
験コンデンサCTはその後、事実上これの両端の
電位差と同じところまで充電され、これは平常動
作時の付勢電位VSSよりも大きい。これは平常動
作を再度始める時に、何故VBATの値が多少降下
するかということである。試験コンデンサCTが
そのような限度まで充電される前に、万一試験サ
イクルが終るならば、第２図において電位VBAT
は上昇するというよりは降下傾向を示している。） 第３図の回路は、バツテリのインピーダンス試
験を実行するための、この発明の好ましい一実施
例である。第４図の波形は、第３図の回路動作の
特徴を明らかにするものである。第３図の左上に
は、端子VDD，VBATが示されており、これと共に
端子VDD，VSS間に接続されたバイパスコンデン
サCBも示されている。バツテリはこの図中には
示されていないが、端子VDD，VBATの左側でこれ
らの間に接続されている。比較器１４がこれのマ
イナス入力端子に印加される電位VREFと共に示さ
れている。第３図の左上すみにはまた、試験コン
デンサCT、３つのスイツチＳ１，Ｓ２およびＳ
３並びに端子VSSが示されている。スイツチＳ１，
Ｓ２はＮチヤネルのMOSFET素子（電界効果ト
ランジスタ）であり、スイツチＳ３はＰチヤネル
のMOSFET素子（電界効果トランジスタ）であ
る。第１図のペースメーカ回路本体である論理回
路１２もまた、第３図の左側に示されているよう
にその他の幾つかの信号を発生する。これらのう
ちの２つは、慣用の256Hzおよび32.768Hzのクロ
ツク信号である。論理回路１２で発生される他の
信号は、CLEAR，LOAD，CTR，PORおよび
SYNCである。
ち所定の時間間隔の後、スイツチＳ１が再度閉じ
られるので、バツテリはペースメーカ回路本体に
電力を供給することができる。同時に、スイツチ
Ｓ２は開かれるので、試験コンデンサCTは回路
から外される。スイツチＳ３は開いた状態のまま
でよいので、すなわち閉じることができ、スイツ
チＳ２を閉じる前に試験コンデンサCTを完全に
放電させておくためにスイツチＳ３は次の試験サ
イクルの始めに閉じられる。時間間隔測定は重要
なことなので、試験コンデンサCTは完全に放電
されなければならない。（第２図に示されるよう
に、試験サイクル中にスイツチＳ２が開かれ、そ
して比較的遅れてスイツチＳ１が閉じられる。試
験コンデンサCTはその後、事実上これの両端の
電位差と同じところまで充電され、これは平常動
作時の付勢電位VSSよりも大きい。これは平常動
作を再度始める時に、何故VBATの値が多少降下
するかということである。試験コンデンサCTが
そのような限度まで充電される前に、万一試験サ
イクルが終るならば、第２図において電位VBAT
は上昇するというよりは降下傾向を示している。） 第３図の回路は、バツテリのインピーダンス試
験を実行するための、この発明の好ましい一実施
例である。第４図の波形は、第３図の回路動作の
特徴を明らかにするものである。第３図の左上に
は、端子VDD，VBATが示されており、これと共に
端子VDD，VSS間に接続されたバイパスコンデン
サCBも示されている。バツテリはこの図中には
示されていないが、端子VDD，VBATの左側でこれ
らの間に接続されている。比較器１４がこれのマ
イナス入力端子に印加される電位VREFと共に示さ
れている。第３図の左上すみにはまた、試験コン
デンサCT、３つのスイツチＳ１，Ｓ２およびＳ
３並びに端子VSSが示されている。スイツチＳ１，
Ｓ２はＮチヤネルのMOSFET素子（電界効果ト
ランジスタ）であり、スイツチＳ３はＰチヤネル
のMOSFET素子（電界効果トランジスタ）であ
る。第１図のペースメーカ回路本体である論理回
路１２もまた、第３図の左側に示されているよう
にその他の幾つかの信号を発生する。これらのう
ちの２つは、慣用の256Hzおよび32.768Hzのクロ
ツク信号である。論理回路１２で発生される他の
信号は、CLEAR，LOAD，CTR，PORおよび
SYNCである。
POR信号は慣用の電力オン−リセツト信号で、
最初の電力アツプの時に回路を初期設定するのに
使用される。第４図に示されるように、POR信
号は短かい正極性のパルスで、ペースメーカの寿
命がくるまでの間に１回だけ、バツテリが最初に
論理回路１２に接続される時にのみ発生される。
（第４図において他の信号は各々のレベルで示さ
れているが、電力の印加かつPORパルスの発生
前の信号のレベルは重要な意味を持たないという
ことが理解されるべきである。）第３図のインバ
ータ１８はPORパルスを反転して信号を発
生する。POR信号および信号は共に第４図
に示されている。
最初の電力アツプの時に回路を初期設定するのに
使用される。第４図に示されるように、POR信
号は短かい正極性のパルスで、ペースメーカの寿
命がくるまでの間に１回だけ、バツテリが最初に
論理回路１２に接続される時にのみ発生される。
（第４図において他の信号は各々のレベルで示さ
れているが、電力の印加かつPORパルスの発生
前の信号のレベルは重要な意味を持たないという
ことが理解されるべきである。）第３図のインバ
ータ１８はPORパルスを反転して信号を発
生する。POR信号および信号は共に第４図
に示されている。
パルスはNANDゲート２０の入力端子に
印加され、これによつてNANDゲート２０の
RTEST出力は電力オン−リセツト初期設定の間
“Ｈ”レベルになる。それゆえフリツプフロツプ
２８がリセツトされる。パルスはまた
NANDゲート３０，３８の出力を“Ｈ”レベル
にし、これによつてフリツプフロツプ２２，３２
をリセツトする。POR信号はフリツプフロツプ
２４，２６を直接リセツトする。
印加され、これによつてNANDゲート２０の
RTEST出力は電力オン−リセツト初期設定の間
“Ｈ”レベルになる。それゆえフリツプフロツプ
２８がリセツトされる。パルスはまた
NANDゲート３０，３８の出力を“Ｈ”レベル
にし、これによつてフリツプフロツプ２２，３２
をリセツトする。POR信号はフリツプフロツプ
２４，２６を直接リセツトする。
CTR入力（バツテリ試験要求入力）は第４図
に示されるようにパルス化される。フリツプフロ
ツプ３２のＤ入力は“Ｈ”レベルに保持され、従
つてフリツプフロツプ３２はCTR信号が最初に
“Ｈ”レベルになつた時にセツトされる。フリツ
プフロツプ３２の出力、すなわちラ
インは通常“Ｈ”レベルであるが、第４図に示す
ようにフリツプフロツプ３２が最初にセツトされ
た時“Ｌ”レベルとなる。CTRラインが“Ｈ”
レベルになるだけでは試験サイクルが開始されな
い。補助的なSYNCパルスが必ず発生される。こ
の正極性のパルスはインバータ３４によつて反転
される。この時信号はインバータ３４
の出力と同様“Ｌ”レベルなので、NORゲート
３６の入力は共に“Ｌ”レベルであり、従つて
NORゲート３６の出力は“Ｈ”レベルになる。
フリツプフロツプ２２は従つてクロツク動作す
る。そのＤ入力端子はフリツプフロツプ２６の
出力端子に接続され、この出力従つてＤ入力は
最初は“Ｈ”レベルである。従つてフリツプフロ
ツプ２２セツトされると、そのＱ出力は“Ｈ”レ
ベルになる。この出力は第３図に示されたＱ１信
号である。第４図に示されているように、Ｑ１信
号はSYNCパルスの前端で“Ｈ”レベルになる。
これはフリツプフロツプ２２をセツトし、試験サ
イクルを開始させる。（この発明の図示された実
施例においては、CTRパルスは試験サイクルを
トリガするのに十分でなく、CTRパルスは回路
に準備をさせるもので事実上はSYNCパルスが試
験サイクルをトリガする。この二重制御は必要で
あれば、試験回路をペースメーカ回路中に生ずる
他の事象と同期させる。この発明の観点から、フ
リツプフロツプ２２のセツトを制御するために、
試験サイクルの開始時に或る種の信号を発生させ
ることが重要な総てである。
に示されるようにパルス化される。フリツプフロ
ツプ３２のＤ入力は“Ｈ”レベルに保持され、従
つてフリツプフロツプ３２はCTR信号が最初に
“Ｈ”レベルになつた時にセツトされる。フリツ
プフロツプ３２の出力、すなわちラ
インは通常“Ｈ”レベルであるが、第４図に示す
ようにフリツプフロツプ３２が最初にセツトされ
た時“Ｌ”レベルとなる。CTRラインが“Ｈ”
レベルになるだけでは試験サイクルが開始されな
い。補助的なSYNCパルスが必ず発生される。こ
の正極性のパルスはインバータ３４によつて反転
される。この時信号はインバータ３４
の出力と同様“Ｌ”レベルなので、NORゲート
３６の入力は共に“Ｌ”レベルであり、従つて
NORゲート３６の出力は“Ｈ”レベルになる。
フリツプフロツプ２２は従つてクロツク動作す
る。そのＤ入力端子はフリツプフロツプ２６の
出力端子に接続され、この出力従つてＤ入力は
最初は“Ｈ”レベルである。従つてフリツプフロ
ツプ２２セツトされると、そのＱ出力は“Ｈ”レ
ベルになる。この出力は第３図に示されたＱ１信
号である。第４図に示されているように、Ｑ１信
号はSYNCパルスの前端で“Ｈ”レベルになる。
これはフリツプフロツプ２２をセツトし、試験サ
イクルを開始させる。（この発明の図示された実
施例においては、CTRパルスは試験サイクルを
トリガするのに十分でなく、CTRパルスは回路
に準備をさせるもので事実上はSYNCパルスが試
験サイクルをトリガする。この二重制御は必要で
あれば、試験回路をペースメーカ回路中に生ずる
他の事象と同期させる。この発明の観点から、フ
リツプフロツプ２２のセツトを制御するために、
試験サイクルの開始時に或る種の信号を発生させ
ることが重要な総てである。
第４図に示されるように、フリツプフロツプ２
４はその後256Hzクロツクの次の立上りでクロツ
ク動作をする。そのＤ入力端子はＱ１ラインに接
続されているので、フリツプフロツプ２４がセツ
トされる。このフリツプフロツプ２４のＱ出力が
“Ｈ”レベルになる。これは、第４図に示す
CELLT信号（バツテリ試験信号）である。第１
図に関して上述した試験サイクルは、実際には、
CELLT信号が“Ｈ”レベルになる、すなわちフ
リツプフロツプ２４がセツトされる時に開始す
る。フリツプフロツプ２４がセツトされた時に
出力が“Ｌ”レベルになり、これによりNAND
ゲート３０の出力が“Ｈ”レベルになつてフリツ
プフロツプ２２をリセツトする。これは第４図に
示されており、CTRパルスの後の256Hzの波形の
最初の立上りにおいてＱ１信号が“Ｌ”レベルに
なる。同様に、NANDゲート３８はここでその
１つの入力が“Ｌ”レベルになつているので、そ
の出力は“Ｈ”レベルとなつてフリツプフロツプ
３２をリセツトする。第４図においては、
ENABLE信号がこの時“Ｈ”レベルになること
が示されている。NORゲート３６の出力はこの
時“Ｌ”レベルに保持されているので、CTR入
力のパルス化によつて別の試験サイクルが始まる
までフリツプフロツプ２２は再びセツトされるこ
とはできない。
４はその後256Hzクロツクの次の立上りでクロツ
ク動作をする。そのＤ入力端子はＱ１ラインに接
続されているので、フリツプフロツプ２４がセツ
トされる。このフリツプフロツプ２４のＱ出力が
“Ｈ”レベルになる。これは、第４図に示す
CELLT信号（バツテリ試験信号）である。第１
図に関して上述した試験サイクルは、実際には、
CELLT信号が“Ｈ”レベルになる、すなわちフ
リツプフロツプ２４がセツトされる時に開始す
る。フリツプフロツプ２４がセツトされた時に
出力が“Ｌ”レベルになり、これによりNAND
ゲート３０の出力が“Ｈ”レベルになつてフリツ
プフロツプ２２をリセツトする。これは第４図に
示されており、CTRパルスの後の256Hzの波形の
最初の立上りにおいてＱ１信号が“Ｌ”レベルに
なる。同様に、NANDゲート３８はここでその
１つの入力が“Ｌ”レベルになつているので、そ
の出力は“Ｈ”レベルとなつてフリツプフロツプ
３２をリセツトする。第４図においては、
ENABLE信号がこの時“Ｈ”レベルになること
が示されている。NORゲート３６の出力はこの
時“Ｌ”レベルに保持されているので、CTR入
力のパルス化によつて別の試験サイクルが始まる
までフリツプフロツプ２２は再びセツトされるこ
とはできない。
フリツプフロツプ２４が最初にセツトされ、そ
のＱ出力が“Ｌ”レベルになつてフリツプフロツ
プ２２，３２をリセツトした時、先に“Ｈ”レベ
ルになつていたNORゲート４０の入力は“Ｌ”
レベルになる。NORゲート４０の別の入力端子
は、まだ“Ｌ”レベルにあるフリツプフロツプ２
６のＱ出力端子に接続されている。従つて、
NORゲート４０の出力は導線DCAP（放電コンデ
ンサ）を“Ｈ”レベルにさせる。インバータ４２
の出力はこの時出力を“Ｌ”レベルにし、
スイツチＳ３を閉じさせる。このスイツチＳ３は
第１図に示されているように、試験コンデンサ
CTを放電するのに使用される。スイツチＳ３は、
試験コンデンサCTが完全に放電するのを確保す
るために、スイツチＳ１が開く直前に閉じられな
ければならない。
のＱ出力が“Ｌ”レベルになつてフリツプフロツ
プ２２，３２をリセツトした時、先に“Ｈ”レベ
ルになつていたNORゲート４０の入力は“Ｌ”
レベルになる。NORゲート４０の別の入力端子
は、まだ“Ｌ”レベルにあるフリツプフロツプ２
６のＱ出力端子に接続されている。従つて、
NORゲート４０の出力は導線DCAP（放電コンデ
ンサ）を“Ｈ”レベルにさせる。インバータ４２
の出力はこの時出力を“Ｌ”レベルにし、
スイツチＳ３を閉じさせる。このスイツチＳ３は
第１図に示されているように、試験コンデンサ
CTを放電するのに使用される。スイツチＳ３は、
試験コンデンサCTが完全に放電するのを確保す
るために、スイツチＳ１が開く直前に閉じられな
ければならない。
256Hzクロツク信号の次の立下がりで、インバ
ータ４４の出力は“Ｈ”レベルになつてフリツプ
フロツプ２６にクロツク動作させる。このフリツ
プフロツプ２６のＤ入力端子は、この時“Ｈ”レ
ベルにあるCELLTラインに接続されているの
で、フリツプフロツプ２６はセツトされＱ２ライ
ンは第４図に示すように、“Ｈ”レベルになる。
Ｑ２ラインは“Ｈ”レベルになると３つの事象を
生じさせる。第１には、NORゲート４０の出力
が“Ｌ”レベルになる。これによつて第４図に示
されているようにDCAP信号が“Ｌ”レベルにな
り、これはさらにスイツチＳ３を開かせる。この
時同時に第２図に示されているように、スイツチ
Ｓ１が開く。そして試験コンデンサCTはすでに
放電されており、スイツチＳ３が開くので充電試
験電流が流れ始めることができ、スイツチＳ１は
必ず開いているので、流れる電流が試験コンデン
サCTおよびバツテリの内部抵抗Ｒによつて測定
され、かつさもなければペースメーカ回路の残り
の部分によつて引き出される電流によつて影響さ
れない。フリツプフロツプ２６のＱ出力が今
“Ｌ”レベルであると、NORゲート５０の入力は
両方共に“Ｌ”レベルであり、出力は“Ｈ”レベ
ルになる。このNORゲート５０の出力端子は
OCBライン（開路バツテリライン）に接続され、
第４図はOCB信号が“Ｈ”レベルになることを
示す。インバータ５２は信号を反転させ、負極性
を示す信号はスイツチＳ１を開かせる。
ータ４４の出力は“Ｈ”レベルになつてフリツプ
フロツプ２６にクロツク動作させる。このフリツ
プフロツプ２６のＤ入力端子は、この時“Ｈ”レ
ベルにあるCELLTラインに接続されているの
で、フリツプフロツプ２６はセツトされＱ２ライ
ンは第４図に示すように、“Ｈ”レベルになる。
Ｑ２ラインは“Ｈ”レベルになると３つの事象を
生じさせる。第１には、NORゲート４０の出力
が“Ｌ”レベルになる。これによつて第４図に示
されているようにDCAP信号が“Ｌ”レベルにな
り、これはさらにスイツチＳ３を開かせる。この
時同時に第２図に示されているように、スイツチ
Ｓ１が開く。そして試験コンデンサCTはすでに
放電されており、スイツチＳ３が開くので充電試
験電流が流れ始めることができ、スイツチＳ１は
必ず開いているので、流れる電流が試験コンデン
サCTおよびバツテリの内部抵抗Ｒによつて測定
され、かつさもなければペースメーカ回路の残り
の部分によつて引き出される電流によつて影響さ
れない。フリツプフロツプ２６のＱ出力が今
“Ｌ”レベルであると、NORゲート５０の入力は
両方共に“Ｌ”レベルであり、出力は“Ｈ”レベ
ルになる。このNORゲート５０の出力端子は
OCBライン（開路バツテリライン）に接続され、
第４図はOCB信号が“Ｈ”レベルになることを
示す。インバータ５２は信号を反転させ、負極性
を示す信号はスイツチＳ１を開かせる。
NORゲート５０の出力が“Ｈ”レベルになつ
た時、正電位はインバータ５４，５６を介して送
られフリツプフロツプ２８にクロツク動作させ
る。フリツプフロツプ２８のＤ入力端子は正電位
に接続されているので、そのＱ出力は“Ｈ”レベ
ルになる。フリツプフロツプ２８のＱ出力、すな
わちTESTラインはスイツチＳ２のゲートに接続
されているのでスイツチＳ２がここで閉じる。２
つのインバータ５４，５６は第２図に示すよう
に、スイツチＳ１，Ｓ３の開放とスイツチＳ２の
閉成との間に短かい遅延を導入するために設けら
れている。第４図には、OCB信号が“Ｈ”レベ
ルになりDCAP信号が“Ｌ”レベルになるのと同
時にTEST信号が“Ｈ”レベルになることが示さ
れている。第２図に誇張して示されているよう
に、実際にはTEST信号はわずかに遅延される。
その理由は、電池からペースメーカ回路に流れる
全電流を試験電流が事実上流れ始める前に止める
ことが重要だからである。さもなければ、電位
VBATおよび試験コンデンサCTの充電は、ペース
メーカ回路さらにバツテリの内部抵抗によつて引
き出される電流の関数になる。電池から流れる全
電流をスイツチＳ２が閉じる前に止めることを確
保することにより、試験コンデンサCTを充電す
る電流のみ、その流れが時定数RCTだけによつて
測定されることが確実になる。
た時、正電位はインバータ５４，５６を介して送
られフリツプフロツプ２８にクロツク動作させ
る。フリツプフロツプ２８のＤ入力端子は正電位
に接続されているので、そのＱ出力は“Ｈ”レベ
ルになる。フリツプフロツプ２８のＱ出力、すな
わちTESTラインはスイツチＳ２のゲートに接続
されているのでスイツチＳ２がここで閉じる。２
つのインバータ５４，５６は第２図に示すよう
に、スイツチＳ１，Ｓ３の開放とスイツチＳ２の
閉成との間に短かい遅延を導入するために設けら
れている。第４図には、OCB信号が“Ｈ”レベ
ルになりDCAP信号が“Ｌ”レベルになるのと同
時にTEST信号が“Ｈ”レベルになることが示さ
れている。第２図に誇張して示されているよう
に、実際にはTEST信号はわずかに遅延される。
その理由は、電池からペースメーカ回路に流れる
全電流を試験電流が事実上流れ始める前に止める
ことが重要だからである。さもなければ、電位
VBATおよび試験コンデンサCTの充電は、ペース
メーカ回路さらにバツテリの内部抵抗によつて引
き出される電流の関数になる。電池から流れる全
電流をスイツチＳ２が閉じる前に止めることを確
保することにより、試験コンデンサCTを充電す
る電流のみ、その流れが時定数RCTだけによつて
測定されることが確実になる。
256Hzクロツクの次の立上り時に、フリツプフ
ロツプ２４は再度クロツク動作させられる。導線
Ｑ１はこの時“Ｌ”レベルなので、フリツプフロ
ツプ２４はリセツトされ第４図に示されるように
CELLT信号は“Ｌ”レベルになる。フリツプフ
ロツプ２４のＱ出力が再度“Ｈ”レベルになると
すぐに、NORゲート５０の出力は“Ｌ”レベル
になる。OCB信号はそれゆえ第４図に示される
ように“Ｌ”レベルとなり、スイツチＳ１が閉じ
るので、電池によるペースメーカへの通常の給電
を再び行うことができる。NANDゲート６０の
両方の入力はこの時“Ｈ”レベルであり、従つて
その出力は“Ｌ”レベルになる。これはNAND
ゲート２０の出力、すなわちRTEST信号を
“Ｈ”レベルにしてフリツプフロツプ２８をリセ
ツトする。それゆえ、第４図に示されるように
RTEST信号が“Ｈ”レベルになる時に、スイツ
チＳ２を開くためTEST信号が“Ｌ”レベルにな
る。第２図に示されているように、試験サイクル
の終わりにスイツチＳ１が閉じられスイツチＳ２
が開かれる。比較器１４の動作はスイツチＳ２が
開きスイツチＳ１が閉じた後は何も行われない。
ロツプ２４は再度クロツク動作させられる。導線
Ｑ１はこの時“Ｌ”レベルなので、フリツプフロ
ツプ２４はリセツトされ第４図に示されるように
CELLT信号は“Ｌ”レベルになる。フリツプフ
ロツプ２４のＱ出力が再度“Ｈ”レベルになると
すぐに、NORゲート５０の出力は“Ｌ”レベル
になる。OCB信号はそれゆえ第４図に示される
ように“Ｌ”レベルとなり、スイツチＳ１が閉じ
るので、電池によるペースメーカへの通常の給電
を再び行うことができる。NANDゲート６０の
両方の入力はこの時“Ｈ”レベルであり、従つて
その出力は“Ｌ”レベルになる。これはNAND
ゲート２０の出力、すなわちRTEST信号を
“Ｈ”レベルにしてフリツプフロツプ２８をリセ
ツトする。それゆえ、第４図に示されるように
RTEST信号が“Ｈ”レベルになる時に、スイツ
チＳ２を開くためTEST信号が“Ｌ”レベルにな
る。第２図に示されているように、試験サイクル
の終わりにスイツチＳ１が閉じられスイツチＳ２
が開かれる。比較器１４の動作はスイツチＳ２が
開きスイツチＳ１が閉じた後は何も行われない。
制御回路に関する限り、第４図に示すようにＱ
２信号およびRTEST信号がまだ“Ｈ”レベルで
ある以外は、すべての信号はここで最初の状態に
なつている。256Hzクロツク波形の次の立上がり
で、インバータ４４の出力は“Ｈ”レベルになつ
てフリツプフロツプ２６にクロツク動作させる。
CELLTラインはこの時“Ｌ”レベルであるの
で、フリツプフロツプ２６がリセツトされる。従
つてＱ２信号は“Ｌ”レベルになる。Ｑ２信号は
NANDゲート６０の１つの入力なので、NAND
ゲート６０の出力は“Ｈ”レベルになる。この
時、NANDゲート２０の入力は共に“Ｈ”レベ
ルなので、RTEST信号は“Ｌ”レベルとなる。
回路全体は元に戻り、CTRおよびSYNC指令パ
ルスの発生により、別のサイクルが続いて始ま
る。
２信号およびRTEST信号がまだ“Ｈ”レベルで
ある以外は、すべての信号はここで最初の状態に
なつている。256Hzクロツク波形の次の立上がり
で、インバータ４４の出力は“Ｈ”レベルになつ
てフリツプフロツプ２６にクロツク動作させる。
CELLTラインはこの時“Ｌ”レベルであるの
で、フリツプフロツプ２６がリセツトされる。従
つてＱ２信号は“Ｌ”レベルになる。Ｑ２信号は
NANDゲート６０の１つの入力なので、NAND
ゲート６０の出力は“Ｈ”レベルになる。この
時、NANDゲート２０の入力は共に“Ｈ”レベ
ルなので、RTEST信号は“Ｌ”レベルとなる。
回路全体は元に戻り、CTRおよびSYNC指令パ
ルスの発生により、別のサイクルが続いて始ま
る。
第３図に示されるように、信号VBATおよび基
準電圧は比較器１４のそれぞれの入力端子に印加
される。32.768kHzクロツク信号はNANDゲート
８０の一方の入力端子に印加され、比較器１４の
出力はNANDゲート８０のもう一方の入力に印
加される。CLEARラインには“Ｈ”レベルのパ
ルスが送られ、試験が始まる前に全フリツプフロ
ツプRFF１〜RFF６がリセツトされる。NAND
ゲート８０の出力が“Ｌ”レベルになつた時はい
つでもインバータ８２の出力が“Ｈ”レベルにな
つてフリツプフロツプRFF１のクロツク入力端
子に印加され、そして32.768kHzクロツクが“Ｈ”
レベルになり比較器１４の出力も“Ｈ”レベルで
ある時にのみ、NANDゲート８０の出力が“Ｌ”
レベルになる。第２図に示されている通り、
VBATがVREFを越えた時にのみ比較器１４の出力は
“Ｈ”レベルになる。６つのフリツプフロツプ
REF１〜REF６は６段カウンタを構成しており、
各段の出力端子は次の段のクロツク入力端子に
接続されている。従つてカウンタによるカウント
は、比較器１４の出力が“Ｈ”レベルである間の
時間間隔に直接比例する。32.768kHzクロツクは
約30マイクロ秒の時間間隔を送る。第２図および
第４図を参照するに２ミリ秒よりも短かい時間、
OCB信号が“Ｈ”レベルである、すなわちスイ
ツチＳ１が開く。比較器１４の出力がたとえ数十
ミリ秒間でも“Ｈ”レベルにあれば、それは数百
マイクロ秒に当るため、約30マイクロ秒の分解能
が適当である。
準電圧は比較器１４のそれぞれの入力端子に印加
される。32.768kHzクロツク信号はNANDゲート
８０の一方の入力端子に印加され、比較器１４の
出力はNANDゲート８０のもう一方の入力に印
加される。CLEARラインには“Ｈ”レベルのパ
ルスが送られ、試験が始まる前に全フリツプフロ
ツプRFF１〜RFF６がリセツトされる。NAND
ゲート８０の出力が“Ｌ”レベルになつた時はい
つでもインバータ８２の出力が“Ｈ”レベルにな
つてフリツプフロツプRFF１のクロツク入力端
子に印加され、そして32.768kHzクロツクが“Ｈ”
レベルになり比較器１４の出力も“Ｈ”レベルで
ある時にのみ、NANDゲート８０の出力が“Ｌ”
レベルになる。第２図に示されている通り、
VBATがVREFを越えた時にのみ比較器１４の出力は
“Ｈ”レベルになる。６つのフリツプフロツプ
REF１〜REF６は６段カウンタを構成しており、
各段の出力端子は次の段のクロツク入力端子に
接続されている。従つてカウンタによるカウント
は、比較器１４の出力が“Ｈ”レベルである間の
時間間隔に直接比例する。32.768kHzクロツクは
約30マイクロ秒の時間間隔を送る。第２図および
第４図を参照するに２ミリ秒よりも短かい時間、
OCB信号が“Ｈ”レベルである、すなわちスイ
ツチＳ１が開く。比較器１４の出力がたとえ数十
ミリ秒間でも“Ｈ”レベルにあれば、それは数百
マイクロ秒に当るため、約30マイクロ秒の分解能
が適当である。
一度フリツプフロツプRFF１〜RFF６が時間
間隔を現わすと（バツテリインピーダンス）、測
定バツテリの抵抗値を測定するために、記憶値が
ペースメーカの外に遠隔測定器で送信される。
LOADラインにはパルスが送られ、フリツプフ
ロツプRLAT１〜RLAT６をクロツク動作させ、
これによつて測定値がラツチされ得る。端子RQ
１〜RQ６における測定結果である６ビツト値
は、外部モニタに伝送するためにペースメーカ遠
隔測定回路（pacer telewetry circuit）で使用さ
れ得る。
間隔を現わすと（バツテリインピーダンス）、測
定バツテリの抵抗値を測定するために、記憶値が
ペースメーカの外に遠隔測定器で送信される。
LOADラインにはパルスが送られ、フリツプフ
ロツプRLAT１〜RLAT６をクロツク動作させ、
これによつて測定値がラツチされ得る。端子RQ
１〜RQ６における測定結果である６ビツト値
は、外部モニタに伝送するためにペースメーカ遠
隔測定回路（pacer telewetry circuit）で使用さ
れ得る。
この発明は１つの特定の実施例について述べら
れてきたが、この実施例は単に発明の主要部の適
用を示したものであると理解されるべきである。
多数の変形が可能であり、この発明の精神および
範囲から外れることなく別の構成を工夫すること
ができる。
れてきたが、この実施例は単に発明の主要部の適
用を示したものであると理解されるべきである。
多数の変形が可能であり、この発明の精神および
範囲から外れることなく別の構成を工夫すること
ができる。
第１図はこの発明の内部インピーダンス試験装
置の一実施例を機能的に示した回路図、第２図は
第１図の回路の動作を説明するための時間の関数
として示された波形図、第３図は第１図の回路の
制御を行う論理回路の回路図、第４図は第３図の
論理回路の動作を説明するための波形図である。 図において、Ｓ１は第１のスイツチ、Ｓ２は第
２のスイツチ、Ｓ３は第３のスイツチ、CTは試
験コンデンサ、CBはバイパスコンデンサ、１４
は比較器、VCはバツテリの電源、Ｒはバツテリ
の内部抵抗を示す。
置の一実施例を機能的に示した回路図、第２図は
第１図の回路の動作を説明するための時間の関数
として示された波形図、第３図は第１図の回路の
制御を行う論理回路の回路図、第４図は第３図の
論理回路の動作を説明するための波形図である。 図において、Ｓ１は第１のスイツチ、Ｓ２は第
２のスイツチ、Ｓ３は第３のスイツチ、CTは試
験コンデンサ、CBはバイパスコンデンサ、１４
は比較器、VCはバツテリの電源、Ｒはバツテリ
の内部抵抗を示す。
Claims (1)
- 【特許請求の範囲】 １ バツテリ、論理回路および上記バツテリを上
記論理回路の両端間に接続する手段を有する移植
可能な医用機器の上記バツテリの残存寿命を、上
記バツテリの内部インピーダンスを測定すること
によつて確認するための試験装置であつて、 試験コンデンサと、バツテリ試験の期間は上記
論理回路の両端間から上記バツテリを切り離すた
めの第１のスイツチと、上記バツテリ試験の期間
は上記試験コンデンサの両端間に上記バツテリを
接続するための第２のスイツチと、上記第１のス
イツチおよび第２のスイツチを共に操作するため
の手段と、上記バツテリ試験の際、上記第１のス
イツチおよび第２のスイツチが操作された時に、
上記試験コンデンサを充電する電流を検出して上
記バツテリの内部インピーダンスを測定するため
の手段と、上記論理回路の両端間に接続されて上
記バツテリにより充電され、上記第１のスイツチ
が操作された時に上記論理回路と共に上記バツテ
リと切り離され、上記論理回路に給電するための
バイパスコンデンサと、 を備えた移植可能な医用機器のバツテリの内部イ
ンピーダンス試験装置。 ２ 第２のスイツチの操作前に試験コンデンサを
放電させるための第３のスイツチを備えた請求項
１に記載の内部インピーダンス試験装置。 ３ 電流検出手段が、試験コンデンサの両端間の
電位差を基準レベルと比較するための手段と、上
記試験コンデンサの両端間の電位差が上記基準レ
ベルに達するまでに必要とする時間を測定するた
めの手段とを含む請求項２または３に記載の内部
インピーダンス試験装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US675625 | 1984-11-28 | ||
| US06/675,625 US4606350A (en) | 1984-11-28 | 1984-11-28 | Pacemaker battery impedance test circuit and method of operation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131760A JPS61131760A (ja) | 1986-06-19 |
| JPH0345662B2 true JPH0345662B2 (ja) | 1991-07-11 |
Family
ID=24711314
Family Applications (1)
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