JPH0344956A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0344956A JPH0344956A JP18096589A JP18096589A JPH0344956A JP H0344956 A JPH0344956 A JP H0344956A JP 18096589 A JP18096589 A JP 18096589A JP 18096589 A JP18096589 A JP 18096589A JP H0344956 A JPH0344956 A JP H0344956A
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- leads
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48091—Arched
-
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高速・高信頼性用半導体装置のインナーリ
ードの構造に関するものである。
ードの構造に関するものである。
第３図は従来の半導体装置を示す一部断面斜視図、第４
図は第３図のリードフレーム面で切断した平面断面図で
ある。
図は第３図のリードフレーム面で切断した平面断面図で
ある。
図において、１はモールド樹脂、２はリードであり、こ
のリード２は、前記モールド樹脂１内に配置されて金属
細線５により半導体チップ４の電極と接続されているイ
ンナーリード部２ａと、前記モールド樹脂１の外側に配
置されて外部電極と接続されているアウターリード部２
ｂとから構成される。３はダイパッドであり、その中央
に前記半導体チップ４をろう付は固定し台座としての役
割を果し、また半導体チップ４の裏面を接地する８ｉ能
も果している。
のリード２は、前記モールド樹脂１内に配置されて金属
細線５により半導体チップ４の電極と接続されているイ
ンナーリード部２ａと、前記モールド樹脂１の外側に配
置されて外部電極と接続されているアウターリード部２
ｂとから構成される。３はダイパッドであり、その中央
に前記半導体チップ４をろう付は固定し台座としての役
割を果し、また半導体チップ４の裏面を接地する８ｉ能
も果している。
近年、集積回路（ＩＣ）デバイスの高機能化の要求によ
りＩＣパッケージの多ビン化が進んで来ており、インナ
ーリード線長が伸び、インナーリード間隔も小さくなっ
て来ている。さらに、半導体装置が電気的に高速化され
ることにより、インナーリード線長が長い端子はノイズ
の影響を受は易くなり、また、インナーリード間隔が小
さくなると、クロストーク等の現象が生じ、入出力信号
の正常動作に障害を及ぼすことになる。すなわち、上記
従来の半導体装置の構造（第３図、第４図参照）では、
ノイズの影響、クロストーク現象の発生等を防ぐことは
できなかった。
りＩＣパッケージの多ビン化が進んで来ており、インナ
ーリード線長が伸び、インナーリード間隔も小さくなっ
て来ている。さらに、半導体装置が電気的に高速化され
ることにより、インナーリード線長が長い端子はノイズ
の影響を受は易くなり、また、インナーリード間隔が小
さくなると、クロストーク等の現象が生じ、入出力信号
の正常動作に障害を及ぼすことになる。すなわち、上記
従来の半導体装置の構造（第３図、第４図参照）では、
ノイズの影響、クロストーク現象の発生等を防ぐことは
できなかった。
この発明は上記のような問題点を解消することを目的と
するもので、インナーリードのリード線長が長くなり、
リード間隔が小さくなっても、ノイズの影響やクロスト
ーク等の現象が出ず、アウターリードに正常な入出力信
号を伝達するインナーリードを所持した半導体装置を提
供するものである。
するもので、インナーリードのリード線長が長くなり、
リード間隔が小さくなっても、ノイズの影響やクロスト
ーク等の現象が出ず、アウターリードに正常な入出力信
号を伝達するインナーリードを所持した半導体装置を提
供するものである。
この発明に係る半導体装置は、半導体チップが載置固定
されるダイパッドと、前記半導体チップと電気的に接続
される複数のインナーリードを有し、前記ダイパッドか
ら、前記インナーリード間に向けて延長リードを設けた
ことを特徴とするものである。
されるダイパッドと、前記半導体チップと電気的に接続
される複数のインナーリードを有し、前記ダイパッドか
ら、前記インナーリード間に向けて延長リードを設けた
ことを特徴とするものである。
この発明による延長リードは、各インナーリード間に配
設されシールドの役割を果たすので、半導体装置の動作
時に、各インナーリード間で発生するノイズや信号のク
ロストーク現象を防止するとが出来る。
設されシールドの役割を果たすので、半導体装置の動作
時に、各インナーリード間で発生するノイズや信号のク
ロストーク現象を防止するとが出来る。
以下、この発明の一実施例を図において説明する。第１
図はこの発明の一実施例による半導体装置を示す一部断
面斜視図、第２図は第１図のリードフレーム面で切断し
た平面断面図である。
図はこの発明の一実施例による半導体装置を示す一部断
面斜視図、第２図は第１図のリードフレーム面で切断し
た平面断面図である。
図において、１はモールド樹脂、２はリードであり、こ
のリード２は前記モールド樹脂１内に配置されて金属相
Ｉｉ５により半導体チップ４の電極と接続されているイ
ンナーリード部２ａと、前記モールド樹脂ｌの外側に配
置されて外部電極と接続されているアウターリード部２
ｂとから構成される。
のリード２は前記モールド樹脂１内に配置されて金属相
Ｉｉ５により半導体チップ４の電極と接続されているイ
ンナーリード部２ａと、前記モールド樹脂ｌの外側に配
置されて外部電極と接続されているアウターリード部２
ｂとから構成される。
３はダイパッドであり、その中央に前記半導体チップ４
をろう付は固定し台座としての役割を果し、また半導体
チップ４の裏面を接地する機能も果している。６は前記
ダイパッド３から延設された延長リードであり、前記イ
ンナ−リード２ａ間に配置されるものである（図中、斜
線部）。
をろう付は固定し台座としての役割を果し、また半導体
チップ４の裏面を接地する機能も果している。６は前記
ダイパッド３から延設された延長リードであり、前記イ
ンナ−リード２ａ間に配置されるものである（図中、斜
線部）。
次に動作について説明する。半導体チップ４がインナー
リード２ａ、アウターリード２ｂを介して外部装置と信
号の授受を行う際に、インナーリード２ａの間に配置さ
れている延長リード６には、ダイパッド４と同電位の電
圧が加わり、シールド効果を生む、そして、前記インナ
ーリード４の間に発生する信号間の干渉を除去する役割
を果す。
リード２ａ、アウターリード２ｂを介して外部装置と信
号の授受を行う際に、インナーリード２ａの間に配置さ
れている延長リード６には、ダイパッド４と同電位の電
圧が加わり、シールド効果を生む、そして、前記インナ
ーリード４の間に発生する信号間の干渉を除去する役割
を果す。
上記実施例における延長リード６は、ダイパッド形状を
変更することにより、インナ−リード２ａ間のシールド
効果を生じさせるものであるため、新たにシールド用と
して、モールド樹脂１の内部に特別な物質又は物体を設
ける必要はない、また、延長リード６の材料はダイパッ
ド３と同じ材料でよく、この延長部分（第２図の斜線部
分）の成形は、リードフレームを製作する際に行われる
ので、追加工する必要がない。また、この延長リードに
よれば、ＩＣパッケージが多ビン化されることにより、
インナーリード線長の長さが長い程、またインナーリー
ド間隔が小さい程、ノイズやクロストーク現象の防止に
効果が現われるように作用する。
変更することにより、インナ−リード２ａ間のシールド
効果を生じさせるものであるため、新たにシールド用と
して、モールド樹脂１の内部に特別な物質又は物体を設
ける必要はない、また、延長リード６の材料はダイパッ
ド３と同じ材料でよく、この延長部分（第２図の斜線部
分）の成形は、リードフレームを製作する際に行われる
ので、追加工する必要がない。また、この延長リードに
よれば、ＩＣパッケージが多ビン化されることにより、
インナーリード線長の長さが長い程、またインナーリー
ド間隔が小さい程、ノイズやクロストーク現象の防止に
効果が現われるように作用する。
なお、上記実施例においては表面実装デバイスを例にと
り説明したが、ＤＩＰタイプ、ＰＬＣＣタイプ、ＱＦＰ
タイプ、ＰＧＡタイプ等の他のＩＣパッケージにも適用
できる。
り説明したが、ＤＩＰタイプ、ＰＬＣＣタイプ、ＱＦＰ
タイプ、ＰＧＡタイプ等の他のＩＣパッケージにも適用
できる。
以上のように、この発明によればリードフレームのダイ
パッドをインナーリードの間に延長するよう構成したの
で、インナーリード線長の長さ、及びインナーリード間
が小さくなることにより発生するノイズの影響やクロス
トーク現象等を防止し、精度の高い半導体装置が得られ
る効果を奏する。
パッドをインナーリードの間に延長するよう構成したの
で、インナーリード線長の長さ、及びインナーリード間
が小さくなることにより発生するノイズの影響やクロス
トーク現象等を防止し、精度の高い半導体装置が得られ
る効果を奏する。
第１図はこの発明の一実施例による半導体装置を示す一
部断面斜視図、第２図は第１図の半導体装置においてリ
ードフレーム面で切断した平面断面図、第３図は従来の
半導体装置を示す一部断面斜視図、第４図は第３図の半
導体装置においてリードフレーム面で切断した平面断面
図である。 図において、１はモールド樹脂、２はリード、２ａはイ
ンナーリード部、２ｂはアウターリード部、３はダイパ
ッド、４は半導体チップ、５は金属細線、 ６は延長リードである。 なお、 図中同一符号は同−又は相当部分を示す。
部断面斜視図、第２図は第１図の半導体装置においてリ
ードフレーム面で切断した平面断面図、第３図は従来の
半導体装置を示す一部断面斜視図、第４図は第３図の半
導体装置においてリードフレーム面で切断した平面断面
図である。 図において、１はモールド樹脂、２はリード、２ａはイ
ンナーリード部、２ｂはアウターリード部、３はダイパ
ッド、４は半導体チップ、５は金属細線、 ６は延長リードである。 なお、 図中同一符号は同−又は相当部分を示す。
Claims (1)
- 半導体チップが載置固定されるダイパッドと、前記半導
体チップと電気的に接続される複数のインナーリードを
有し、前記ダイパッドから、前記インナーリード間に向
けて延長リードを設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18096589A JPH0344956A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18096589A JPH0344956A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344956A true JPH0344956A (ja) | 1991-02-26 |
Family
ID=16092379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18096589A Pending JPH0344956A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4318727A1 (de) * | 1992-06-05 | 1993-12-09 | Mitsubishi Electric Corp | Halbleitervorrichtung mit LOC-Struktur sowie dazugehöriges Herstellungsverfahren und dazugehöriger Zuführungsdraht-Rahmen |
-
1989
- 1989-07-13 JP JP18096589A patent/JPH0344956A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4318727A1 (de) * | 1992-06-05 | 1993-12-09 | Mitsubishi Electric Corp | Halbleitervorrichtung mit LOC-Struktur sowie dazugehöriges Herstellungsverfahren und dazugehöriger Zuführungsdraht-Rahmen |
| US5724726A (en) * | 1992-06-05 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Method of making leadframe for lead-on-chip (LOC) semiconductor device |
| DE4318727C2 (de) * | 1992-06-05 | 1998-03-12 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitervorrichtung mit LOC-Struktur sowie dazugehöriger Zuführungsdrahtrahmen |
| US5900582A (en) * | 1992-06-05 | 1999-05-04 | Mitsubishi Denki Kabushiki Kaisha | Lead frame including frame-cutting slit for lead-on-chip (LOC) semiconductor device and semiconductor device incorporating the lead frame |
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