JPH0342013B2 - - Google Patents
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- Publication number
- JPH0342013B2 JPH0342013B2 JP55006017A JP601780A JPH0342013B2 JP H0342013 B2 JPH0342013 B2 JP H0342013B2 JP 55006017 A JP55006017 A JP 55006017A JP 601780 A JP601780 A JP 601780A JP H0342013 B2 JPH0342013 B2 JP H0342013B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- clock
- signal
- bistable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
本発明は、フリツプフロツプ回路に関する。
半導体集積回路の製造技術の進歩にともない、
大規模集積回路（LSI）等の複雑な論理素子が出
現しているが、これらの試験は極めて困難であ
る。このような試験の問題を解決する方法として
スキヤン入出力系の採用が提案されている。スキ
ヤン入出力系の構成には各種の方法が知られてい
るが、本発明のフリツプフロツプ回路はシフト方
式のスキヤン入出力系に適用するものである。
大規模集積回路（LSI）等の複雑な論理素子が出
現しているが、これらの試験は極めて困難であ
る。このような試験の問題を解決する方法として
スキヤン入出力系の採用が提案されている。スキ
ヤン入出力系の構成には各種の方法が知られてい
るが、本発明のフリツプフロツプ回路はシフト方
式のスキヤン入出力系に適用するものである。
シフト方式のスキヤン入出力系は“FLT
（Fault Location Test）に適したフリツプ・フ
ロツプ回路”（昭和43年度電子通信学会全国大会
＃892）やＡ LOGIC DESIGN STRUCTURE
FOR LSI TESTABILITY（14 th DA
Conference）等に発表されており、それらのた
めのフリツプ・フロツプ回路も提案されている。
しかし、これらの既存のフリツプ・フロツプ回路
は回路の遅延時間のばらつきやシフト・クロツク
信号の時間的なずれによつて動作が不確実となつ
たり、従来広く用いられているTTLのIC、MSI
で一般的であるエツジ・トリガ動作のフリツプ・
フロツプ回路と使用法上で異なり、論理設計上で
使用しにくいという問題がある。
（Fault Location Test）に適したフリツプ・フ
ロツプ回路”（昭和43年度電子通信学会全国大会
＃892）やＡ LOGIC DESIGN STRUCTURE
FOR LSI TESTABILITY（14 th DA
Conference）等に発表されており、それらのた
めのフリツプ・フロツプ回路も提案されている。
しかし、これらの既存のフリツプ・フロツプ回路
は回路の遅延時間のばらつきやシフト・クロツク
信号の時間的なずれによつて動作が不確実となつ
たり、従来広く用いられているTTLのIC、MSI
で一般的であるエツジ・トリガ動作のフリツプ・
フロツプ回路と使用法上で異なり、論理設計上で
使用しにくいという問題がある。
これらの従来のフリツプ・フロツプ回路を図を
用いてより詳細に説明する。
用いてより詳細に説明する。
第１図のフリツプ・フロツプ回路では、第１の
双安定回路FFIは第１のクロツクCLK1によつて
データ１の信号を記憶し、第２の双安定回路FF2
は第２のクロツクCLK2によつてデータ２の信号
を記憶する。
双安定回路FFIは第１のクロツクCLK1によつて
データ１の信号を記憶し、第２の双安定回路FF2
は第２のクロツクCLK2によつてデータ２の信号
を記憶する。
第３の双安定回路FF3は第１のクロツクCLK1
と第２のクロツクCLK2の論理和の否定をクロツ
ク信号として受け取る。従つて、第１，第２双方
のクロツクが与えられていない場合のみ附勢され
てFF1、又はFF2の出力を受け取り記憶する。
と第２のクロツクCLK2の論理和の否定をクロツ
ク信号として受け取る。従つて、第１，第２双方
のクロツクが与えられていない場合のみ附勢され
てFF1、又はFF2の出力を受け取り記憶する。
このフリツプ・フロツプ回路を用いてシフトレ
ジスタを構成するには、FF3の出力を次段のフリ
ツプ・フロツプ回路のデータ２端子に接続し、こ
れを必要な段数だけ繰り返す。この構成において
シフト動作のために第２のクロツクCLK2が与え
られる。また、この状態ではCLK1は与えられて
いないものとする。
ジスタを構成するには、FF3の出力を次段のフリ
ツプ・フロツプ回路のデータ２端子に接続し、こ
れを必要な段数だけ繰り返す。この構成において
シフト動作のために第２のクロツクCLK2が与え
られる。また、この状態ではCLK1は与えられて
いないものとする。
クロツク２が与えられている状態ではFF2は
DATA2を取り込む状態にあり、一方FF3はクロ
ツクが与えられておらず、以前の状態を保持す
る。連続する２つのフリツプ・フロツプに与えら
れるクロツク２の信号間のズレが一定値以下の場
合は良いが、前段のフリツプ・フロツプ回路に与
えられるクロツク２が後段のフリツプ・フロツプ
回路に与えられるクロツク２より早くなると、前
段のクロツク２が消滅した時点で、前段のFF3は
前段のFF2の内容を複製し、このとき後段のクロ
ツク２はまだ与えられたままであるので、この前
段のFF2の状態が後段のFF2に複製され、結果と
して前段のFF2の状態が一度のクロツク２の変化
で後段のFF2に複製されるレーシングと呼ばれる
誤動作をひきおこす。
DATA2を取り込む状態にあり、一方FF3はクロ
ツクが与えられておらず、以前の状態を保持す
る。連続する２つのフリツプ・フロツプに与えら
れるクロツク２の信号間のズレが一定値以下の場
合は良いが、前段のフリツプ・フロツプ回路に与
えられるクロツク２が後段のフリツプ・フロツプ
回路に与えられるクロツク２より早くなると、前
段のクロツク２が消滅した時点で、前段のFF3は
前段のFF2の内容を複製し、このとき後段のクロ
ツク２はまだ与えられたままであるので、この前
段のFF2の状態が後段のFF2に複製され、結果と
して前段のFF2の状態が一度のクロツク２の変化
で後段のFF2に複製されるレーシングと呼ばれる
誤動作をひきおこす。
また第２図の回路ではFF2は独立のクロツク
CLK3によつて制御されており、シフト動作にあ
たつてCLK2とCLK3を重なり合わないように交
互に加えることによつてレーシングのない安定し
た動作が行なえる。
CLK3によつて制御されており、シフト動作にあ
たつてCLK2とCLK3を重なり合わないように交
互に加えることによつてレーシングのない安定し
た動作が行なえる。
しかし、第２図に示されたフリツプ・フロツプ
回路では通常の論理動作に際してクロツク１を印
加してDATA1の信号を取り込むことは広く用い
られている。エツジ・トリガ動作のフリツプ・フ
ロツプ回路と同様であるが、エツジ・トリガ動作
ではクロツク１が消滅すると同時にFF1の内容が
FF2に複製されるのに対して、第２図の回路では
クロツク３を印加しなければならない。このよう
な差のために、現在の標準的な設計であるエツ
ジ・トリガ動作のフリツプ・フロツプ回路を用い
た論理設計に適用することは困難である。
回路では通常の論理動作に際してクロツク１を印
加してDATA1の信号を取り込むことは広く用い
られている。エツジ・トリガ動作のフリツプ・フ
ロツプ回路と同様であるが、エツジ・トリガ動作
ではクロツク１が消滅すると同時にFF1の内容が
FF2に複製されるのに対して、第２図の回路では
クロツク３を印加しなければならない。このよう
な差のために、現在の標準的な設計であるエツ
ジ・トリガ動作のフリツプ・フロツプ回路を用い
た論理設計に適用することは困難である。
本発明の目的は遅延時間のばらつき等に影響さ
れず安定なシフト動作が可能であり、かつ、広く
用いられているエツジ・トリガ動作のフリツプ・
フロツプ回路と同一の動作をするフリツプ・フロ
ツプ回路を提供することである。
れず安定なシフト動作が可能であり、かつ、広く
用いられているエツジ・トリガ動作のフリツプ・
フロツプ回路と同一の動作をするフリツプ・フロ
ツプ回路を提供することである。
かかる本発明の特徴は、第１の双安定回路と、
第１のクロツク信号により「開」となり、第１の
入力信号を上記第１の双安定回路に加える第１の
ゲート回路と、第２のクロツク信号により「開」
となり、第２の入力信号を上記第１の双安定回路
に加える第２のゲート回路と、第２の双安定回路
と、よりなるフリツプフロツプ回路において、 上記第１の双安定回路は、上記フリツプフロツ
プ回路への上記第１のクロツク信号印加中におい
て上記第１のクロツクが反転する時点で上記第１
のゲート回路の出力信号を保持する動作を行い、
上記フリツプフロツプ回路への上記第２のクロツ
ク信号印加中において上記第２のクロツク信号に
より上記第２のゲート回路の出力信号を保持し、 上記第２の双安定回路は、上記フリツプフロツ
プ回路への上記第１のクロツク信号印加中におい
て反転された上記第１のクロツク信号により上記
第１の双安定回路の出力を複製し、フリツプフロ
ツプ回路としてエツジトリガ動作を行い、上記フ
リツプフロツプ回路への上記第２のクロツク信号
印加中において上記第２のクロツク信号と重なり
合わない第３のクロツク信号により上記第１の双
安定回路の出力を複製する構成を具備することに
ある。
第１のクロツク信号により「開」となり、第１の
入力信号を上記第１の双安定回路に加える第１の
ゲート回路と、第２のクロツク信号により「開」
となり、第２の入力信号を上記第１の双安定回路
に加える第２のゲート回路と、第２の双安定回路
と、よりなるフリツプフロツプ回路において、 上記第１の双安定回路は、上記フリツプフロツ
プ回路への上記第１のクロツク信号印加中におい
て上記第１のクロツクが反転する時点で上記第１
のゲート回路の出力信号を保持する動作を行い、
上記フリツプフロツプ回路への上記第２のクロツ
ク信号印加中において上記第２のクロツク信号に
より上記第２のゲート回路の出力信号を保持し、 上記第２の双安定回路は、上記フリツプフロツ
プ回路への上記第１のクロツク信号印加中におい
て反転された上記第１のクロツク信号により上記
第１の双安定回路の出力を複製し、フリツプフロ
ツプ回路としてエツジトリガ動作を行い、上記フ
リツプフロツプ回路への上記第２のクロツク信号
印加中において上記第２のクロツク信号と重なり
合わない第３のクロツク信号により上記第１の双
安定回路の出力を複製する構成を具備することに
ある。
以下本発明を図面を用いて説明する。第３図は
本発明の一実施例を示す図である。
本発明の一実施例を示す図である。
第１の双安定回路１はアンド回路５と結線によ
つて作られるノア回路（オアー否定回路）８及び
否定回路９が環を構成し、記憶動作を行なう。ア
ンド回路３はクロツクCLK1が加えられた時のみ
DATA1の信号を取り込むためのものであり、同
様にアンド回路４はクロツクCLK2が加えられた
時DATA2の信号を取り込むためのものである。
否定回路６，７はそれぞれアンド回路３，４に適
当な極性のクロツク信号を供給するために用いら
れている。ここで、アンド回路３と否定回路６が
第１のゲート回路を、またアンド回路４と否定回
路７が第２のゲート回路をそれぞれ構成する。
つて作られるノア回路（オアー否定回路）８及び
否定回路９が環を構成し、記憶動作を行なう。ア
ンド回路３はクロツクCLK1が加えられた時のみ
DATA1の信号を取り込むためのものであり、同
様にアンド回路４はクロツクCLK2が加えられた
時DATA2の信号を取り込むためのものである。
否定回路６，７はそれぞれアンド回路３，４に適
当な極性のクロツク信号を供給するために用いら
れている。ここで、アンド回路３と否定回路６が
第１のゲート回路を、またアンド回路４と否定回
路７が第２のゲート回路をそれぞれ構成する。
第２の双安定回路２は４つのナンド回路（アン
ド−否定回路）からなつている。ナンド回路１
０，１１は互いに逆の極性の第１の双安定回路１
の出力を受けとり、クロツクCLK1が存在せず、
かつ、クロツクCLK3が存在する場合にのみナン
ド回路１２，１３に信号を伝達する。ナンド回路
１２とナンド回路１３はそれぞれの出力を入力す
るように結線して環を構成し、前段のナンド回路
１０と１１からの出力信号を保持するものであ
る。アンド回路１０，１１は第２のゲート部を構
成する。
ド−否定回路）からなつている。ナンド回路１
０，１１は互いに逆の極性の第１の双安定回路１
の出力を受けとり、クロツクCLK1が存在せず、
かつ、クロツクCLK3が存在する場合にのみナン
ド回路１２，１３に信号を伝達する。ナンド回路
１２とナンド回路１３はそれぞれの出力を入力す
るように結線して環を構成し、前段のナンド回路
１０と１１からの出力信号を保持するものであ
る。アンド回路１０，１１は第２のゲート部を構
成する。
また、否定回路１４，１５はそれぞれCLK2，
CLK1の極性を反転するために用いられている。
CLK1の極性を反転するために用いられている。
このようなフリツプ・フロツプ回路において、
通常の論理動作時にはCLK3信号を常時与える。
これによつてナンド回路１０，１１はCLK1の逆
極性の信号のみで制御される。
通常の論理動作時にはCLK3信号を常時与える。
これによつてナンド回路１０，１１はCLK1の逆
極性の信号のみで制御される。
また、通常の論理動作時にはCLK2は印加され
ずDATA2の入力は無視される。
ずDATA2の入力は無視される。
従つて、CLK1が印加されるとDATA1の信号
がアンド回路３を通してアンド回路５、ノア回路
８、否定回路９で構成される記憶部に伝達され
る。一方第２の双安定回路２においてはCLK1の
逆極性の信号でナンド回路１０，１１が制御され
るため、第一の双安定回路１の出力は無視され、
双安定回路２は以前の状態を保持する。CLK1が
消滅する時点で双安定回路１は保持状態に切り替
り、双安定回路２は逆に双安定回路１の出力を複
製する。この動作はCLK1が消滅するエツジの
DATA1の状態がフリツプ・フロツプ回路に記憶
されるエツジ・トリガ動作である。一方、シフト
動作を行なうには、CLK1は印加せず、DATA1
の信号は無視する。
がアンド回路３を通してアンド回路５、ノア回路
８、否定回路９で構成される記憶部に伝達され
る。一方第２の双安定回路２においてはCLK1の
逆極性の信号でナンド回路１０，１１が制御され
るため、第一の双安定回路１の出力は無視され、
双安定回路２は以前の状態を保持する。CLK1が
消滅する時点で双安定回路１は保持状態に切り替
り、双安定回路２は逆に双安定回路１の出力を複
製する。この動作はCLK1が消滅するエツジの
DATA1の状態がフリツプ・フロツプ回路に記憶
されるエツジ・トリガ動作である。一方、シフト
動作を行なうには、CLK1は印加せず、DATA1
の信号は無視する。
CLK2を印加することによつてDATA2の信号
が双安定回路１に記憶される。CLK1が印加され
ない状態では否定回路１５の出力である逆極性の
信号は附勢された状態でありナンド回路１０，１
１はCLK3信号のみで制御される。
が双安定回路１に記憶される。CLK1が印加され
ない状態では否定回路１５の出力である逆極性の
信号は附勢された状態でありナンド回路１０，１
１はCLK3信号のみで制御される。
従つてCLK3信号を印加することによつて第一
の双安定回路１の状態を双安定回路２に複製す
る。
の双安定回路１の状態を双安定回路２に複製す
る。
シフト動作では互いに重なり合わないクロツク
信号CLK2とCLK3を印加することにより、第１
図の回路の欠点であつたレーシングの問題をさけ
ることができる。
信号CLK2とCLK3を印加することにより、第１
図の回路の欠点であつたレーシングの問題をさけ
ることができる。
また、CLK2とCLK3のクロツク信号を同時に
印加することによつてDATA2の信号をアンド回
路４、ノア回路８、否定回路９、ナンド回路１
１、ナンド回路１３、又はアンド回路４、ノア回
路８、ナンド回路１０、ナンド回路１２、ナンド
回路１３と伝ぱんさせることができる。この性質
から任意の数のフリツプ・フロツプ回路を直列に
接続しても、その最初のDATA2入力と最終段の
出力OuTが一致する筈であり、これを利用して
簡単に直列に接続された多数のフリツプ・フロツ
プ回路の良否の判定をすることができる。第１図
の回路では第３の双安定回路のクロツクは常に第
１又は第２のクロツクと逆極性であり、このよう
な簡単な検査法は採用できない。
印加することによつてDATA2の信号をアンド回
路４、ノア回路８、否定回路９、ナンド回路１
１、ナンド回路１３、又はアンド回路４、ノア回
路８、ナンド回路１０、ナンド回路１２、ナンド
回路１３と伝ぱんさせることができる。この性質
から任意の数のフリツプ・フロツプ回路を直列に
接続しても、その最初のDATA2入力と最終段の
出力OuTが一致する筈であり、これを利用して
簡単に直列に接続された多数のフリツプ・フロツ
プ回路の良否の判定をすることができる。第１図
の回路では第３の双安定回路のクロツクは常に第
１又は第２のクロツクと逆極性であり、このよう
な簡単な検査法は採用できない。
第３図の実施例ではゲート回路１０，１１はナ
ンド回路であつたが、アンド回路であつても良
く、CLK1の逆極性の信号に替えてCLK1，
CLK3に替えてCLK3の逆極性の信号を用いるこ
とによつてオアまたはノア回路を用いることがで
きる。
ンド回路であつたが、アンド回路であつても良
く、CLK1の逆極性の信号に替えてCLK1，
CLK3に替えてCLK3の逆極性の信号を用いるこ
とによつてオアまたはノア回路を用いることがで
きる。
オア−ノア回路を用いた場合の実施例を第４図
に示す。
に示す。
第一の双安定回路２１と第２の双安定回路２２
とクロツク信号の極性を適当にするためのゲート
回路２６，２７，３０，３６，３７，３８から成
る。第一の双安定回路２１第３図のアンド回路
３，４，５がノア回路２３，２４，２５となつて
いるが実質的に同じ動作を行なう。
とクロツク信号の極性を適当にするためのゲート
回路２６，２７，３０，３６，３７，３８から成
る。第一の双安定回路２１第３図のアンド回路
３，４，５がノア回路２３，２４，２５となつて
いるが実質的に同じ動作を行なう。
第２の双安定回路２２はオア−ノア回路３０の
出力によつて制御され回路３０のオア側の出力４
０が附勢された時に双安定回路２１の出力を複製
する。オア−ノア回路３０の入力はCLK1と同極
性の信号41とCLK3の逆極性の信号42であり、従
つて双安定回路２は正極性のCLK1と逆極性の
CLK3の論理和で附勢される。
出力によつて制御され回路３０のオア側の出力４
０が附勢された時に双安定回路２１の出力を複製
する。オア−ノア回路３０の入力はCLK1と同極
性の信号41とCLK3の逆極性の信号42であり、従
つて双安定回路２は正極性のCLK1と逆極性の
CLK3の論理和で附勢される。
結果として第４図のフリツプ・フロツプ回路は
第３図のフリツプ・フロツプ回路と同等の動作を
する。
第３図のフリツプ・フロツプ回路と同等の動作を
する。
以上の通り、本発明によれば安定なシフト動作
が可能であり、エツジ・トリガ動作のフリツプ・
フロツプ回路が実現される。
が可能であり、エツジ・トリガ動作のフリツプ・
フロツプ回路が実現される。
従つて、論理回路の設計にあたつて従来から蓄
積されたフリツプ・フロツプ回路の使用法を変更
することなしに適用することが可能となる。ま
た、大規模集積回路の開発に先だつて論理設計の
正当性を確認するために作成されるハードウエ
ア・シミユレータにも広く市販されているIC，
MSIを用いることができる。
積されたフリツプ・フロツプ回路の使用法を変更
することなしに適用することが可能となる。ま
た、大規模集積回路の開発に先だつて論理設計の
正当性を確認するために作成されるハードウエ
ア・シミユレータにも広く市販されているIC，
MSIを用いることができる。
第１図および第２図は従来のフリツプフロツプ
回路を示す図、第３図は本発明の一実施例を示す
図、第４図は他の実施例を示す図である。 図において、１は第１の双安定回路、２は第２
の双安定回路、３，４，５はアンド回路、６，
７，９は否定回路、８はノア回路、１０，１１，
１２，１３はナンド回路を示す。
回路を示す図、第３図は本発明の一実施例を示す
図、第４図は他の実施例を示す図である。 図において、１は第１の双安定回路、２は第２
の双安定回路、３，４，５はアンド回路、６，
７，９は否定回路、８はノア回路、１０，１１，
１２，１３はナンド回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の双安定回路と、 第１のクロツク信号により「開」となり、第１
の入力信号を上記第１の双安定回路に加える第１
のゲート回路と、第２のクロツク信号により
「開」となり、第２の入力信号を上記第１の双安
定回路に加える第２のゲート回路と、 第２の双安定回路と、 よりなるフリツプフロツプ回路において、 上記第１の双安定回路は、 上記フリツプフロツプ回路への上記第１のクロ
ツク信号印加中において上記第１のクロツクが反
転する時点で上記第１のゲート回路の出力信号を
保持する動作を行い、 上記フリツプフロツプ回路への上記第２のクロ
ツク信号印加中において上記第２のクロツク信号
により上記第２のゲート回路の出力信号を保持
し、 上記第２の双安定回路は、 上記フリツプフロツプ回路への上記第１のクロ
ツク信号印加中において反転された上記第１のク
ロツク信号により上記第１の双安定回路の出力を
複製し、フリツプフロツプ回路としてエツジトリ
ガ動作を行い、 上記フリツプフロツプ回路への上記第２のクロ
ツク信号印加中において上記第２のクロツク信号
と重なり合わない第３のクロツク信号により上記
第１の双安定回路の出力を複製する ことを特徴とするフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP601780A JPS56103529A (en) | 1980-01-22 | 1980-01-22 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP601780A JPS56103529A (en) | 1980-01-22 | 1980-01-22 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56103529A JPS56103529A (en) | 1981-08-18 |
| JPH0342013B2 true JPH0342013B2 (ja) | 1991-06-25 |
Family
ID=11626920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP601780A Granted JPS56103529A (en) | 1980-01-22 | 1980-01-22 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56103529A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554466A (en) * | 1982-12-01 | 1985-11-19 | International Business Machines Corp. | Edge-triggered latch circuit conforming to LSSD rules |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335464A (en) * | 1976-09-14 | 1978-04-01 | Nec Corp | Main and subordinate flip flop circuit |
| JPS554684A (en) * | 1978-06-27 | 1980-01-14 | Nec Corp | Test device for logic circuit |
-
1980
- 1980-01-22 JP JP601780A patent/JPS56103529A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56103529A (en) | 1981-08-18 |
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