JPH0340162A - ワンチップマイクロコンピュータ - Google Patents
ワンチップマイクロコンピュータInfo
- Publication number
- JPH0340162A JPH0340162A JP1176178A JP17617889A JPH0340162A JP H0340162 A JPH0340162 A JP H0340162A JP 1176178 A JP1176178 A JP 1176178A JP 17617889 A JP17617889 A JP 17617889A JP H0340162 A JPH0340162 A JP H0340162A
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- bus
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 37
- 239000013256 coordination polymer Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 230000008676 import Effects 0.000 description 1
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- Bus Control (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ワンチップマイクロコンピュータに関し、ＲＯＭの動作
速度をより高速にすることなく、簡単な構成で全体の動
作速度を高速にすることを目的とし、 ＣＰＬＩとＲＯＭ及び周辺回路とがデータバスを介して
接続されたワンチップマイクロコンピュータにおいて、
該データバスは互いに独立なＲＯＭ用データバスと周辺
回路用データバスとを有し、該ＲＯＭ用データバス上の
データと該周辺回路用データバス上のデータとを選択的
に該ＣＰＬＩのデータ入力端子に供給するセレクタを備
えて構成する。
速度をより高速にすることなく、簡単な構成で全体の動
作速度を高速にすることを目的とし、 ＣＰＬＩとＲＯＭ及び周辺回路とがデータバスを介して
接続されたワンチップマイクロコンピュータにおいて、
該データバスは互いに独立なＲＯＭ用データバスと周辺
回路用データバスとを有し、該ＲＯＭ用データバス上の
データと該周辺回路用データバス上のデータとを選択的
に該ＣＰＬＩのデータ入力端子に供給するセレクタを備
えて構成する。
［産業上の利用分野］
本発明はワンチップマイクロコンピュータに関する。
［従来の技術」
ワンチップマイクロコンピュータは、ＣＰＩＪ。
ＲＯＭ及び周辺回路を別々のチップで構成した複数チッ
プマイクロコンピュータよりもシステム構成が簡単にな
るが、制御対象に対する処理速度が比較的低いので、よ
り高速化することが要求されている。
プマイクロコンピュータよりもシステム構成が簡単にな
るが、制御対象に対する処理速度が比較的低いので、よ
り高速化することが要求されている。
第４図は従来のワンチップマイクロコンピュータの要部
構成を示す。ＣＰＩＩＩＯとＲＯＭ１２及び周辺回路１
４．１６とは、プリチャージ線で構成されたデータバス
２６を介して接続されている。データバス２６は第５図
（Ｆ）に示す如く、同図（Ｂ）に示すクロックφ２が高
レベルである間プリチャージされる。次に、同図（Ｄ）
又は（Ｅ）に示すリード信号に基づいてＲＯＭ１２、周
辺回路１４又は１６からデータバス２６に取り出される
データに基づいて、データバス２６の各線の電荷が選択
的に放電される。次に、このデータバス２６上のデータ
がクロックφ１でラッチ回路２４に保持される。次に、
第５図（Ｇ）に示す如く、ＣＰＵｌ０のデータ入力端子
ＤＩに供給される。ＣＰｕ１０は、第５図（Ｈ）に示す
如く、クロックφ２が高レベルの間、データ入力端子Ｄ
Ｉからデータを取り込む。
構成を示す。ＣＰＩＩＩＯとＲＯＭ１２及び周辺回路１
４．１６とは、プリチャージ線で構成されたデータバス
２６を介して接続されている。データバス２６は第５図
（Ｆ）に示す如く、同図（Ｂ）に示すクロックφ２が高
レベルである間プリチャージされる。次に、同図（Ｄ）
又は（Ｅ）に示すリード信号に基づいてＲＯＭ１２、周
辺回路１４又は１６からデータバス２６に取り出される
データに基づいて、データバス２６の各線の電荷が選択
的に放電される。次に、このデータバス２６上のデータ
がクロックφ１でラッチ回路２４に保持される。次に、
第５図（Ｇ）に示す如く、ＣＰＵｌ０のデータ入力端子
ＤＩに供給される。ＣＰｕ１０は、第５図（Ｈ）に示す
如く、クロックφ２が高レベルの間、データ入力端子Ｄ
Ｉからデータを取り込む。
したがって、第５図に示す如く、アドレスバス１８上の
ＲＯＭアドレスが確定してからＲＯＭＵ−ド信号が立ち
上がる迄の時間ｔ１内に、１１０Ｍ１２の出力が確定し
ている必要がある。
ＲＯＭアドレスが確定してからＲＯＭＵ−ド信号が立ち
上がる迄の時間ｔ１内に、１１０Ｍ１２の出力が確定し
ている必要がある。
［発明が解決しようとする課題］
しかし、ワンチップマイクロコンピュータの内蔵１’ｌ
ＯＭはその回路構成上ＣＰＩＩや周辺回路に比し動作速
度が遅く、出力確定時間が比較的長いため、クロック周
波数を高くしてワンチップマイクロコンピュータ全体の
動作速度を高速化しようとすると、ＣＰ［Ｉが内蔵ＲＯ
Ｍのデータを確実に読み取ることができなくなるという
問題点があった。
ＯＭはその回路構成上ＣＰＩＩや周辺回路に比し動作速
度が遅く、出力確定時間が比較的長いため、クロック周
波数を高くしてワンチップマイクロコンピュータ全体の
動作速度を高速化しようとすると、ＣＰ［Ｉが内蔵ＲＯ
Ｍのデータを確実に読み取ることができなくなるという
問題点があった。
本発明の目的は、このような問題点に鑑み、ＲＯＭの動
作速度をより高速にすることなく、簡単な構成で全体の
動作速度を高速にすることことが可能なワンチップマイ
クロコンピュータを提供することにある。
作速度をより高速にすることなく、簡単な構成で全体の
動作速度を高速にすることことが可能なワンチップマイ
クロコンピュータを提供することにある。
［課題を解決するための手段］
第１図は本発明の原理構成を示す。
ＣＰ［１１０と周辺回路１４とは、周辺データバス２６
Ａを介して接続され、ＣＰＵｌ０とＲＯＭ１２とは、Ｒ
ＯＭデータバス２６Ｂを介して接続されている。
Ａを介して接続され、ＣＰＵｌ０とＲＯＭ１２とは、Ｒ
ＯＭデータバス２６Ｂを介して接続されている。
周辺データバス２６ＡとＲＯＭデータバス２６Ｂとは互
いに独立である。
いに独立である。
周辺データバス２６Ａ上のデータとＲＤＭデータバス２
６Ｂ上のデータとは、セレクタ３０により選択的にＣＰ
ＩＪＩ Ｏのデータ入力端子ＤＩに供給される。周辺デ
ータバス２６’Ａ上のデータを保持するラッチ回路２４
は、必要に応じて設ける。
６Ｂ上のデータとは、セレクタ３０により選択的にＣＰ
ＩＪＩ Ｏのデータ入力端子ＤＩに供給される。周辺デ
ータバス２６’Ａ上のデータを保持するラッチ回路２４
は、必要に応じて設ける。
［作用］
従来では、第５図に示す如く、アドレスバス上のＲＯＭ
アドレスが確定してからＲＯＭ ！ｌ−ド信号が立ち上
がる迄の時間ｔ１内に、ＲＯＭ１２の出力が確定してい
る必要があったが、本発明では、アドレスバス上にＲＯ
Ｍアドレスが確定してからＣＰＩＩＩＯがそのデータ入
力端子Ｄ１からデータを取り込む迄の時間ｔ２内に、Ｒ
ＯＭ１２の出力゛データが確定しておればよい。クロッ
ク周波数が従来と同一であればｊ２＞ｊ＋である。
アドレスが確定してからＲＯＭ ！ｌ−ド信号が立ち上
がる迄の時間ｔ１内に、ＲＯＭ１２の出力が確定してい
る必要があったが、本発明では、アドレスバス上にＲＯ
Ｍアドレスが確定してからＣＰＩＩＩＯがそのデータ入
力端子Ｄ１からデータを取り込む迄の時間ｔ２内に、Ｒ
ＯＭ１２の出力゛データが確定しておればよい。クロッ
ク周波数が従来と同一であればｊ２＞ｊ＋である。
よって、ＣＰＵの構成を変更したりＲＯＭの動作速度を
より高速にしたりすることなく、クロック周波数を従来
よりも高くしてワンチップマイクロコンピュータ全体の
動作速度を高速にすることができる。
より高速にしたりすることなく、クロック周波数を従来
よりも高くしてワンチップマイクロコンピュータ全体の
動作速度を高速にすることができる。
［実施例］
以下、図面に基づいて本発明の一実施例を説明する。
第２図はワンチップマイクロコンピュータの要部構成を
示す。
示す。
ＣＰＩ１１０ノアドレス出力端子ＡＤとｌｌ０Ｍ１２、
周辺回路１４及び１６のアドレス入力端子とは、アドレ
スバス１８で接続されている。周辺回路１４．１Ｇは、
ＣＰＩｌｌｏとの間でデータの授受を行うＲＯＭ以外の
回路であり、例えばタイマ、Ａ／Ｄ変換器、Ｄ／Ａ変換
器又は■／○インターフェイス回路等である。ＲＯＭ１
２、周辺回路１４及び１６の各リード端子Ｒには、ＣＰ
ＩＩＩＯから制御信号線２０を介してリード信号が供給
され、周辺回路１４．１６の各ライト端子Ｗには、ＣＰ
［１１０から制御信号線２２を介してライト信号が供給
される。
周辺回路１４及び１６のアドレス入力端子とは、アドレ
スバス１８で接続されている。周辺回路１４．１Ｇは、
ＣＰＩｌｌｏとの間でデータの授受を行うＲＯＭ以外の
回路であり、例えばタイマ、Ａ／Ｄ変換器、Ｄ／Ａ変換
器又は■／○インターフェイス回路等である。ＲＯＭ１
２、周辺回路１４及び１６の各リード端子Ｒには、ＣＰ
ＩＩＩＯから制御信号線２０を介してリード信号が供給
され、周辺回路１４．１６の各ライト端子Ｗには、ＣＰ
［１１０から制御信号線２２を介してライト信号が供給
される。
ＣＰ［１１０のデータ出力端子ＤＯと、周辺回路１４及
び１６のデータ入出力端子と、ラッチ回路２４のデータ
入力端子とは、プリチャージ線からなる周辺データバス
２６Ａで接続されている。周辺回路１４．１６から出力
されるデータは、ＣＰＵｌ０から制御信号線２８を介し
て供給されるクロックφ１によりラッチ回路２４に保持
される。
び１６のデータ入出力端子と、ラッチ回路２４のデータ
入力端子とは、プリチャージ線からなる周辺データバス
２６Ａで接続されている。周辺回路１４．１６から出力
されるデータは、ＣＰＵｌ０から制御信号線２８を介し
て供給されるクロックφ１によりラッチ回路２４に保持
される。
方、ＲＯＭＩ ２のデータ出力端子は、周辺データバス
２６Ａとは独立の、非プリチャージ線からなるＲＯＭデ
ータバス２６Ｂに接続されている。
２６Ａとは独立の、非プリチャージ線からなるＲＯＭデ
ータバス２６Ｂに接続されている。
このＲＯＭデータバス２６Ｂと、ラッチ回路２４のデー
タ出力端子とは、セレクタ３ｏのデータ入力端子に接続
されており、セレクタ３ｏのデータ出力端子は、信号線
３２を介してＣＰＵｌ０のデータ入力端子ＤＩに接続さ
れている。セレクタ３ｏは、ＣＰＵｌ０から制御信号線
３４を介して供給されるＲＯＭセレクト信号に基づいて
、ラッチ回路２４の出力とＲＯＭＩ、２の出力とを選択
的にＣＰ［１１０のブタ入力端子ＤＩに供給する。
タ出力端子とは、セレクタ３ｏのデータ入力端子に接続
されており、セレクタ３ｏのデータ出力端子は、信号線
３２を介してＣＰＵｌ０のデータ入力端子ＤＩに接続さ
れている。セレクタ３ｏは、ＣＰＵｌ０から制御信号線
３４を介して供給されるＲＯＭセレクト信号に基づいて
、ラッチ回路２４の出力とＲＯＭＩ、２の出力とを選択
的にＣＰ［１１０のブタ入力端子ＤＩに供給する。
次に、上記の如く構成された本実施例の動作を第３図に
示すタイミングチャートに基づいて説明する。
示すタイミングチャートに基づいて説明する。
第３図（Ａ）及び（Ｂ）に示すクロックφ１及びφ、は
内部クロックであり、２周期で１バスサイクルを形成し
ている。アドレスバス１８上のアドレスは同図（Ｃ）に
示す如く、このバスサイクルで変化する。以下、第１バ
スサイクルでＣＰＵｌ０が周辺回路１４ （または１６
）から１ワードのデータを読み込み、第２バスサイクル
でＣＰ［１１０がＲＯＭ１２から１ワードのデータを読
み込む場合を説明する。
内部クロックであり、２周期で１バスサイクルを形成し
ている。アドレスバス１８上のアドレスは同図（Ｃ）に
示す如く、このバスサイクルで変化する。以下、第１バ
スサイクルでＣＰＵｌ０が周辺回路１４ （または１６
）から１ワードのデータを読み込み、第２バスサイクル
でＣＰ［１１０がＲＯＭ１２から１ワードのデータを読
み込む場合を説明する。
（↑）第１バスサイクル
第３図（Ｅ）に示す如＜、ＲＯＭセレクト信号は低レベ
ルであり、セレクタ３ｏはラッチ回路２４側を選択して
いる。
ルであり、セレクタ３ｏはラッチ回路２４側を選択して
いる。
第３図（Ｆ）に示す如く、クロックφ２が高レベルの間
、周辺データバス２６Ａがプリチャージされる。
、周辺データバス２６Ａがプリチャージされる。
周辺回路１４ （または１６）は、自己がアドレス指定
され、かつ、制御信号線２０が高レベルになると、第３
図（Ｄ）に示すような周辺リード信号を作成し、この周
辺リード信号が高レベルの間、周辺データバス２６Ａに
データを出力して、周辺データバス２６Ａの各線を選択
的に放電させる。
され、かつ、制御信号線２０が高レベルになると、第３
図（Ｄ）に示すような周辺リード信号を作成し、この周
辺リード信号が高レベルの間、周辺データバス２６Ａに
データを出力して、周辺データバス２６Ａの各線を選択
的に放電させる。
周辺データバス２６Ａ上のデータは、次にクロックφ、
が高レベルになると、ラッチ回路２４に保持され、第３
図（Ｈ）に示す如＜ＣＰＩＪＩＯのデータ入力端子ＤＩ
に供給される。
が高レベルになると、ラッチ回路２４に保持され、第３
図（Ｈ）に示す如＜ＣＰＩＪＩＯのデータ入力端子ＤＩ
に供給される。
ＣＰ［１１０は第３図（Ｉ）に示す如く、次にクロック
φ２が高レベルの間、データ入力端子ＤＩからデータを
取り込む。
φ２が高レベルの間、データ入力端子ＤＩからデータを
取り込む。
（２）第２バスサイクル
クロックφ１が立ち上がり、第３図（Ｃ）に示す如＜、
ＣＰＩＩＩＯからアドレスバス１８上にＲＯＭアドレス
が出力されると、これと同時に、同図（Ｅ）に示す如く
、ＲＯＭセレクト信号がセレクタ３０へ供給され、ＲＯ
Ｍ２６ Ｂ上のデータはセレクタ３０を介しＣＰ［１１
０のデータ入力端子Ｄ＋に供給される。ＲＯＭデータバ
ス２６Ｂは非プリチャージ線で構成されているので、周
辺データバス２６Ａのプリチャージとは無関係にＲＯＭ
データがＲＯＭ−タバス２６Ｂ上にのっている。
ＣＰＩＩＩＯからアドレスバス１８上にＲＯＭアドレス
が出力されると、これと同時に、同図（Ｅ）に示す如く
、ＲＯＭセレクト信号がセレクタ３０へ供給され、ＲＯ
Ｍ２６ Ｂ上のデータはセレクタ３０を介しＣＰ［１１
０のデータ入力端子Ｄ＋に供給される。ＲＯＭデータバ
ス２６Ｂは非プリチャージ線で構成されているので、周
辺データバス２６Ａのプリチャージとは無関係にＲＯＭ
データがＲＯＭ−タバス２６Ｂ上にのっている。
ＣＰ［Ｉ］、０は、前回のデータ取込み期間から１バス
サイクル経過した、クロックφ２が高レベルの間、デー
タ入力端子ＤＩからＲＯＭデータを取り込む。
サイクル経過した、クロックφ２が高レベルの間、デー
タ入力端子ＤＩからＲＯＭデータを取り込む。
したがって、ＲＯＭ１２の出力テ゛−夕は、アドレスバ
ス１８上にＩ（０Ｍアドレスが確定してから、ＣＰ［１
１０がそのデータ入力端子ＤＩからデータを取り込む迄
の時間ｔ２内に、確定しておればよい。この時間ｔ２は
、第５図に示す上述の時間ｔｌに対応しており、クロッ
ク周波数が従来と同一であればｔ２＞１．である。よっ
て、Ｒ［］Ｍ１２の動作速度をより高速にすることなく
、クロック周波数を従来よりも高くしてワンチップマイ
クロコンピュータ全体の動作速度を高速にすることがで
きる。
ス１８上にＩ（０Ｍアドレスが確定してから、ＣＰ［１
１０がそのデータ入力端子ＤＩからデータを取り込む迄
の時間ｔ２内に、確定しておればよい。この時間ｔ２は
、第５図に示す上述の時間ｔｌに対応しており、クロッ
ク周波数が従来と同一であればｔ２＞１．である。よっ
て、Ｒ［］Ｍ１２の動作速度をより高速にすることなく
、クロック周波数を従来よりも高くしてワンチップマイ
クロコンピュータ全体の動作速度を高速にすることがで
きる。
［発明の効果］
以上説明した如く、本発明に係るワンチップマイクロコ
ンピュータでは、ＣＰ［Ｉの構成を変更したりＲＯＭの
動作速度をより高速にしたりすることなく、ＲＯＭ用デ
ータバスと周辺回路用データバスとを独立に備え、セレ
クタによりＲＯＭ用データバス上のデータと周辺回路用
データバス上のデータとを選択的にＣＰ［Ｉのデータ入
力端子に供給するという簡単な構成で、クロック周波数
を従来よりも高くしてワンチップマイクロコンピュータ
全体の動作速度を高速にすることができるという優れた
効果を奏する。
ンピュータでは、ＣＰ［Ｉの構成を変更したりＲＯＭの
動作速度をより高速にしたりすることなく、ＲＯＭ用デ
ータバスと周辺回路用データバスとを独立に備え、セレ
クタによりＲＯＭ用データバス上のデータと周辺回路用
データバス上のデータとを選択的にＣＰ［Ｉのデータ入
力端子に供給するという簡単な構成で、クロック周波数
を従来よりも高くしてワンチップマイクロコンピュータ
全体の動作速度を高速にすることができるという優れた
効果を奏する。
第１図は本発明の原理構成図である。
第２図及び第３図は本発明の一実施例に係り、第２図は
ワンチップマイクロコンピュータの要部構成を示すブロ
ック図、 第３図は第２図に示す回路のタイミングチャートである
。 第４図及び第５図は従来例に係り、 第４図は従来のワンチップマイクロコンピュータの要部
構成を示すブロック図、 第５図は第４図に示す回路のタイミングチャートである
。 図中、 １０はＣＰ［１ １２はＲＯＭ ■４．１６は周辺回路 ２６Ａは周辺データバス ２６ＢはＲＯＭデータバス ３０はセレクタ
ワンチップマイクロコンピュータの要部構成を示すブロ
ック図、 第３図は第２図に示す回路のタイミングチャートである
。 第４図及び第５図は従来例に係り、 第４図は従来のワンチップマイクロコンピュータの要部
構成を示すブロック図、 第５図は第４図に示す回路のタイミングチャートである
。 図中、 １０はＣＰ［１ １２はＲＯＭ ■４．１６は周辺回路 ２６Ａは周辺データバス ２６ＢはＲＯＭデータバス ３０はセレクタ
Claims (1)
- 【特許請求の範囲】 ＣＰＵ（１０）とＲＯＭ（１２）及び周辺回路（１４、
１６）とがデータバスを介して接続されたワンチップマ
イクロコンピュータにおいて、 該データバスは互いに独立なＲＯＭ用データバス（２６
Ｂ）と周辺回路用データバス（２６Ａ）とを有し、該Ｒ
ＯＭ用データバス（２６Ｂ）上のデータと該周辺回路用
データバス（２６Ａ）上のデータとを選択的に該ＣＰＵ
（１０）のデータ入力端子（ＤＩ）に供給するセレクタ
（３０）を付設したことを特徴とするワンチップマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176178A JPH0340162A (ja) | 1989-07-07 | 1989-07-07 | ワンチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176178A JPH0340162A (ja) | 1989-07-07 | 1989-07-07 | ワンチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340162A true JPH0340162A (ja) | 1991-02-20 |
Family
ID=16009022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176178A Pending JPH0340162A (ja) | 1989-07-07 | 1989-07-07 | ワンチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9173803B2 (en) | 2007-01-03 | 2015-11-03 | Firefly Medical, Inc. | Integrated infusion management system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622123A (en) * | 1979-08-01 | 1981-03-02 | Fujitsu Ltd | Internal bus forming system for single chip function element |
| JPS6431251A (en) * | 1987-07-28 | 1989-02-01 | Nec Corp | Microprocessor |
-
1989
- 1989-07-07 JP JP1176178A patent/JPH0340162A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622123A (en) * | 1979-08-01 | 1981-03-02 | Fujitsu Ltd | Internal bus forming system for single chip function element |
| JPS6431251A (en) * | 1987-07-28 | 1989-02-01 | Nec Corp | Microprocessor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9173803B2 (en) | 2007-01-03 | 2015-11-03 | Firefly Medical, Inc. | Integrated infusion management system |
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