JPH0338192A - 時分割スチッチ回路の自動試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、交換機に使用される保持メモリを含む時分割
スイッチ回路の自動試験方式に関する。

〔従来の技術〕

従来、この種の時分割スイッチ回路の自動試験方式は、
第２図に示すように、コールプロセッサから送られる。

保持メモリへのデータ、つまり、時分割スイッチメモリ
８の書き込みアドレスデータに対しては、１ビツトパリ
テイを付加したデータを書き込み、保持メモリ３読み出
し後、保持メモリチエツク器１５でパリティチエツクを
行ない、保持メモリの正常性を試験していた。一方、時
分割スイッチメモリ８は、通話路ｌを流れるスイッチン
グデータに、パリティビット付加器１３がパリティを付
加し、時分割スイッチメモリ８で交換接続された後、通
話データチエツク器１４がパリティチエツクを行ない、
時分割スイッチメモリ８の正常性を試験していた。この
ように、時分割スイッチ回路全体の試験ではなく、部分
的な、特にメモリ部分のみの試験であった。

〔発明が解決しようとする課題〕

上述した従来の、時分割スイッチ回路の自動試験方式は
パリティによる、自分側スイッチ回路の試験方式となっ
ているので、六すティチェック特有の問題である１ビツ
トエラーしか判定できず、また、回路の構成上、保持メ
モリおよび時分割スイッチメモリの部分的な試験であり
、時分割スイッチの回路動作に関係ない試験しかできな
いという問題点があった。

本発明の目的は上記問題点を解決した時分割スイッチ回
路の自動試験方式を提供することにある。

〔課題を解決するための手段〕

本発明の時分割スイッチ回路の自動試験方式は、コール
プロセッサから送られてくる、通話に使用していないタ
イムスロット番号を、保持メモリに１［し、そのタイム
スロットに、ランダムな試験パターンを通話路に挿入し
、時分割スイッチメモリを通過したあと、保持していた
データと時分割スイッチメモリを通過したデータを、ス
イッチタイミングで連続的に比較試験する手段を有する
。

〔実施例〕

次に、本発明に・ついて図面を参照して、動作を説明す
る。

第１図は本発明の一実施例を示すブロック図である。通
話路ｌの通話データが入っているタイムスロッ）　（Ｔ
Ｓ）のうち空いているＴＳを認識しているコールプロセ
ッサから試験に使用するＴＳ″番号データとテストスタ
ートパルスとを受信し、そのパルスによりフリップフロ
ップ回路で形成するデータ保持回路２が試験に使用する
ＴＳ番号データを保持する。また、保持メモリ３は、通
常の交換接続するためのデータと同様に試験ＴＳ番号デ
ータも書き込む。また、試験パターン発生器４から発生
した試験パターンはフリップフロップ回路によるパター
ン保持回路５に保持しておく。

保持メモリ３に書き込まれたＴＳ番号データは、順次読
み出されてゆくが、先に書き込まれた試験ＴＳ番号デー
タが読み出されると、比較器のインサートゲート回路６
は、データ保持回路５の出力値と比較して、合致したと
きインサータ７に対し、挿入パルスを出力する。インサ
ータ７は、そのパルスを受け、パターン保持回路５に保
持していた試験パターンを通話路の試験ＴＳに挿入する
。時分割スイッチメモリ８は、試験ＴＳに挿入されたパ
ターンをそのＴＳ番号と同じアドレスに書き込む。つま
り、試験ＴＳと時分割スイッチメモリ８のライトアドレ
スとは、同一であるという条件が必要である。

次に、時分割スイッチメモリ８は、順次カウンタ９の値
によってメモリ内容を読み出される。試験ＴＳ番号と、
時分割スイッチメモリ８に書きこむライトアドレスとは
同一なため、時分割スイッチメモリ８から読み出すリー
ドアドレスとデータ保持回路２のデータと一致したとき
の出力ＴＳが、試験パターンが挿入されているＴＳとな
る。従って、その合致を見るために、比較器の結果出力
ゲート回路１０はデータ保持回路２の出力と、順次カウ
ンタ９の出力、つまり時分割スイッチメモリ８のリード
アドレスとを比較し、合致した時、チエツク結果出力の
ゲートパルスを発生させる。

また、試験パターンと、パターン保持回路５の出力であ
る挿入されたパターンとをパターン比較回路１１で比較
しており、その結果を結果出力回路１２に送出し、結果
出力回路１２は前述した結果出力ゲート回路１０が出力
するゲートパルスを受信した時、ゲートを開き、チエツ
ク結果を出力する。このようにして、本発明は保持メモ
リを含む時分割スイッチ回路の試験を自動連続的に行な
う。

〔発明の効果〕

以上説明したように、本発明は、試験パターンの挿入、
チエツクをコールプロセッサからの命令でおこなうこと
により、通常状態の時分割スイッチ動作において、定常
的に回路全体を試験でき、また、いろいろなＴＳに、い
ろいろな試験パターンを挿入することにより、総てのビ
ット符号が、試験できるようになるとともに回路の試験
精度を大幅に向上できる効果がある。

【図面の簡単な説明】 第１図は本発明の時分割スイッチ回路の自動試験方式の
一実施例を示すブロック図、第２図の従来の一例を示す
ブロック図である。 １・・・・・・通話路、２・・・・・・データ保持回路
、３・・・・・・保持メモリ、４・・・・・・試験パタ
ーン発生器、５・・・・・・パターン保持回路、６・・
・・・・インサータゲート回路、７・・・・・・インサ
ータ、８・・・・・・時分割スイッチメモリ、９・・・
・・・順次カウンタ、１０・・・・・・結果出力ゲート
回路、１１・・・・・・パターン比較回路、１２・・・
・・・結果出力回路。

Claims (1)

【特許請求の範囲】
1. コールプロセッサから送られてくる、通話に使用してい
   ないタイムスロット番号を、保持メモリに蓄積し、その
   タイムスロットに、ランダムな試験パターンを通話路に
   挿入し、時分割スイッチメモリを通過したあと、保持し
   ていたデータと時分割スイッチメモリを通過したデータ
   を、スイッチタイミングで連続的に比較試験する手段を
   有することを特徴とする時分割スイッチ回路の自動試験
   方式。