JPH0338143A - Synchronization deciding circuit for digital psk demodulator - Google Patents
Synchronization deciding circuit for digital psk demodulatorInfo
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Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
［産業上の利用分野］
本発明はデジタル復調器に関し、特に２相ＰＳＫ復調器
に関する。[Industrial Field of Application] The present invention relates to a digital demodulator, and more particularly to a two-phase PSK demodulator.
従来、この種の回路はＩデジタル乗加算器（以下■とい
う）とＱデジタル乗加算器出力（以下Ｑという）の絶対
値を取って、両者の相関関係から同期状態を判定してい
た。
【発明が解決しようとする課題］
上述した従来の同期判定回路は、■及びＱの２系統の絶
対値回路が必要となるという欠点があり、また、両出力
はディジタルデータであることから、入力信号のレベル
変動が同期／非同期の状態判定に直接的に影響を及ぼし
、非同期状態から同期状態へ、また同期状態から非同期
状態への移行が不安定になるという欠点があった。
本発明の目的は前記課題を解決したデジタルＰＳＫ復調
器の同期判定回路を提供することにある。
【課題を解決するための手段］
前記目的を達成するため、本発明に係るデジタルＰＳＫ
復調器の同期判定回路においては、■デジタル乗加算器
及びＱデジタル乗加算器の出力を比較しその大小関係を
判別するＲＯＭと、非同期状態から同期状態へまた同期
状態から非同期状態への移行を安定化するカウンタと、
ステータス状態を保持するフリップフロップとを有する
ものである。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路系統図である。
図において、ｌはＡ−Ｄ変換器、２はＩデジタル乗加算
器、３はＱデジタル乗加算器、４はコスタス用第３デジ
タル乗加算器、５はＤ−Ａ変換器、６はＤＳＰ、 ７は
比較器（ＲＯＭ）、８はカウンタ、９はフリップフロッ
プ、ｌＯは正弦波発生部、１１は余弦波発生部、１２は
サブキャリア用ＮＧＯ１１３はビットレート用ＮＣ０，
１４は周波数シンセサイザである。
２相ＰＳに変調された信号はＡ−Ｄ変換器ｌにてデジタ
ル信号に変換され、ＩとＱのデジタル乗加算器２，３で
正弦波情報、余弦波情報とそれぞれ乗算を行った後、加
算を行って出力する。■デジタル乗加算器２の出力はコ
スタス用第３デジタル乗加算器４、復調出力用Ｄ−Ａ変
換器５、同期判定回路のレベル比較器７にそれぞれ入力
される。Ｑデジタル乗加算器３の出力はコスタス用第３
デジタル乗加算器４、同期判定回路のレベル比較器７に
それぞれ入力される。コスタス用第３デジタル乗加算器
４の出力はＤＳＰ６に取り込まれ、ＤＳＰ ６はループ
フィルタの処理を行った後、ビットレート／サブキャリ
ア用ＮＣＯ１２，１３に周波数デビエーションデータと
して制御用データを設定する。両ＮＣＯ１２，１３の出
力は、ＤＳＰ ６からの周波数制御データとともに正弦
波／余弦波発生部１０．１１へ入力され、ＩとＱのデジ
タル乗加算器２，３へ再び出力する。周波数シンセサイ
ザ１４はＤＳＰ ６からサブキャリア周波数情報を受け
て、Ａ−Ｄ変換器１に対しサンプリング用クロックを供
給するとともに、両ＮＣＯ１２，＋３にクロックを供給
する。
次に同期判定回路について以下に説明する。
ＩとＱのデジタル乗加算器２，３の出力はＲＯＭ ７に
入力され、両者の比較を行う。比較結果は第２図に示す
ように、アドバンスパルス発生領域、リタードパルス発
生領域、不感応領域に区分される。
アドバンスパルス発生領域ではカウンタはカウントアツ
プし、リタードパルス発生領域ではカウントダウンされ
、不感応領域ではカウンタ８はストップする。ＩとＱの
関係がアドバンスパルス発生領域にある状態が継続する
と、カウンタ８はカウントアツプし続け、カウント最大
時にフリップフロップ９をセットして同期状態とする。
逆にリタードパルス発生領域の状態が継続すると、カウ
ンタ８はカウントダウンし続け、カウント最小時にフリ
ップフロップをリセットして非同期状態とする。
【発明の効果】
以上説明したように本発明は、■とＱを比較し判定する
回路にＲＯＭを使うことにより、回路を簡素化でき、か
つ、判定基準をＲＯＭ内容の変更により、容易に変更が
できる効果がある。
また、同期／非同期の状態が移行する場合に、カウンタ
を使うことによってヒステリシス効果を発生させ、移行
動作を安定化できる効果がある。Conventionally, this type of circuit has taken the absolute values of the outputs of the I digital multiplier/adder (hereinafter referred to as ■) and the Q digital multiplier/adder (hereinafter referred to as Q), and determined the synchronization state from the correlation between the two. [Problems to be Solved by the Invention] The conventional synchronization determination circuit described above has the disadvantage that it requires two systems of absolute value circuits, (1) and (Q), and since both outputs are digital data, the input There has been a drawback that signal level fluctuations directly affect the determination of synchronous/asynchronous states, making the transition from an asynchronous state to a synchronous state and from a synchronous state to an asynchronous state unstable. An object of the present invention is to provide a synchronization determination circuit for a digital PSK demodulator that solves the above problems. [Means for Solving the Problem] In order to achieve the above object, a digital PSK according to the present invention is provided.
In the synchronization determination circuit of the demodulator, there is a ROM that compares the outputs of the digital multiplier-adder and the Q-digital multiplier-adder and determines their magnitude relationship, and a ROM that compares the outputs of the digital multiplier-adder and the Q-digital multiplier-adder and determines the magnitude relationship, and a ROM that determines the transition from an asynchronous state to a synchronous state and from a synchronous state to an asynchronous state. A stabilizing counter,
It has a flip-flop that holds a status state. [Example] Next, the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing one embodiment of the present invention. In the figure, l is an AD converter, 2 is an I digital multiplier/adder, 3 is a Q digital multiplier/adder, 4 is a third digital multiplier/adder for Costas, 5 is a D/A converter, 6 is a DSP, 7 is a comparator (ROM), 8 is a counter, 9 is a flip-flop, 1O is a sine wave generator, 11 is a cosine wave generator, 12 is a subcarrier NGO 113 is a bit rate NC0,
14 is a frequency synthesizer. The signal modulated into a two-phase PS is converted into a digital signal by an A-D converter l, and is multiplied by sine wave information and cosine wave information by digital multipliers 2 and 3 of I and Q, respectively. Perform addition and output. (2) The output of the digital multiplier/adder 2 is input to the third digital multiplier/adder 4 for Costas, the demodulation output DA converter 5, and the level comparator 7 of the synchronization determination circuit. The output of the Q digital multiplier/adder 3 is the third one for Costas.
The signals are respectively input to a digital multiplier/adder 4 and a level comparator 7 of a synchronization determination circuit. The output of the third digital multiplier/adder 4 for Costas is taken into the DSP 6, and after performing loop filter processing, the DSP 6 sets control data as frequency deviation data in the bit rate/subcarrier NCOs 12 and 13. The outputs of both NCOs 12 and 13 are input to the sine wave/cosine wave generator 10.11 together with the frequency control data from the DSP 6, and output again to the I and Q digital multipliers 2 and 3. The frequency synthesizer 14 receives subcarrier frequency information from the DSP 6 and supplies a sampling clock to the A-D converter 1, and also supplies clocks to both NCOs 12 and +3. Next, the synchronization determination circuit will be explained below. The outputs of the I and Q digital multipliers 2 and 3 are input to the ROM 7, and the two are compared. As shown in FIG. 2, the comparison results are divided into an advance pulse generation area, a retard pulse generation area, and an insensitive area. The counter 8 counts up in the advance pulse generation area, counts down in the retard pulse generation area, and stops in the insensitive area. When the relationship between I and Q continues to be in the advance pulse generation region, the counter 8 continues to count up, and when the count reaches the maximum, the flip-flop 9 is set to achieve a synchronized state. Conversely, if the state in the retard pulse generation region continues, the counter 8 continues to count down, and when the count reaches the minimum, the flip-flop is reset to an asynchronous state. [Effects of the Invention] As explained above, the present invention can simplify the circuit by using ROM in the circuit that compares and determines ■ and Q, and the determination criteria can be easily changed by changing the contents of the ROM. There is an effect that can be done. Furthermore, when a synchronous/asynchronous state transitions, a hysteresis effect is generated by using a counter, which has the effect of stabilizing the transition operation.
第１図は本発明の一実施例を示す回路系統図、第２図は
■とＱの比較判定基準を示す図である。
ｌ・・・Ａ−Ｄ変換器 ２・・・Ｉデジタル乗加
算器３・・・Ｑデジタル乗加算器
４・・・コスタス用第３デジタル乗加算器５・・・Ｄ−
Ａ変換器
７・・・比較器（ＲＯＭ）
９・・・フリップフロップ
１１・・・余弦波発生部
１３・・・ビットレート用ＮＧＯ
６・・・ＤＳＰ
８・・・カウンタ
ＩＯ・・・正弦波発生部
１２・・・サブキャリア用ＮＣ０
１４・・・周波数シンセサイザFIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a diagram showing comparison criteria for ■ and Q. l...A-D converter 2...I digital multiplier/adder 3...Q digital multiplier/adder 4...Third digital multiplier/adder for Costas 5...D-
A converter 7... Comparator (ROM) 9... Flip-flop 11... Cosine wave generator 13... NGO for bit rate 6... DSP 8... Counter IO... Sine wave Generation unit 12... NC0 for subcarrier 14... Frequency synthesizer
Claims (1)
力を比較しその大小関係を判別するＲＯＭと、非同期状
態から同期状態へまた同期状態から非同期状態への移行
を安定化するカウンタと、ステータス状態を保持するフ
リップフロップとを有することを特徴とするデジタルＰ
ＳＫ復調器の同期判定回路。(1) A ROM that compares the outputs of the I digital multiplier/adder and the Q digital multiplier/adder and determines their magnitude relationship, and a counter that stabilizes the transition from an asynchronous state to a synchronous state and from a synchronous state to an asynchronous state; A digital P characterized in that it has a flip-flop that holds a status state.
Synchronization determination circuit for SK demodulator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173429A JPH0338143A (en) | 1989-07-05 | 1989-07-05 | Synchronization deciding circuit for digital psk demodulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173429A JPH0338143A (en) | 1989-07-05 | 1989-07-05 | Synchronization deciding circuit for digital psk demodulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338143A true JPH0338143A (en) | 1991-02-19 |
Family
ID=15960292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1173429A Pending JPH0338143A (en) | 1989-07-05 | 1989-07-05 | Synchronization deciding circuit for digital psk demodulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338143A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022109876A (en) * | 2021-01-15 | 2022-07-28 | サーモ エレクトロン エルイーディー ゲゼルシャフト ミット ベシュレンクテル ハフツング | Holding clamp for holding angulated bottle on shaking platform of laboratory shaking device |
-
1989
- 1989-07-05 JP JP1173429A patent/JPH0338143A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022109876A (en) * | 2021-01-15 | 2022-07-28 | サーモ エレクトロン エルイーディー ゲゼルシャフト ミット ベシュレンクテル ハフツング | Holding clamp for holding angulated bottle on shaking platform of laboratory shaking device |
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