JPH02211746A - Digital psk demodulating circuit - Google Patents
Digital psk demodulating circuitInfo
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はPSK変tM (位相変調)されたディジタル
信号を復調するためのディジタル復調回路に関し、特に
2相PSK復調回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital demodulation circuit for demodulating a digital signal subjected to PSK modulation tM (phase modulation), and particularly relates to a two-phase PSK demodulation circuit.
従来、この種の回路として、コスタスループを用いた復
調回路がある。第2図にその一例を示す。Conventionally, as this type of circuit, there is a demodulation circuit using a Costas loop. An example is shown in Figure 2.
図において、21はI (in−phase)乗算器、
22は低域通過フィルタ、23は電圧制御発振器(■C
o)、24はループフィルタ、25は第3乗算器、26
は90°移相器、27はQ (quadraturep
hase )乗算器、28は低域通過フィルタである。In the figure, 21 is an I (in-phase) multiplier;
22 is a low-pass filter, 23 is a voltage controlled oscillator (■C
o), 24 is a loop filter, 25 is a third multiplier, 26
is a 90° phase shifter, 27 is a Q (quadraturep
hase) multiplier, 28 is a low pass filter.
ベースバンド変調された搬送波は1乗算器21と9乗算
器27の夫々において、VCO23の出力クロック信号
(0°、 90” )と夫々乗算され、低域フィルタ2
2.28を通って第3乗算器25に夫々出力される。そ
して、ここで乗算された後、ループフィルタ24を通過
してVCO23に入力し、発振周波数を制御して再び前
記I乗算器21と9乗算器27に夫々クロック信号を出
力する。The baseband modulated carrier wave is multiplied by the output clock signal (0°, 90'') of the VCO 23 in the 1 multiplier 21 and the 9 multiplier 27, respectively, and then passed through the low-pass filter 2.
2.28 and are output to the third multiplier 25, respectively. After being multiplied here, the signals are passed through a loop filter 24 and inputted to the VCO 23, the oscillation frequency is controlled, and clock signals are again output to the I multiplier 21 and the 9 multiplier 27, respectively.
PSK復調出力は、低域通過フィルタ2の出力から取り
出される。The PSK demodulated output is taken from the output of the low pass filter 2.
上述した従来のコスタスループ復調器は、アナログ回路
で構成されているため、調整、試験に多くの時間を必要
とする。また、抵抗、コンデンサ。The conventional Costas loop demodulator described above is constructed of analog circuits, and therefore requires a lot of time for adjustment and testing. Also resistors and capacitors.
コイル等のディスクリート部品が多いため、回路の小型
化が難しいという問題がある。Since there are many discrete components such as coils, there is a problem in that it is difficult to miniaturize the circuit.
本発明はループの調整を容易にし、かつ小型化を可能に
したディジタルPSK復調回路を提供することを目的と
する。SUMMARY OF THE INVENTION An object of the present invention is to provide a digital PSK demodulation circuit that allows easy loop adjustment and miniaturization.
本発明のディジタルPSK復調回路は、入力信号をディ
ジタル信号に変換するA/D変換器と、このA/D変換
のサンプリングのためのクロック発生用の周波数シンセ
サイザと、変換されたディジタル信号のレベル調整を行
うディジタル乗算器と、レベル調整されたディジタル信
号を正弦波情報/余弦波情報と夫々乗加算するIディジ
タル乗加算器及びQディジタル乗加算器と、これらの出
力を加算する第3ディジタル乗加算器と、この第3ディ
ジタル乗加算器の出力を取り込んでループフィルタの処
理をするディジタルシグナルプロセッサと、このディジ
タルシグナルプロセッサの出力に基づいて駆動されるサ
ブキャリア/ビットレート用の各数値制御発振器と、こ
れら発振器によって前記正弦波情報/余弦波情報を出力
する正弦波発生部/余弦波発生部とを備えている。The digital PSK demodulation circuit of the present invention includes an A/D converter that converts an input signal into a digital signal, a frequency synthesizer for generating a clock for sampling the A/D conversion, and a level adjustment of the converted digital signal. an I digital multiplier/adder and a Q digital multiplier/adder that multiply and add the level-adjusted digital signal with sine wave information/cosine wave information, respectively, and a third digital multiplier/adder that adds these outputs. a digital signal processor that takes in the output of this third digital multiplier/adder and processes it in a loop filter, and each numerically controlled oscillator for subcarrier/bit rate driven based on the output of this digital signal processor. , a sine wave generator/cosine wave generator that outputs the sine wave information/cosine wave information using these oscillators.
上述した構成では、PSK復調の主要部のループをディ
ジタル回路として構成し、ループの調整をディジタル信
号により行うことが可能となる。In the above configuration, the main loop of PSK demodulation is configured as a digital circuit, and the loop can be adjusted using a digital signal.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の回路系統図である。図において、1は
低域通過フィルタ、2はA/D変換器、3はディジタル
乗算器、4は■ディジタル乗加算器、5はQディジタル
乗加算器、6はスケーラ、7はD/A変換器、8はコス
タス用第3ディジタル乗加算器、9はDSP (ディジ
タルシグナルプロセッサ)、10は余弦波発生部、11
は正弦波発生部、12はビットレート用NGO(数値制
御発振器)、13はサブキャリア用NGO114は周波
数シンセサイザ、15はスケーラコントロール部である
。FIG. 1 is a circuit diagram of the present invention. In the figure, 1 is a low-pass filter, 2 is an A/D converter, 3 is a digital multiplier, 4 is a digital multiplier/adder, 5 is a Q digital multiplier/adder, 6 is a scaler, and 7 is a D/A converter. 8 is a third digital multiplier/adder for Costas, 9 is a DSP (digital signal processor), 10 is a cosine wave generator, 11
12 is a bit rate NGO (numerically controlled oscillator), 13 is a subcarrier NGO 114 is a frequency synthesizer, and 15 is a scaler control unit.
2相PSK変調された信号は、低域通過フィルタ1を通
ってS/Nが改善された後、A/D変換器2にてディジ
タルデータに変換される。変換されたディジタルデータ
は、ディジタル乗算器3においてスケーラコントロール
部15を通してIディジタル乗加算器4とQディジタル
乗加算器5の出力から検出したレベル情報と乗算を行い
、レベル調整を行う。このレベル調整されたデータはI
ディジタル乗加算器4とQディジタル乗加算器5におい
て、夫々正弦波発生部11及び余弦波発生部10から出
力される正弦波情報、余弦波情報と夫々乗算を行った後
、加算を行って出力する。The two-phase PSK modulated signal passes through a low-pass filter 1 to improve its S/N ratio, and then is converted into digital data by an A/D converter 2. The converted digital data is multiplied by the level information detected from the outputs of the I digital multiplier/adder 4 and the Q digital multiplier/adder 5 through the scaler control section 15 in the digital multiplier 3, thereby adjusting the level. This level-adjusted data is I
The digital multiplier-adder 4 and the Q-digital multiplier-adder 5 multiply the sine wave information and cosine wave information output from the sine wave generator 11 and the cosine wave generator 10, respectively, and then add them and output them. do.
■ディジタル乗加算器4の出力は、一方はスケーラ6を
通ってコスタス用第3乗加算器8に入力し、他方はD/
A変換器7を通ってPSK復調出力となる。また、Qデ
ィジタル乗加算器5の出力は直接コスタス用第3乗加算
器8に入力する。なお、スケーラ6はコスタス用第3乗
加算器8にてDSP9が取り込める程度まで遅くするた
め加算する場合、この加算器のオーバフローを防止する
ためのものである。■One of the outputs of the digital multiplier/adder 4 passes through the scaler 6 and is input to the third multiplier/adder 8 for Costas, and the other output is the D/
It passes through the A converter 7 and becomes a PSK demodulated output. Further, the output of the Q digital multiplier/adder 5 is directly input to the third multiplier/adder 8 for Costas. Note that the scaler 6 is used to prevent overflow of this adder when the third multiplier-adder 8 for Costas performs addition to a degree slow enough to be taken in by the DSP 9.
そして、コスタス用第3乗加算器8の出力はDSP9へ
取り込まれ、D、S P 9はループフィルタの処理を
行った後、ビットレート用NCO12及びサブキャリア
用NC013に周波数デビエーションデータとして制御
用データを設定する。これらのNCO12,13のデー
タは、DSP9からの周波数制御データとともに、余弦
波発生部10゜正弦波発生部11へ出力し、■ディジタ
ル乗加算器4.Qディジタル乗加算器5へ再び出力する
。Then, the output of the third multiplier-adder 8 for Costas is taken into the DSP 9, and after D and SP 9 perform loop filter processing, control data is sent to the bit rate NCO 12 and subcarrier NC 013 as frequency deviation data. Set. The data of these NCOs 12 and 13, together with the frequency control data from the DSP 9, are output to a cosine wave generator 10° and a sine wave generator 11, and are then output to a digital multiplier/adder 4. It is output again to the Q digital multiplier/adder 5.
周波数シンセサイザ14はDSP9からサブキャリア周
波数情報を受けて、A/D変換器2のサンプリング用ク
ロック、ビットレート用NCO12及びサブキャリアN
CO13へ夫々出力される。The frequency synthesizer 14 receives the subcarrier frequency information from the DSP 9 and uses the sampling clock of the A/D converter 2, the bit rate NCO 12, and the subcarrier N
They are respectively output to CO13.
したがって、この構成ではPSK復調回路の主要部をデ
ィジタル回路で構成することになり、アナログ回路で構
成した従来回路に比較してループの調整が簡易化できる
。また、抵抗、コンデンサ。Therefore, in this configuration, the main part of the PSK demodulation circuit is configured with a digital circuit, and the loop adjustment can be simplified compared to a conventional circuit configured with an analog circuit. Also resistors and capacitors.
コイル等のディスクリート部品を低減し、回路の小型化
が達成できる。By reducing the number of discrete components such as coils, it is possible to miniaturize the circuit.
以上説明したように本発明は、従来のアナログPSK復
調回路の主要部のループをディジタル回路で構成してい
るので、複雑なループの調整を簡易化でき、汎用化でき
る効果もある。また、アナログ回路からディジタル回路
とすることにより、小型化を容易に実現できる効果もあ
る。As described above, in the present invention, since the main loop of the conventional analog PSK demodulation circuit is configured with a digital circuit, adjustment of the complicated loop can be simplified and the present invention can be used for general purposes. Furthermore, by changing from an analog circuit to a digital circuit, there is an effect that miniaturization can be easily realized.
第1図は本発明のディジタルPSK復調回路の一実施例
のブロック図、第2図は一般的なコスタスループのブロ
ック図である。
l・・・低域通過フィルタ、2・・・A/D変換器、3
・・・ディジタル乗算器、4・・司ディジタル乗加算器
、5・・・Qディジタル乗加算器、6・・・スケーラ、
7・・・D/A変換器、訃・・コスタスループ用第3デ
ィジタル乗加算器、9・・・DSP、10・・・余弦波
発生部、11・・・正弦波発生部、12・・・ビットレ
ート用NC0,13・・・サブキャリア用NC0,14
・・・周波数シンセサイザ、15・・・スケーラコント
ロール部、21・・・1乗算器、22・・・低域通過フ
ィルタ、23・・・■C0124・・・ループフィルタ
、25・・・第3乗算器、26・・・90°移相器、2
7・・・9乗算器、28・・・低域通過フィルタ。FIG. 1 is a block diagram of an embodiment of the digital PSK demodulation circuit of the present invention, and FIG. 2 is a block diagram of a general Costas loop. l...Low pass filter, 2...A/D converter, 3
... digital multiplier, 4... digital multiplier/adder, 5... Q digital multiplier/adder, 6... scaler,
7...D/A converter,...Third digital multiplier/adder for Costas loop, 9...DSP, 10...Cosine wave generator, 11...Sine wave generator, 12...・NC0,13 for bit rate...NC0,14 for subcarrier
... Frequency synthesizer, 15... Scaler control unit, 21... 1 multiplier, 22... Low pass filter, 23... ■C0124... Loop filter, 25... Third multiplication device, 26...90° phase shifter, 2
7...9 multipliers, 28...low pass filters.
Claims (1)
と、このA/D変換のサンプリングのためのクロック発
生用の周波数シンセサイザと、変換されたディジタル信
号のレベル調整を行うディジタル乗算器と、レベル調整
されたディジタル信号を正弦波情報/余弦波情報と夫々
乗加算するIディジタル乗加算器及びQディジタル乗加
算器と、これらの出力を加算する第3ディジタル乗加算
器と、この第3ディジタル乗加算器の出力を取り込んで
ループフィルタの処理をするディジタルシグナルプロセ
ッサと、このディジタルシグナルプロセッサの出力に基
づいて駆動されるサブキャリア/ビットレート用の各数
値制御発振器と、これら発振器によって前記正弦波情報
/余弦波情報を出力する正弦波発生部/余弦波発生部と
を備えることを特徴とするディジタルPSK復調回路。1. An A/D converter that converts an input signal into a digital signal, a frequency synthesizer for generating a clock for sampling this A/D conversion, and a digital multiplier that adjusts the level of the converted digital signal. an I digital multiplier/adder and a Q digital multiplier/adder that multiply and add the level-adjusted digital signal by sine wave information/cosine wave information, respectively; a third digital multiplier/adder that adds the outputs of these; A digital signal processor that takes in the output of the multiplier-adder and processes it in a loop filter, numerically controlled oscillators for subcarriers/bit rates that are driven based on the output of this digital signal processor, and these oscillators generate the sine wave. A digital PSK demodulation circuit comprising a sine wave generation section/cosine wave generation section that outputs information/cosine wave information.
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---|---|---|---|
JP3209189A JP2936572B2 (en) | 1989-02-10 | 1989-02-10 | Digital PSK demodulation circuit |
Applications Claiming Priority (1)
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JP3209189A JP2936572B2 (en) | 1989-02-10 | 1989-02-10 | Digital PSK demodulation circuit |
Publications (2)
Publication Number | Publication Date |
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JPH02211746A true JPH02211746A (en) | 1990-08-23 |
JP2936572B2 JP2936572B2 (en) | 1999-08-23 |
Family
ID=12349210
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Application Number | Title | Priority Date | Filing Date |
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JP (1) | JP2936572B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04192840A (en) * | 1990-11-27 | 1992-07-13 | Fujitsu General Ltd | Carrier wave reproducing circuit |
-
1989
- 1989-02-10 JP JP3209189A patent/JP2936572B2/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH04192840A (en) * | 1990-11-27 | 1992-07-13 | Fujitsu General Ltd | Carrier wave reproducing circuit |
Also Published As
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JP2936572B2 (en) | 1999-08-23 |
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