JPH0338019A - 集積半導体回路の識別のための回路装置 - Google Patents

集積半導体回路の識別のための回路装置

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はｉｌ禎半導体回路の識別のための回路装置に
関するものである。
〔従来の技術〕
集積半導体回路の識別のための装置は既にヨーロッパ特
許第ＡＯＯ６６８３５号、第ＡＯＯ６６８３６号および
第ＡＯ１３３９５５号明細書から公知である。それらは
たとえば半導体チップ上の回路の速度階級および可能な
作動モードのような特別な回路特性を自ら°“書きとめ
得るようにする°°役割をする（たとえば集積半導体メ
モリにおけるページモード、ニブルモード）、シかし、
提案されている解決策は２つの欠点を有する。一方では
非常に狭く限られた数の識別特徴しか回路のなかに収め
られない、他方ではこれらお特徴が部分的に（ヨーロッ
パ特許第ＡＯ０６６８３５号明細書参照）いわゆるウェ
ーハ平面上でしか評価可能でない。
〔発明が解決しようとする課題〕
本発明の課題は、最小の占有面積でできるかぎり多数の
識別特＠（たとえばロフト番号）を含むことができ、ま
たその識別特徴を、回路がケースのなかにカプセルされ
ているときにも読出すことができる回路装置を提供する
ことである。
〔課題を解決するための手段〕
このＬＩＢは請求項１に記載の特徴により解決される。
有利な実施例は＃ｆＩ車項２以下にあげられている。
〔実施例〕
以下、図面により本発明を一層詳細に説明する。
第１図には半導体回路に対して特有の集積半導体回路ｌ
およびその接続パッドＰＤを有するｆｉ積積場導体回路
半導体チップＣＨが著しく簡単化して示されている。チ
ップＣＨ上にはさらに本発明による回路装置２が示され
ており、その際に回路装置２と集積半導体回路１との間
の大きさの比は技術的に実際に必要な条件にくらべては
るかに大きく図示されている。しかし、このことは図面
を見易くする役割をする０回路装置２の集合導線ＤＯと
して構成されているデータ出力端Ｄｏはこれに特別に対
応付けられている半導体チップＣＨ上の接続パッドＰＤ
Ｏに導かれており、従ってデータ出力端Ｄｏは接続ピン
を介してモジュール外部からも近接可能である。しかし
適当な多重化装置の使用の際には、半導体チンプＣＨ上
に既に在在する接続パッドＰＤもデータ出力端に対する
接続パッドＰＤＯとして利用され得る。データ出力端は
集積回路ｌの部分とも接続されていてよい。
第２図による実施例は本発明による回路装置２を一層詳
細に示すものである。これはｎ個（ｎ＝自然数）のプロ
グラム可能な要素Ｆｌ・・・Ｆｎと１つのｎ段の直列−
並列シフトレジスタＳＲとｎ個のトランジスタＴとを含
んでいる。プログラム可能な要素Ｆｌ・・・Ｆｎは一方
ではデータ出力端を形成している集合溝ｖＡＤＯと接続
されており、また他方ではトランジスタＴのドレインと
接続されている。トランジスタＴのソースは第１の供給
電位ｖＳＳと接続されている。トランジスタＴのゲート
はそれぞれ直列−並列シフトレジスタＳＲの並列出力端
Ｏｆ・・・Ｏｎの１つと接続されている。第２図は直列
−並列シフトレジスタＳＲのデータ入力端ＤＩおよびク
ロック人力＠ＣＬＫをも示している。それに与えられ得
るクロック信号φにより、データ入力端ＤＩに与えられ
ているデータはビットごとに直列−並列シフトレジスタ
ＳＲのｎ段を通してシフトされ得る。
本発明は、以下に示されている多くの実施例で実現可能
である。プログラム可能な要素Ｆｌ・・・Ｆｎは１つの
実施例では機械的、熱的または化学的に分離可能なスイ
ッチング要素、特に抵抗、抵抗として接続されているト
ランジスタ（第４図）またはレーザーヒユーズ（第２図
、第３図）である。
しかし、それらは分離可能な導体帯であってもよい。
さらに、集合導線ＤＯを高抵抗で第２の供給電位ＶＤＤ
と接続可能なものとして構成することは好ましい。第２
図および第４図では、このことは高抵抗の（たとえばプ
ログラム可能な要素Ｆの抵抗値の少なくとも１０倍の抵
抗値の）抵抗Ｒを介して実現されている。第３図による
実施例では高抵抗の接続は、そのチャネル抵抗が高抵抗
であるようにそのｐチャネルトランジスタをデイメンジ
ョニングされているＣＭＯ３−インバータＩにより実現
されている。インバータ■よその際に入力側でデコーダ
信号ＤＥＣにより駆動されている。
識別が行われるべきであれば（すなわちプログラムされ
たプログラム可能な要素Ｆｌ・・・Ｆｎにより示されて
いるコード値が続出されるべきであれば）、デコーダ信
号ＤＥＣが低い植をとり、それによって集合導線Ｄｏが
高抵抗で第２の供給電位ＶＤＤと接続される。そうでな
い場合はデコーダ信号ＤＥＣが高い値をとり、それによ
って集合導線ＤＯは第１の供給電位ｖＳＳと接続される
。それにより、集合導線Ｄｏが常に１つの定められた電
位を有することが保証されている。このことは特に、回
路装置２の集合溝ｋｌＡＤＯがなおなんらかの仕方で集
積半導体間９１のその他の部分特に入力段と接続されて
いるときに重要である（ＣＭＯ３技術では周知のように
入力端は電気的に“浮動“してはならない）。
第３図にはさらに本発明のもう１つの有利な実施例が示
されている。ｎ段の直列−並列シフトレジスタＳＲの代
わりにクロックされるｎ段の発振器Ｏ３が使用されてい
る。ｎ段のカウンタがシフトレジスタＳＲまたは発振器
Ｏ３の代わりに同じく使用可能である。その際に発振器
Ｏ３またはカウンタの存在する直列出力端Ｏは、リング
発振器またはリングカウンタが生ずるように、データ入
力端ＤＩに負帰還されて得る。
本発明はｎ個のプログラム可能な要素Ｆｌ・・・Ｆｎお
よびｎ段の直列−並列シフトレジスタＳＲ（またはカウ
ンタまたは発振器）の使用の際に、正常状態（すべての
ｎ個のプログラム可能な要素Ｆｌ・・・Ｆｎがプログラ
ムされていない）および２１種類のコード値をプログラ
ムすることを可能にする。これらの多数のコード値は、
集積半導体回路で通常のように小さい占有面積しか許さ
れない場合には、公知の従来技術では実現可能でない。
プログラムされたコード値または（プログラムされてい
ない）正常状態は作動中に下記の仕方で読出され得る（
正論理を前提として）：直列−並列シフトレジスタＳＲ
がクロック信号φにより少なくとも（ｎ−１）回予めク
ロックされ、その際にデータ入力端り目こは論理０が与
えられる。引き続いて生ずる次のクロンク信号φにおい
てデータ入力端ＤＩに論理ｌがｂえられ、これが直列並
列シフトレジスタＳＲの第１の段に受は入れられる。そ
れにより第１の並列出力端０１は論理１となり、残りの
並列出力端０２・・・Ｏｎは論理０にとどまる。従って
、第１の並列出力端Ｏｌに対応付けられているトランジ
スタＴは導通し、残りのトランジスタは遮断している。
第１のプログラム可能な要素Ｆｌが（第２図中に示され
ているように）プログラムされていないと、第１の供給
電位ｖＳＳが第１の並列出力端Ｏｌに対応付けられてい
るトランジスタＴを介して集合導線ＤＯに到達し、これ
が論理状態Ｏとなる。しかし、第１のプログラム可能な
要素Ｆｌが（第３図中に示されているように）プログラ
ムされていると、集合導線ＤＯ上に第２の供給電位ＶＤ
Ｄへの高抵抗の接続が生じ、それは論理状態１にとどま
る。
すぐ次の（およびすべてのその後の）クロック信号φの
生起の際には、データ入力端ＤＩに論理０が与えられる
。このことは、先に直列−並列シフトレジスタＳＲの第
１の段に受は入れられた論理１が直列−並列シフトレジ
スタＳＲの（それぞれ）すぐ次の段に受は入れられるよ
うにし、その際に先行の段には論理０がシフトされる。
相応に第２の並列出力端０２（またはそれぞれその後の
並列出力端０３・・・Ｏｎ）は論理状態ｌをとり、残り
の並列出力端０１，０３・・・Ｏｎ（またはＯｌ、０２
．０４・・・Ｏｎ、など）は論理状１！０を有する、対
応付けられているトランジスタを介して論理状態ｌを有
する並列出力端０２・・・Ｏｎと接続されているプログ
ラム可能な要素Ｆ２・・・Ｆｎはその状態（プログラム
されている、プログラムされていない）により、集合導
線Ｄｏが論理状態１（プログラムされている状Ｊ！りを
とるか、論理状ｊ！１０（プログラムされていない状Ｂ
）をとるかを決定する。こうしてプログラムされたコー
ド値のｎビットが読出され得る。
【図面の簡単な説明】
第１図は集積半導体回路内の本発明による回路装置を示
す図、第２図ないし第４図は部分的にコード化された状
態で本発明の種々の実施例を示す図である。 １・・・集積半導体回路 ２・・・本発明による回路装置 ＣＨ・・・半導体チップ ＣＬＫ・・・クロック入力端 ＤＯ・・・データ出力端 Ｆｌ−Ｆｎ・・・プログラム可能な回路要素！・・・イ
ンバータ Ｉｔ〜Ｉｎ・・・並列入力端 ＬＤ・・・制御入力端 ＯＳ・・・発振器 ＰＤＯ・・・接続パッド Ｓ・・・直列入力端 ＳＲ・・・並列−直列シフトレジスタ ＴＲ・・・負荷要素 ＶＤＤ、ＶＳＳ・・・供給電位 φ・・・クロック信号 ＩＧ　１ ＩＧ２ ＩＧ３ ＩＧ４

Claims (1)

  1. 【特許請求の範囲】 １）集積半導体回路の識別のための回路装置において、 ｎ個のプログラム可能な要素（Ｆ１・・・Ｆｎ）と、１
    つのデータ入力端（Ｄｌ）およびｎ個の並列出力端（Ｏ
    １・・・Ｏｎ）を有する１つの並列−直列シフトレジス
    タ（ＳＲ）とを有し、各プログラム可能な要素（Ｆ１・
    ・・Ｆｎ）が一方では１つの共通の導線（ＤＯ）と、ま
    た他方ではトランジスタ（Ｔ）のドレインと接続されて
    おり、 トランジスタ（Ｔ）のソースが第１の供給 電位（ＶＳＳ）と接続されており、 トランジスタ（Ｔ）のゲートの各々が直列 −並列シフトレジスタ（ＳＲ）の並列出力端（Ｏ１・・
    ・Ｏｎ）の１つと接続されており、直列−並列シフトレ
    ジスタ（ＳＲ）がクロ ック入力端（ＣＬＫ）に与えられ得るクロック信号（φ
    ）に関係して直列−並列シフトレジスタ（ＳＲ）のシフ
    ト機能を制御するためのクロック入力端（ＣＬＫ）を有
    する ことを特徴とする集積半導体回路の識別のための回路装
    置。 ２）プログラム可能な要素（Ｆ１・・・Ｆｎ）が機械的
    、熱的または化学的に分離可能なスイッチング要素であ
    ることを特徴とする請求項１記載の回路装置。 ３）分離可能なスイッチング要素が抵抗であることを特
    徴とする請求項２記載の回路装置。 ４）抵抗が抵抗として接続されているトランジスタであ
    ることを特徴とする請求項３記載の回路装置。 ５）プログラム可能な要素（Ｆ１・・・Ｆｎ）がレーザ
    ーヒューズであることを特徴とする請求項１または２記
    載の回路装置。 ６）プログラム可能な要素（Ｆ１・・・Ｆｎ）が分離可
    能な導体帯であることを特徴とする請求項１または２記
    載の回路装置。 ７）集合導線（ＤＯ）が高抵抗で第２の供給電位（ＶＤ
    Ｄ）と接続可能であることを特徴とする請求項１ないし
    ６の１つに記載の回路装置。 ８）直列−並列シフトレジスタ（ＳＲ）の代わりにｎ段
    のクロックされる発振器（ＯＳ）またはｎ段のカウンタ
    が設けられていることを特徴とする請求項１ないし７の
    １つに記載の回路装置。 ９）発振器（ＯＳ）またはカウンタがリング発振器また
    はリングカウンタであることを特徴とする請求項８記載
    の回路装置。
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