JPH0336924A - アレスタ回路の実装構造 - Google Patents
アレスタ回路の実装構造Info
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- JPH0336924A JPH0336924A JP16675189A JP16675189A JPH0336924A JP H0336924 A JPH0336924 A JP H0336924A JP 16675189 A JP16675189 A JP 16675189A JP 16675189 A JP16675189 A JP 16675189A JP H0336924 A JPH0336924 A JP H0336924A
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- JP
- Japan
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- conductor
- arrester
- arrester element
- circuit
- cover
- Prior art date
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- 239000004020 conductor Substances 0.000 claims abstract description 27
- 238000010586 diagram Methods 0.000 description 4
- 238000012790 confirmation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Transmitters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はアレスタ回路、特に無線通信装置の回路に用い
られるアレスタ回路の構成に関する。
られるアレスタ回路の構成に関する。
[従来の技術]
従来から、無線通信装置では、落雷等によって信号線に
誘導された異常電圧を阻止するためにアレスタ回路が用
いられている。
誘導された異常電圧を阻止するためにアレスタ回路が用
いられている。
この種のアレスタ回路は、第6図に示されており、図示
せざる2枚の導体板によりアレスタ素子5が挟まれ端子
1.2間に挿入される構成となっており、所定のモジュ
ールの中に含まれたもの専があった。
せざる2枚の導体板によりアレスタ素子5が挟まれ端子
1.2間に挿入される構成となっており、所定のモジュ
ールの中に含まれたもの専があった。
[解決すべきf1題J
上述した従来のアレスタ回路は、−に記構造の関係から
取付は場所が制限され、特に印刷配線ボード(PWB)
等へ取り付けることが困難であった。また、交流(A
C)や直流(DC)の電源入力に加えて、高周波信号も
一木の同軸ケーブルで供給する場合には、従来のアレス
タ回路では高周波に対す、るインピーダンス整合ができ
ないという問題があった。
取付は場所が制限され、特に印刷配線ボード(PWB)
等へ取り付けることが困難であった。また、交流(A
C)や直流(DC)の電源入力に加えて、高周波信号も
一木の同軸ケーブルで供給する場合には、従来のアレス
タ回路では高周波に対す、るインピーダンス整合ができ
ないという問題があった。
本発明は上記問題点にかんがみてなされたもので、その
目的は、印刷配線ボード等への取付けが容易で、かつ高
周波に対するインピーダンス整合が良好にとれるアレス
タ回路を提供することにある。
目的は、印刷配線ボード等への取付けが容易で、かつ高
周波に対するインピーダンス整合が良好にとれるアレス
タ回路を提供することにある。
[課題の解決手段J
L足口的を達成するために、本発明に係るアレスタ回路
は、印刷配線ボードにの所定の2端子間に高インピーダ
ンスを実現するために接続された導線と、この導線の中
間部分に一端を接触させて佐せられたアレスタ素子と、
このアレスタ素子の他端と接触させてアレスタ素子を覆
うようにして上記2端子間に設けられた導体カバーとを
AM4した構成としである。
は、印刷配線ボードにの所定の2端子間に高インピーダ
ンスを実現するために接続された導線と、この導線の中
間部分に一端を接触させて佐せられたアレスタ素子と、
このアレスタ素子の他端と接触させてアレスタ素子を覆
うようにして上記2端子間に設けられた導体カバーとを
AM4した構成としである。
[作用J
以りの構成によれば、導線が高周波に対して等価的にイ
ンダクタンスし、アレスタ素子が容量Cを構成する形に
なり、アレスタ回路でL−C−Lの低域通過フィルタ(
LPF)を構成することになるので、高周波に対するイ
ンピーダンス整合をとることができる。
ンダクタンスし、アレスタ素子が容量Cを構成する形に
なり、アレスタ回路でL−C−Lの低域通過フィルタ(
LPF)を構成することになるので、高周波に対するイ
ンピーダンス整合をとることができる。
[実施例]
以下、本発明の一実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第1図には、第一実施例に係るアレスタ回路の構成を示
す断面図および分解断面図面示されており、配線ボード
3上に形成されたストリップ線路の先端を端子1,2と
し、この端子1.2間にアレスタ回路が形成される。
す断面図および分解断面図面示されており、配線ボード
3上に形成されたストリップ線路の先端を端子1,2と
し、この端子1.2間にアレスタ回路が形成される。
まず、端子X、2F1fiには高インピーダンスをもつ
導線4を接続するが、これは端子1.2に形成された小
穴に導線4の曲げられた両端を挿入することにより行な
う、また、この導線4の中間部分にアレスタ素子5の一
端が接続されるように載せ、第2図に示される配置状態
にする。そして、このアレスタ素子5の他端には押え板
6を介して導体カバー7を被せ、この導体カバー7の両
端を上記端子1.2に電気的に接続しており、上記導線
4およびアレスタ素子5は導体カバー7により固定され
る構成とする。
導線4を接続するが、これは端子1.2に形成された小
穴に導線4の曲げられた両端を挿入することにより行な
う、また、この導線4の中間部分にアレスタ素子5の一
端が接続されるように載せ、第2図に示される配置状態
にする。そして、このアレスタ素子5の他端には押え板
6を介して導体カバー7を被せ、この導体カバー7の両
端を上記端子1.2に電気的に接続しており、上記導線
4およびアレスタ素子5は導体カバー7により固定され
る構成とする。
第3図には、従来のアレスタ回路と本発明のアレスタ回
路の等価回路が示されており、本発明の場合は、上記構
成により、図(b)に示されるL−C−L回路となる。
路の等価回路が示されており、本発明の場合は、上記構
成により、図(b)に示されるL−C−L回路となる。
すなわち、上記導線4は高インピーダンスのものからな
るの・で、アレスタ素子5の接続点から両側にインダク
タンスLを構成すると共に、アレスタ素子5は容量Cを
構成することになるので、導線4とアレスタ素子5によ
って低域通過フィルタ(LPF)となるL−C−L回路
が形成される。
るの・で、アレスタ素子5の接続点から両側にインダク
タンスLを構成すると共に、アレスタ素子5は容量Cを
構成することになるので、導線4とアレスタ素子5によ
って低域通過フィルタ(LPF)となるL−C−L回路
が形成される。
従って、このL−C−L回路により高周波に対するイン
ピーダンス整合を図ることができる。
ピーダンス整合を図ることができる。
また、本発明では高インピーダンスの信号ラインとして
導線4を用いる構成とするので、印刷配線ボード(PW
B)のパターンでは配&1幅を広くしなければならない
大電流に対しても耐えることができ、コンパクトな回路
を実現できる利点がある。
導線4を用いる構成とするので、印刷配線ボード(PW
B)のパターンでは配&1幅を広くしなければならない
大電流に対しても耐えることができ、コンパクトな回路
を実現できる利点がある。
次に、第二実施例を第4図および第5図に基づいて説明
する。
する。
第二実施例は、アレスタ回路を組立てた後にアレスタ素
子の実装状態を確認できるようにしたものである。
子の実装状態を確認できるようにしたものである。
第4図に示されるように、導体カバー7のアレスタ素子
押え部7aにアレスタ素子5の直径より小さい直径の確
認穴8を設ける。従って、上側から見ると、第5図に示
されるようになり、確認穴8からアレスタ素子5の有無
を確認できることが理解される。
押え部7aにアレスタ素子5の直径より小さい直径の確
認穴8を設ける。従って、上側から見ると、第5図に示
されるようになり、確認穴8からアレスタ素子5の有無
を確認できることが理解される。
この第二実施例によれば、製品として組立てた後に、モ
ジュ、−ル内のアレスタ素子実装状態を確認でき、導体
カバー7を外したり、電気的特性を検査したりすること
なく、アレスタ素子5の誤挿入を防止できる利点がある
。
ジュ、−ル内のアレスタ素子実装状態を確認でき、導体
カバー7を外したり、電気的特性を検査したりすること
なく、アレスタ素子5の誤挿入を防止できる利点がある
。
[発明の効果J
以上説明したように、本発明によれば、高インピーダン
スの導線の中間部分にアレスタ素子を儀せて導体カバー
にて固定するようにしたので、印刷配線ボード等にも容
易に取付けることができる。また、上記導線は幅が小さ
いので、大電流用の幅の広いプリント配線を用いること
なくコンパクトな構成とすることができる。
スの導線の中間部分にアレスタ素子を儀せて導体カバー
にて固定するようにしたので、印刷配線ボード等にも容
易に取付けることができる。また、上記導線は幅が小さ
いので、大電流用の幅の広いプリント配線を用いること
なくコンパクトな構成とすることができる。
さらに、本発明のアレスタ回路はL−C−L回路を構成
することになるので、同軸ケーブルで接続される場合で
も高周波に対してインピーダンス整合のとれた低域通過
フィルタ(LPF)を構成できるという効果がある。
することになるので、同軸ケーブルで接続される場合で
も高周波に対してインピーダンス整合のとれた低域通過
フィルタ(LPF)を構成できるという効果がある。
第1図は本発明の第一実施例に係るアレスタ回路の構成
を示す図であり、図(a)は側面断面図、図(b)は正
面断面図および分解断面図、第2図は導体カバーを外し
た場合の上面図、第3図は等価回路図であり1図(a)
は−膜内なアレスタ回路の等価回路、図(b)は本発明
のアレスタ回路の等価回路、第4図は第二実施例の構成
を示す図であり、図(a)は側面断面図、図(b)は正
面断面図および分解断面図、第5図は第二実施例の上面
図、第6図は従来のアレスタ回路を示す図である。 1.2:端子 3:配線ボード 4:導線 5:アレスタ素子6:押え板
7:導体カバー 8:確認穴
を示す図であり、図(a)は側面断面図、図(b)は正
面断面図および分解断面図、第2図は導体カバーを外し
た場合の上面図、第3図は等価回路図であり1図(a)
は−膜内なアレスタ回路の等価回路、図(b)は本発明
のアレスタ回路の等価回路、第4図は第二実施例の構成
を示す図であり、図(a)は側面断面図、図(b)は正
面断面図および分解断面図、第5図は第二実施例の上面
図、第6図は従来のアレスタ回路を示す図である。 1.2:端子 3:配線ボード 4:導線 5:アレスタ素子6:押え板
7:導体カバー 8:確認穴
Claims (1)
- 印刷配線ボード上の所定の2端子間に高インピーダンス
を実現するために接続された導線と、この導線の中間部
分に一端を接触させて載せられたアレスタ素子と、この
アレスタ素子の他端と接触させてアレスタ素子を覆うよ
うにして上記2端子間に設けられた導体カバーとを具備
したことを特徴とするアレスタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1166751A JP2545985B2 (ja) | 1989-06-30 | 1989-06-30 | アレスタ回路の実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1166751A JP2545985B2 (ja) | 1989-06-30 | 1989-06-30 | アレスタ回路の実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0336924A true JPH0336924A (ja) | 1991-02-18 |
JP2545985B2 JP2545985B2 (ja) | 1996-10-23 |
Family
ID=15837067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1166751A Expired - Fee Related JP2545985B2 (ja) | 1989-06-30 | 1989-06-30 | アレスタ回路の実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2545985B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0487518A (ja) * | 1990-07-24 | 1992-03-19 | Aichi Electron Co Ltd | 雷サージ保護回路 |
JPH0487519A (ja) * | 1990-07-24 | 1992-03-19 | Aichi Electron Co Ltd | 雷サージ保護装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5988928U (ja) * | 1982-12-04 | 1984-06-16 | パイオニア株式会社 | 電源フイルタ |
-
1989
- 1989-06-30 JP JP1166751A patent/JP2545985B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5988928U (ja) * | 1982-12-04 | 1984-06-16 | パイオニア株式会社 | 電源フイルタ |
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JPH0487518A (ja) * | 1990-07-24 | 1992-03-19 | Aichi Electron Co Ltd | 雷サージ保護回路 |
JPH0487519A (ja) * | 1990-07-24 | 1992-03-19 | Aichi Electron Co Ltd | 雷サージ保護装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2545985B2 (ja) | 1996-10-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |