JPH033058A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は入出力制御装置に関し、特に主記憶装置と入出
力装置との間のデータ転送を制御する入出力制御装置に
関する。

従来技術 従来、この種の入出力制御装置にお、いては、複数の制
御線および複数のバス線を介して入出力処理装置のチャ
ネル装置に各々接続されていた。

このような従来の入出力制御装置では、入出力処理装置
のチャネル装置との間の複数の制御線および複数のバス
線が最大ケーブル良否数十メートル程度しか延長するこ
とができず、また情報処理システムの高速化に伴う入出
力装置と中央処理装置との間の性能差を埋めるために、
入出力インタフェースの高速化とチャネル装置の増加と
により対応する傾向にある。

しかしながら、入出力インタフェースの高速化により入
出力インタフェースケーブルのコネクタの形状が大きく
なり、そのコネクタの収容面積が大きくなって、最近の
ＬＳＩ（大規模集積回路）化による装置の小型化に逆行
するという欠点がある。

また、チャネル装置の増加によりそれらチャネル装置に
接続される入出力制御装置が増加し、それらの装置を一
ケ所に集中的に設置することが困難となってきているこ
とから、それらの装置の分散設置が望まれているが、そ
れらの装置を接続する複数の制御線および複数のバス線
の長さに制約があり、それら装置の分散設置が難しいと
いう欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、装置の小型化を図ることができ、分散設
置を可能とすることができる入出力制御装置の提供を目
的とする。

、発明の構成 本発明による入出力制御装置は、第１および第２のチャ
ネル装置に接続された入出力制御装置であって、他の入
出力制御装置とともに前記第１および第２のチャネル装
置との間に夫々独立したループネットワークを形成する
ための接続手段と、前記第１および第２のチャネル装置
から前記接続手段を介して送られてきたデータが自装置
へのデータか否かを検出する検出手段と、前記検出手段
により前記第１および第２のチャネル装置からのデータ
が自装置へのデータであることが検出されたとき、前記
第１および第２のチャネル装置からのデータを自装置に
取込む取込み手段と、前記検出手段により前記第１およ
び第２のチャネル装置からのデータが自装置へのデータ
でないことが検出されたとき、前記第１および第２のチ
ャネル装置からのデータを前記能の入出力制御装置に転
送する転送手段とを有することを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、入出力処理装置４．５は入出力処理プ
ロセッサ部（ＩＯＰＰ）４１．５１と、この入出力処理
プロセッサ部４１．５１に信号線１４１−１　　（ｉ　
−１，−−−−−−、ｎ）　、　１５１−ｊ　　（ｊ−
１，・・・・・・＋ｍ）を介して接続されたチャネル装
置（ＣＨ）４２−１．５２−ｊとを含み、チャネル装置
４２−■には入出力制御装置１．２が接続され、チャネ
ル装置５２−■には入出力制御装置１，３が接続されて
いる。

すなわち、入出力制御装置１はチャネル装置４２−１．
５２−１夫々に接続され、チャネル装置４２−１との間
には入出力制御装置２と入出力インタフェースＩｌｌ、
１２１．１２２とによりループネットワークｌが形成さ
れ、チャネル装置５２−１との間には入出力制御装置３
と入出力インタフェース１１２，１３１゜１３２とによ
りループネットワーク■が形成されている。

また、入出力制御装置１〜３には夫々図示せぬ入出力装
置が接続されている。

第２図は第１図の入出力制御装置１の構成を示すブロッ
ク図である。図において、入出力制御装置１にはループ
ネットワークＩに接続するためのボート１−１と、ルー
プネットワーク■に接続するためのボート１−２とが設
けられている。

ボート１−１．はレシーバ１１−１と、シフトレジスタ
１２−１．　１９−１と、デリミツタ判定回路１３−１
と、送信先アドレス判定回路１４−１と、送信元アドレ
ス判定回路１５−■と、フレームチエツク回路１６−１
と、インタフェース制御回路１７−■と、セレクタ１８
−１．２３−１．２７−１と、内部処理制御回路２０−
１と、マイクロプロセッサ２１−■と、メモリ２２−■
と、アドレス制御回路２４−■と、バッフ７メモリ２５
−１と、デリミツタ発生回路２６−■と、ドライバ２８
−１とからなる。

また、デリミツタ判定回路１３−１．送信先アドレス判
定回路１４−１、送信元アドレス判定回路１５−１．フ
レームチエツク回路１６−１は各々の判定結果をインタ
フェース制御回路１７−１に出力し、インタフェース制
御回路１７−１ではそれらの判定結果に応じてシフトレ
ジスタ１２−１．　１９−１に夫々シフト指示信号を出
力するとともに、セレクト信号をセレクタ２７−１に出
力する。

シフトレジスタ１２−１．１９−１はインタフェース制
御回路１７−１からのシフト指示信号によりシフト動作
を行い、セレクタ２７−１はインタフェース制御回路１
７−１からのセレクト信号によりシフトレジスタ１９−
１の出力またはデリミツタ発生回路２６−１の出力を選
択する。

さらに、インタフェース制御回路１７−１と、内部処理
制御回路２０−１と、マイクロプロセッサ２１−１と、
メモリ２２−１と、セレクタ２３−１と、バッファメモ
リ２５−１とは夫々内部バスｌＯＯに接続されている。

ここで、ボート１−２の内部構成は図示していないが、
ボート１−１と同様の構成となっており、その動作も同
じである。

第３図は本発明の一実施例によるデータフレームの構成
を示す図である。図におい７て、データフレーム６はデ
リミツタ６０と、送信先アドレス６１と、送信元アドレ
ス６２と、ループ制御コマンド６３と、データ６４と、
フレームチエツクコード６５と、デリミツタ６６とによ
り構成されている。

送信先アドレス６１には送信先デバイスアドレスが、送
信元アドレス６２にはチャネル装置４２−１．５２−１
から発行したことを示すコードが、ループ制御コマンド
６３にはフレーム種別対応の送受信制御を指示するコマ
ンドが、データ６４には書込みデータおよび制御データ
が、フレームチエツクコード６５にはデータフレーム６
の正当性を確認するためのコードが夫々設定されている
。

これら第１図〜第３図を用いて本発明の−・実施例の動
作について説明する。

入出力制御装置１は入出力インタフェースＵｔを介して
チャネル装置４２−１からのデータフレーム６をレシー
バ１１−１で受取り、デリミツタ判定回路１３−１にお
いて該データフレーム６のデリミツタ６０の受信を認識
すると、該データフレーム６の受信を開始し、インタフ
ェース制御回路１７−１からのシフト指示信号により該
データフレーム６をシフトレジスタ１２−■に取込む。

このとき、シフトレジスタ１２−１に取込まれたデータ
フレーム６の送信先アドレス６１の内容が送信先アドレ
ス判定回路１４−■で入出力制御装置１配下の入出力装
置のデバイスアドレスと照合される。

また、データフレーム６の送信元アドレス６２が送信元
アドレス判定回路１５−１でチエツクされ、フレームチ
エツクコード６５がフレームチエツク回路１６−１でチ
エツクされてデータフレーム６の正当性が確認される。

送信先アドレス判定回路１４−■での照合により、送信
先アドレス６１の内容に対応する入出力装置が存在しな
ければ、該データフレーム６にデリミツタ発生回路２６
−１で生成されたデリミツタが付加され、ドライバ２８
−１から入出力インタフェース１２１を介して次の入出
力制御装置２に転送される。

この照合により、送信先アドレス６１の内容に対応する
入出力装置が存在すれば、そのことがインタフェース制
御回路１７−１および内部、＜ス１００を介して内部処
理制御回路２０−１に通知される。

内部処理制御回路２０−■はこの通知を受取ると、アド
レス制御回路２４−１を制御してセレクタ１８−１．２
３−１およびシフトレジスタ１９−１を介して入力され
るデータフレーム６をバッファメモリ２５−１に格納す
る。

また、内部処理制御回路２０−■はチャネル装置４２−
１に送信することを示すコードを送信先アドレス６１に
、対応する入出力装置のデバイスアドレスを送信元アド
レス６２に、フレーム種別対応の送受信制御を指示する
コマンドをループ制御コマンド６３に、対応する入出力
装置からの読出しデータまたは入出力装置の状態情報な
どの制御情報をデータ６４に、内部処理制御回路２０−
■が作成したデータフレームの正当性を確認するための
コードをフレームチエツクコード６５に夫々設定し、該
データフレームにデリミツタ発生回路２６−１で生成さ
れたデリミツタを付加してドライバ２８−１から入出力
インタフェース１２１を介して次の入出力制御装置２に
転送する。

チャネル装置４２−１は入出力制御装置１から送出され
てきたデータフレームを入出力制御装置２および入出力
インタフェース１２２を介して受取ると、該データフレ
ームの送信元アドレス６２にチャネル装置４２−１から
発行したことを示すコードが検出されれば、送信先アド
レス６１のデバイスアドレスに対応する入出力装置が入
出力制御装置１．２配下にないことを知ることができる
。

また、該データフレームの送信先アドレス６１にチャネ
ル装置４２−１に送信することを示すコードが検出され
、送信元アドレス６２にチャネル装置４２−１以外のコ
ードが検出されると、チャネル装置４２−■は送信元ア
ドレス６２に示されるデバイスアドレスに対応する入出
力装置からの応答であることを知ることができる。

以後、チャネル装置４２−■および入出力制御装置１，
２は上述した処理動作を繰返し行うことにより、データ
転送を実行する。

同様に、チャネル装置５２−１および入出力制御装置１
，３においても、入出力制御装置１．３と入出力インタ
フェースＬＬ２，１３１，１３２とにより形成されるル
ープネットワーク■を介してデータフレームの転送が実
行される。

このように、入出力制御装置１に接続されたチャネル装
置４，５毎に、他の入出力制御装置２３および入出力イ
ンタフェース１１１，１１２，１２１，１２２゜１３１
．１３２により各々独立したループネットワークＩ、■
を形成するようにすることによって、入出力インタフェ
ース１１１，１１２，１２１．１２２．１３１．１３２
を光フアイバケーブルなどにすることにより総インタフ
ェースケーブル長の延長が容易となるとともに、入出力
インタフェースケーブルのコネクタの形状を小さくする
ことができ、装置の小型化を図ることができる。

また、チャネル装置の増加によりそれらチャネル装置に
接続される入出力制御装置が増加した場合でも、それら
入出力制御装置を入出力インタフェースによりループネ
ットワークを形成させることにより、それらの装置の分
散設置が可能となるともに、入出力インタフェース上の
多重処理が尚−層可能となる。

発明の詳細 な説明したように本発明によれば、第１および第２のチ
ャネル装置に接続された入出力制御装置において、他の
入出力制御装置とともにこれら第１および第２のチャネ
ル装置各々との間に夫々独立したループネットワークを
形成するようにすることによって、装置の小型化を図る
ことができ、分散設置を可能とすることができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の入出力制御装置の構成を示すブロック図
、第３図は本発明の一実施例によるデータフレームの構
成を示す図である。 主要部分の符号の説明 １〜３・・・・・・入出力制御装置 ４．５・・・・・・入出力処理装置 １２−１．　１９−１・・・・・・シフトレジスタ１３
−１・・・・・・デリミツタ判定回路１４−１・・・・
・・送信先アドレス判定回路１５−１・・・・・・送信
元アドレス判定回路１６−１・・・・・・フレームチエ
ツク回路１−７−１・・・・・・インタフェース制御回
路２０−１・・・・・・内部処理制御回路２６−１・・
・・・・デリミツタ発生回路４２−１．５２−１・・・
・・・チャネル装置１１１．１１２，１２１゜

Claims (1)

【特許請求の範囲】
1. （１）第１および第２のチャネル装置に接続された入出
   力制御装置であって、他の入出力制御装置とともに前記
   第１および第２のチャネル装置との間に夫々独立したル
   ープネットワークを形成するための接続手段と、前記第
   １および第２のチャネル装置から前記接続手段を介して
   送られてきたデータが自装置へのデータか否かを検出す
   る検出手段と、前記検出手段により前記第１および第２
   のチャネル装置からのデータが自装置へのデータである
   ことが検出されたとき、前記第１および第２のチャネル
   装置からのデータを自装置に取込む取込み手段と、前記
   検出手段により前記第１および第２のチャネル装置から
   のデータが自装置へのデータでないことが検出されたと
   き、前記第１および第２のチャネル装置からのデータを
   前記他の入出力制御装置に転送する転送手段とを有する
   ことを特徴とする入出力制御装置。