JPH03292769A - 絶縁制御ｓｉサイリスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本願発明は静電誘導サイリスク（以下ＳＩサイリスクと
称す）の製造方法に関する。特にゲート駆動回路か簡略
化出来る絶縁膜ｉ１］　（ＭＯＳ−Ｃｏｎｔｒｏｌｌｅ
ｄ　）　Ｓ　Ｉサイリスクの新規な構造を実現するため
の製造方法に関する。

〔従来技術〕

ＳＩサイリスタはラフチングア、プ型のスイッチ素子で
、その駆動には正・負のトリガパルスとクエンチパルス
をゲートへ入力することによって従来行なわれていた。

その−例を第１図にポす。

第１図（ａ）ではＰチャンネルのＭＯＳトランジスタ５
２と正のバイアス電源５４、ｎチャンネルのＭＯＳトラ
ンジスタ５３と負のバイアス電源５５からなるバッフ１
回路にトリガパルスφＯＮ及びクエンチパルスφｏｐｐ
をそれぞれ入力することで動作させる。トリガパルスφ
。、とクエンチパルスφ。１．は（ｂ）に示すタイミン
グで入力する。さらにＳＩサイリスタのゲートへ流れ込
む電流の制限から抵抗５７をバッファ回路とＳＩサイリ
スタのゲート間に挿入しである。容量５６はスピードア
ップコンデンサである。ダイオード５８はターンオフの
ときのゲートからの電流か抵抗５７て制限されないよう
に設けられている。このように、トリガパルス及びクエ
ンチパルスを発生させる制御回路が複雑となること、バ
ッフ１用の部品点数か多いことの問題か従来あり、この
解決のため特願昭６３−１０８５７２「静電誘導サイリ
スタの駆動方法」において第２図に示すような駆動方法
が提案されている。

第２図（ａ）において、１はノーマリオフ型ＳＩサイリ
スタで、そのゲートに容量２が接続され、ゲートとカソ
ードの間にはＰチャンネルＭＯＳトランジスタ３１か接
続されている。このＭＯＳトランジスタのゲートはパル
スφ。によって制御され、このφ。は容量２への入力パ
ルスとなっている。パルスφＧの波形は（ｂ）に示す。

第２図（ｂ）で期間Ｔ１のときパルスφ。はＶ。ｆｆと
いう電位で、この電位によってＭＯＳトランジスタ３１
は導通状態にあって、ＳＩサイリスタ１はゲートカソー
ド間が同電位となっていて遮断状態となっている。時刻
１１でパルスφ。

かＶ。ｆｆからＶ。ｎへと変化するとＳＩサイリスタ１
のゲートは容量結合によって電位が上昇する。このとき
パルスφ６のＶ。ｎという電位においてＭＯＳトランジ
スタ３１は遮断状態となっている。

ノーマリオフのＳＩサイリスタはゲートとカソードの拡
散電位に相当するわずかな電圧が与えられれば、遮断状
態から導通状態へと移行する。このときゲート電流はゲ
ートからみた入力容量を充電するのに必要な分以外は必
要でなく直流を流す必要はない。

期間Ｔ２のときＳＩサイリスタ１は導通状態となってい
る。

時刻ｔ２てパルスφ。がＶ。０からＶ。ｆｆト変化する
と、ＭＯＳトランジスタは再び導通状態となってＳＩサ
イリスタ１は遮断状態となる。

しかしながら、第２図（ａ）に示されたＭＯＳトランジ
スタを同一チップ上に集積化するための具体的構造に関
しては従来提案か無く、またその製造方法についても提
案かなかった。

基本的には、　ｐ”ｎｐｎ＋四層構造で構成される従来
型サイリスタに比へて、ｐ”ｎ”−ｎ＋やｐ＋旧ｎ＋タ
イオードの順方向電流を制御電極により制菌するＳＩサ
イリスタは、特にその動作速度において優れている。Ｓ
Ｉサイリスタの電流の導通。

遮断はチャンネル中に生しさせる電位障壁制御によって
行なうわけであるから、ＳＩサイリスタの制御ｗｔ極は
接合型に限られるわけてはなく絶縁ゲート型でもよいこ
とは、すてに指摘した通りであり、特公昭６２−２０７
１４号公報、特公昭６２−２１２７５号公報、特公昭６
２−２１２７６号公報、特公昭６１−４８７９０号公報
等において提案されている。その−例の断面構造を第３
図に示す。第３図においてｎ＋領域２３はカソード領域
、ｐ＋領域２１はアノード領域、２６は絶縁膜で、切り
込まれた凹部の側壁部の薄い部分かケート絶縁膜となり
、ゲート電極２５に正電圧を印加することによってゲー
ト絶縁膜直下にチャンネルを形成しカソード前面の電位
障壁を除去しＳＩサイリスクをターンオンする。

カソード電極２３はｎ＋領域２３とＰ′″領域２４の双
方にオーミック接触し、アノードから流れ込んたホール
の多くはｐ＋領域２４に流れ込む。

ターンオフはゲート電極２５に負電圧を印加することに
よって実現する。ｐ＋領域２４をカソード領域と共通と
しないで、独立の電極を形成し、ターンオフ時にｐ＋領
域２４からボールを引き抜けばより高速にターンオフ出
来るか、ゲト駆動回路は複雑になる。いずれにしても、
従来提案された絶縁ゲートＳＩサイリスタにおいて、ゲ
ート・カソード間にＭＯ８Ｉ−ランジスタを接続し、同
一チップ上に集積化するための具体的構造とその製造方
法については何杏提案されていない。

〔発明の目的〕

本発明の目的は、駆動回路・制御回路を簡略化し、かつ
駆動回路の部品点数も削除できる絶縁制御ＳＩサイリス
タの新規な構造を実現するための製造方法を提供するこ
とである。本発明の別の目的は、Ｓエサイリスタの本来
有する順方向電圧降下が低く、かつスイッチング速度が
速いという特徴を損うことなく、ゲート損失を低減でき
る絶縁制御ＳＩサイリスタの製造方法を提供することで
ある。

〔発明の概要〕

本穿明は、Ｓ１サイリスタのゲート上部にＭＯＳダイオ
ードを形成し、ゲートとカソード間もしくはゲートとア
ノード間には絶縁ゲートトランジスタとを接続し、同一
チップ上に集積化／１衆Ｊ５Ｎり？°°ある。第４図（
ａ）は平面図、第４図（ｂ）は、第４図（ａ）のＡ　−
Ａ’に沿った断面図である。

ｐ＋領域２１はアノード領域、ｎ−領域２２はチャンネ
ルを形成する領域、ｎ＋領域２３はカソード領域、ｐ＋
領域３２は補助カソード領域、ｐ＋領域３１はゲート領
域である。２３′はカソード電極、２１’はアノード電
極である。２５はゲート電極て、ｐ＋領域３１との間の
ゲート絶縁膜２６を介して、ＭＯＳダイオードを構成す
ると同時に、ｐ＋領域３１をソース、ｐ十領域３２をド
レインとする絶縁ゲートトランジスタのゲート電極をも
兼ねている。第４図（ｂ）ではノーマリオン型（デイプ
リージョン型）ＰチャンネルＭＯＳＦＥＴがＳＩサイリ
スタのゲート・カソード間に接続された構成となってい
る、ｎ−領域２２の不純物密度と１対のＰ＋領域相互の
間との距離との関係は、ｐ＋領領域ら延びる空乏層かゲ
ート電極３１に電圧を印加しない状態て、チャンネルを
ピンチオフするように選ばれ、ＳＩサイリスタはノーマ
リオフ型である。

この構造における動作は第２図で説明した動作と同様で
ある。ゲート電位かＶ。ｆｆ”Ｏボルトの時、第４図に
示すＳＩサイリスタは遮断状態で、ＰチャンネルＭＯＳ
ＦＥＴは導通状態である。ゲート電位か正の値のＶ。ｎ
へと変化すると、容量結合によってｐ＋領域３１の電位
か上かり、ｎ＋カソード領域２３の前面に形成されてい
る電子に対する電位障壁か下かり、カソード領域２３か
ら電子か注入される。注入された電子はｎ−領域２２と
ｐ＋アノード領域２１との界面近傍に蓄積され、アノー
ド側のポールに対する電位障壁は消減し、アノードから
のホール注入か起こり、このホールかカソードからの電
子の注入をさらに促進しＳＩサイリスタはターンオンす
る。この時ＰチャンネルＭＯ８ＦＥＴは遮断状態となる
。ゲート電極にＶ。ｆｆを印加するとＰチャンネルＭＯ
ＳＦＥＴか導通状態となり、ｐ＋領域３１を介してホー
ルかカソード側に引き抜かれ、カソード前面の電子に対
する電位障壁か腐くなり、ＳＩサイリスタはターン・オ
フする。以下第５図を用いて本発明の製造方法を詳細に
説明する。第５図では第４図のカソードの両側に形成さ
れた補助カソード領域か片側に形成されたより簡略化さ
れた構造のものであるか基本動作は全く同しである。第
５図の方かマスク合わせ余裕も大きくなり、容易に製造
できる。ｉ；、９明の９エアイクスタは、標準的なＭＯ
ＳＦＥＴの製造工程を用いて製造出来、次のような工程
から成る。

（１）　　第１の工程、ロー高抵抗基板２２の裏側にロ
セス等の周知の手法でフィールド酸化膜２７を選択形成
する（第５図（ａ））。この工程で、カソード２３、補
助カソード３２、ゲート３１を形成するテパ％τ９ｆ’
（Ｄ　＠Ｊｉ　’ｊｊＥに３０００〜１００００　Ａの
酸化膜か形成される。

（２）　　第２の工程：選択酸化に用いた窒化膜を除去
後、基板を洗浄し、周知のフォトリソグラフィー技術を
用い、Ｐ型不純物をゲート領域に選択形成する。具体的
には、フォトレジスト３９やＡｌのようなイオン注入の
マスクとなる膜を全面に形成後、ゲート領域部分のみを
選択的に窓開けし、ボロン＜　１１　Ｂ　＋　）のイオ
ン注入を行う。たとえば加速電圧１５０ＫｅＶ３Ｘ１０
１５ｃＩｒＬ−２のドーズ量打ち込む。その後、マスク
を除去し、Ｎ２雰囲気中１１５０℃で３〜８時間のドラ
イブインを行う。イオン注入でなくても、たとえば熱拡
散で形成しても良く、ドライブインの条件も、他の温度
や時間でも良いことはもちろんである（第５図（ｂ））
。

ｆ３）第３の工程１周知のフォトリソグラフィー技術を
用い、ｎ型不純物をカソード領域に形成する。たとえば
フォトレジスト３９をマスクにして、ｊｌ（３’ｐ”）
を１３ＱＫｅＶてＩ　Ｘ　１０１６ＣｒＩＬ−１２イオ
ン注入し、その後フォトレジストを除去し、Ｎ２雰囲気
中で１０００℃、３０分〜１時間アニールする（第５図
（Ｃ））。

（４）　　第４の工程：２００〜７００Ａのゲート酸化
膜２６を形成後、連続して、多結晶シリコン２５　ヲ３
５００−５０００人周知のＣＶＤ法等により形成し、続
いて、周知のフォトリソグラフィー技術により、ＳＩサ
イリスタのｐ＋ゲート領域３１の上部全面を覆うように
パターン形成し、ゲート部分以外の多結晶シリコンヲエ
ッチング除去する。多結晶シリコンのエツチングはＰＣ
ｌ３やＣＣｌ４を用いたＲＩＥ等のプラズマエツチング
でも良いし、ウェットエツチングでも良い（第５１１（
ｄ）　）。多結晶シリコンはボロン等のドーピングされ
たドープドポリシリコンでも良い。

（５）　　第５の工程；ゲート電極の多結晶シリコンと
自己整合して補助カソード領域にＰ型不純物を選択拡散
すると同時に多結晶シリコンにもＰ型不純物を導入する
。たとえばフォトレジスト３９をマスクにして、４９Ｂ
Ｆ２＋を５゜ＫｅＶて１×１０１６Ｃｒｔ′Ｌ−２イオ
ン注入シ、ソノ後フォトレジストを除去後、９５０°Ｃ
て約３０分アニールする（第５図（ｅ））。

（６）　　第６の工程；５ｉｎ２およびＰＳＧ　（リン
硅酸カラス）等の絶縁膜２８を全面にＣＶＤ法等により
形成し、フォトリソグラフィー法により、カソード領域
２３と補助カソード領域３２のオーバラップ部分および
多結晶シリコン上８ンタクトホールを開孔し、その後Ｍ
等の金属を真空蒸着法等により全面に形成し、さらにフ
ォトリソグラフィー法により、カソード電極２３′、ゲ
ート電極（ポンディングパッド部）をパターン形成する
。同時に裏面にもアノード電極２１′を形成する。アノ
ード電極はＡｌを真空蒸着法で形成しても良いし、Ｍｏ
板やＷ板を合金法で形成しても良いし、他の周知の方法
でも良い（第５図（ｆ）および（ｇ））。

以上のように、多結晶シリコンを用いた自己整合型の標
準ＭＯＳＦＥＴ工程とほぼ類似の工程で、フォトリソグ
ラフィー（マスク合わせ）７回の極めて簡単な工程で製
造可能である。

〔実施例〕

第１の工程てｐ＋アノード領域２１を拡散て形成するか
わりに、ｐ＋基板２１の上にｎ−高抵抗＠２２をエピタ
キシャル成長しても良いことはもちろんである。逆に、
ｎ−高抵抗基板２２の裏面にｐ＋アノード領域２１をエ
ピタキシャル成長しても良（、ボロンとゲルマニウムの
ように２種類の不純物を同時にドーピングすれば、結晶
の完全性を失なわずＩこ極めて高濃度のｐ＋アノード領
域を得ることか出来る。エピタキシャル成長の場合、ｎ
−領域２２とｐ＋領域２１の間にｎバツア１領域を形成
して高耐圧を得ることも容易に出来る。フィールド酸化
膜を選択形成する前に、高耐圧化のためにＰ＋領域ある
いはｎ＋領領域ら成るガードリング領域を形成する等は
、必要に応して適宜行なえばよい。

第４の工程で、多結晶ノリコンの代りに、Ｗ。

Ｍｏ、Ｔｉ、Ｔａ、Ｎｂ等の高融点金属でも良いし、Ｗ
Ｓｉ２、ＭｏＳｉ２、ＴｉＳｉ２等のシリサイドあるい
はこれらの複合膜にすれば、駆動用ＭＯＳトランジスタ
のゲート抵抗か小さくなりより灯ましい。ゲート酸化に
先立ち、もしくは、ゲート酸化後チャンネルドープをイ
オン注入等により行ない、駆動用ＭＯＳトランジスタの
しきい値を制御することも必要に応じて行うことはもち
ろんである。

発明の概要ですてに一部述べたように、ｐ＋ゲート領域
３１、ｐ＋補助カソード領域３２、ｎ＋カソード領域２
３の形成はイオン注入以外の熱拡散法やエピタキシャル
成長法によっても良いことはもちろんであるか、イオン
注入法が最も簡単で、しかも低温でてきるので好ましい
。

〔発明の効果〕

本発明によれば、マスク枚数７枚で、標準的なＭＯＳト
ランジスタの工程を用いて極めて容易に、ＭＯＳトラン
ジスタをＳＩサイリスタと同一チップに集積化すること
か出来る。本発明によれば、ＳＩサイリスタのゲート駆
動回路にスイッチング素子を接続することや、トリガ用
・クエンチ用の正負の電源を用いることは必要てはなく
、ゲート駆動回路は単純化され、しかもゲート損失の極
めて小さなＳＩサイリスタか製造歩留り良く、安価に製
造できる。

【図面の簡単な説明】

第１図乃至第３図は従来技術を説明するための図、第４
図は本番発明の製造法によるＳＩサイリスクの完成図の
一例、第５図（ａ）乃至（ｇ）は本二夛発明の製造工程
を説明するための図である。 ２３・・・カソード領域、３２・・・補助カソード領域
、２１・・・アノード領域、３１・・・ゲート領域、２
６・・・ゲート酸化膜、２７・・・フィールド酸化膜、
２５・・・多結晶シリコン、２８・・・ＣＶ　Ｄ　Ｓ　
ｉ　Ｏ□およびＰＳＧ、２１’、２３′・・・電極金属
（α　〕 〈α　） 。。 （ヒＩ　） 葛　２　図 ８７　　図 慇 ５ 閣 （ａ） （ｂ） 慈 閣

Claims (1)

【特許請求の範囲】
1. 　第１導電型低不純物密度領域の裏面に第２導電型高不
   純物密度のアノード領域を形成し、前記低不純物密度領
   域の表面にフィールド酸化膜を選択形成する第１の工程
   と、前記低不純物密度領域の表面に第２導電型高不純物
   密度のゲート領域を形成する第２の工程と、前記低不純
   物密度領域の表面に、第１導電型高不純物密度のカソー
   ド領域を形成する第３の工程と、前記ゲート領域の上部
   の全面および前記ゲート領域と前記カソード領域の間の
   前記低不純物密度領域の上部にゲート絶縁膜およびゲー
   ト電極を形成する第４の工程と、前記カソード領域と隣
   接する前記低不純物密度領域の表面に第２導電型高不純
   物密度の補助カソード領域を形成する第５の工程と、絶
   縁膜を全面に形成し、前記絶縁膜の前記カソード領域と
   前記補助カソード領域との共有領域の上部および前記ゲ
   ート電極の上部にコンタクトホールを開孔し、その後メ
   タライゼーションを行う第６の工程とから少なく共成る
   ことを特徴とする絶縁制御ＳＩサイリスタの製造方法。