JPH03292700A - Ram test system - Google Patents

Ram test system

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Publication number
JPH03292700A
JPH03292700A JP2093848A JP9384890A JPH03292700A JP H03292700 A JPH03292700 A JP H03292700A JP 2093848 A JP2093848 A JP 2093848A JP 9384890 A JP9384890 A JP 9384890A JP H03292700 A JPH03292700 A JP H03292700A
Authority
JP
Japan
Prior art keywords
ram
bit
address
pattern
correctly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2093848A
Other languages
Japanese (ja)
Inventor
Katsumi Saito
勝美 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2093848A priority Critical patent/JPH03292700A/en
Publication of JPH03292700A publication Critical patent/JPH03292700A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To confirm whether each address of a RAM is correctly operated up to bit units or not by writing ''1'' in bits 0 to 7 independently of one another and testing whether it is correctly read out or not. CONSTITUTION:In the circuit constitution provided with a central processing unit 11, a ROM 12, and a RAM 13, a pattern shifted left bit by bit is written in a memory 13, and this pattern is read out to confirm the coincidence of values. The initial pattern is shifted left by one bit to perform the same test, and this operation is repeated 8 times. Thus, it can be confirmed whether bits 0 to 7 of one address on the RAM 13 are correctly operated independently of one another or not.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はRAM (読み書き可能なメモリ)試験方式に
係シ、特にビット操作によるRAMの動作試験方式に関
するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a RAM (read/write memory) test method, and particularly to a RAM operation test method using bit manipulation.

〔従来の技術〕[Conventional technology]

従来のRAM試験方式は、ROM (読み出し専用メモ
リ)上の機能として、メモリにインクリメントパターン
(1,2,3,4・・・・・という「1」ずつ加算され
たパターン、従来の試験方式のビットパターンの一例を
示す第3図参照)を書き込み、その後、メモリよシ読み
出し次値と書き込んだ値を比べ一致するかどうかを確認
していた。
The conventional RAM test method uses an increment pattern (1, 2, 3, 4, etc., in which 1 is added in increments) as a function on the ROM (read-only memory). (See Figure 3, which shows an example of a bit pattern.) After that, the next value was read out from the memory and the written value was compared to see if they matched.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のRAM試験方式でi、RAM に接続さ
れるアドレス線、データ線が正しく接続されているか確
認することはできるが、RAM上の1つのアドレスに対
するメモリの各ビットが独立に正しく動作するかどうか
までは完全には確認できなかった。例えば、第3図のア
ドレスのビット4が「1」を書き込んでも、書き込めな
いというような場合、それを見つけることはできないと
いう課題があった。
Although it is possible to check whether the i, address lines and data lines connected to the RAM are connected correctly using the conventional RAM test method described above, it is possible to check whether each bit of the memory for one address on the RAM operates correctly independently. I have not been able to fully confirm whether this is the case. For example, even if "1" is written to bit 4 of the address in FIG. 3, if it cannot be written, there is a problem that it cannot be found.

〔課題を解決する丸めの手段〕[Rounding method to solve the problem]

本発明のRAM試験方式は、中央処理装置とROMおよ
びRAM t−有する回路構成において、上記RAM上
の機能として、そのRAMに接続されるアドレス線およ
びデータ線の正常性を確認する第1の確認手段と、上記
RAM上のそれぞれのアドレスに対するメモリのひとつ
ひとつのビットが正しく動作すること″Ir確認させる
ため、ビットO〜ビット7まで独立にrlJを書き込み
正しくそれが読み出せるかどうか確認する第2の確認手
段を備えてなるものである。
The RAM test method of the present invention is a first check to confirm the normality of the address line and data line connected to the RAM as a function on the RAM in a circuit configuration including a central processing unit, ROM, and RAM. In order to confirm that each bit of the memory corresponding to each address on the RAM operates correctly, write rlJ independently from bit O to bit 7 and check whether it can be read correctly. It is equipped with a confirmation means.

〔作用〕[Effect]

本発明においてfl、RAMの各アドレスがビット単位
まで正しく動作しているかどうか確認する。
In the present invention, it is checked whether each address of fl and RAM is operating correctly down to the bit level.

〔実施例〕〔Example〕

以下、図面に基づき本発明の実施例を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail based on the drawings.

第1図は本発明によるRAM試験方式の一実施例を示す
ブロック図である。
FIG. 1 is a block diagram showing an embodiment of a RAM testing method according to the present invention.

図において、11は中央処理装置(CPU)、12はR
OM、 13はRAM、14および15はRAM13に
接続されるアドレス線およびデータ線である。
In the figure, 11 is a central processing unit (CPU), 12 is R
OM, 13 is a RAM, and 14 and 15 are address lines and data lines connected to the RAM 13.

このように、中央処理装置11とROMI2およびRA
M13を有する回路構成において、RAM13上の機能
として、その8上M13に接続されるアドレス線14お
よびデータ線15の正常性を確認する手段と、RAM1
3上のそれぞれのアドレスに対するメモリのひとつひと
つのビットが正しく動作することを確認させるため、ビ
ットO〜ビットTまで独立に「1」を書き込み正しくそ
れが読み出せるかどうか確認する手段を備えている。
In this way, the central processing unit 11, ROMI2 and RA
In the circuit configuration having M13, the functions on the RAM 13 include a means for checking the normality of the address line 14 and the data line 15 connected to the M13 on the RAM 13;
In order to confirm that each bit of the memory corresponding to each address on 3 operates correctly, a means is provided to independently write "1" from bit O to bit T and confirm whether it can be read correctly.

第2図は第1図の動作説明に供する説明図で、(&)は
本発明のRAM試験方式によるビットパターンの初期値
を示したものであr、(b)、(−)はビットパターン
の変化の態様を示したものである。
FIG. 2 is an explanatory diagram for explaining the operation of FIG. 1, where (&) indicates the initial value of the bit pattern according to the RAM test method of the present invention, r, (b), and (-) indicate the bit pattern. This figure shows the mode of change.

つぎに第1図に示す実施例の動作を第2図を参照して説
明する。
Next, the operation of the embodiment shown in FIG. 1 will be explained with reference to FIG. 2.

まず、第1図に示すような中央処理装置11とROM1
2およびRAMI 3を有する回路構成で、第2図(畠
)に示すような1ビットずつ左ヘシフトしていくパター
ンをメモリに書き込み(OX80をシフトすると0×0
1にもどるとしておく)、これを読み出して値が一致す
るかどうかを確認する。
First, a central processing unit 11 and a ROM 1 as shown in FIG.
2 and RAMI 3, write a pattern to the memory that shifts one bit to the left as shown in Figure 2 (Hata) (if you shift OX80, it will be 0x0).
1), read this and check whether the values match.

つぎに、初めのパターンを1ビット左ヘシフトして同様
のテストをする。これを2回から8回繰り返すことによ
り(第2図(b) 、 (c)参照) 、RAMI 3
上の1つのアドレスに対してビットO〜7までそれぞれ
のビットが独立に正しく動作することが確認できる。
Next, the first pattern is shifted to the left by one bit and a similar test is performed. By repeating this 2 to 8 times (see Figure 2 (b) and (c)), RAMI 3
It can be confirmed that each bit from bits O to 7 operates correctly independently for the above one address.

ここで、特定の1つのビットがすべて1というパターン
(例えばビット0がすべて1というようなパターンで、
2回目はビット1が、3回目はビット2が1になる)を
使用しないのは、あるアドレスに書き込んだものが正し
く、そのアドレスに書き込まれたかどうか判断できるよ
うにするためである。
Here, a pattern in which one particular bit is all 1 (for example, a pattern in which all bits 0 are 1),
The reason why bit 1 is not used the second time and bit 2 is 1 the third time is to make it possible to determine whether what was written to a certain address was correct and whether it was written to that address.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、中央処理装置とROM
およびRAMを有する回路構成で、RAMの各アドレス
がビット単位まで正しく動作しているかどうか確認する
ことができる効果がある。
As explained above, the present invention has a central processing unit and a ROM.
With a circuit configuration having a RAM and a RAM, it is possible to confirm whether each address of the RAM is operating correctly down to the bit level.

【図面の簡単な説明】[Brief explanation of drawings]

gx図は本発明によるRAM試験方式の一実施例を示す
ブロック図、第2図は第1図の動作説明に供する説明図
、第3図は従来のRAM試験方式のビットパターンの一
例を示す図である。 11・・・・中央処理装置、12・・・・ROM。 13・・・@RAM、14Φφ・・アドレス線、15・
・・・データ線。
gx diagram is a block diagram showing an embodiment of the RAM test method according to the present invention, FIG. 2 is an explanatory diagram for explaining the operation of FIG. 1, and FIG. 3 is a diagram showing an example of the bit pattern of the conventional RAM test method. It is. 11...Central processing unit, 12...ROM. 13...@RAM, 14Φφ...address line, 15.
...Data line.

Claims (1)

【特許請求の範囲】[Claims] 中央処理装置とROMおよびRAMを有する回路構成に
おいて、前記RAM上の機能として、該RAMに接続さ
れるアドレス線およびデータ線の正常性を確認する第1
の確認手段と、前記RAM上のそれぞれのアドレスに対
するメモリのひとつひとつのビットが正しく動作するこ
とを確認させるため、ビット0〜ビット7まで独立に「
1」を書き込み正しくそれが読み出せるかどうか確認す
る第2の確認手段を備えてなることを特徴とするRAM
試験方式。
In a circuit configuration having a central processing unit, ROM, and RAM, the first function on the RAM is to check the normality of the address line and data line connected to the RAM.
In order to confirm that each bit of the memory corresponding to each address on the RAM operates correctly, bits 0 to 7 are independently
A RAM characterized in that it is equipped with a second confirmation means for confirming whether or not the data written in "1" can be read correctly.
Test method.
JP2093848A 1990-04-11 1990-04-11 Ram test system Pending JPH03292700A (en)

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JPH03292700A true JPH03292700A (en) 1991-12-24

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ID=14093828

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JP2093848A Pending JPH03292700A (en) 1990-04-11 1990-04-11 Ram test system

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JP (1) JPH03292700A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703818A (en) * 1996-08-26 1997-12-30 Mitsubishi Denki Kabushiki Kaisha Test circuit
CN100365787C (en) * 2003-07-29 2008-01-30 华为技术有限公司 Writing buffer-supporting FLASH internal unit testing metod

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