JPH03282930A - 複語長データ用メモリシステム、キャッシュメモリ、レジスタファイル及び情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、知識情報処理の分野で使用されるリスプ（Ｌ
ＩＳＰ）及びプロローグ（Ｐｒｏｌｏｇ）等の言語で記
述したプログラムを高速に処理する為のメモリシステム
、キャッシュメモリ、レジスタファイル及び情報処理装
置に関する。

（従来の技術） コンピュータによる情報処理が複雑になると、従来とは
異なるプログラミング言語及びプログラミング手法が必
要となる。知識情報処理の分野では、知識情報処理用プ
ログラミング言語リスプ及びプロローグを使用した応用
プログラムの開発が行われている。リスプ及びプロロー
グで記述した応用プログラムでは、関数呼び出し及び述
語呼び出し等のプログラム実行環境を切り換える処理を
頻繁に使用する。この処理は、レジスタ上のデータをメ
モリに退避及びメモリに退避していたデータをレジスタ
に復帰する操作を繰り返す為、メモリとプロセッサ間の
データ転送経路があい路となり、高速処理の実現を困難
にしている。従来は、メモリとプロセッサ間のあい路を
回避する手段として、多数のレジスタで構成したレジス
タファイルをプロセッサに用意し、前記レジスタファイ
ルに複数の実行環境のデータを保持可能にすることで、
データをメモリに退避する操作の使用頻度を低くするレ
ジスタウィンド方式があった。レジスタウィンド方式に
おける実行環境切り替え処理の手順を簡単に説明する。

レジスタウィンド方式で使用するレジスタファイルの構
成を図１０のに示す。図１０の（ａ）は実行環境切り換
え処理前の状態、（ｂ）は処理後の状態である。レジス
タファイル１００１上のレジスタは、幾つかのレジスタ
群１００２、１００３．１００４に属し、一つの実行環
境は一つのレジスタ群を使用する。レジスタ１００５は
、プロセッサが使用中の実行環境のデータを保持するレ
ジスタ群のレジスタファイル内ベースアドレスを保持す
るレジスタ群ベース・レジスタである。ある実行環境Ａ
がレジスタ群１００２を使用していると仮定する。この
時、レジスタ群ベース・レジスタ１００５は、レジスタ
群１００２のベース・アドレスを保持する。関数呼び出
しまたは述語呼び出しにより実行環境の切り換え処理が
発生すると、レジスタ群ベース・レジスタ１００５の内
容をレジスタ群１００３のベース・アドレスに変更する
。この変更により、レジスタ群が切り換わり、実行環境
Ａのデータはメモリに待避するのでなく、レジスタ群１
００２に退避される。

（発明が解決しようとする課題） レジスタウィンド方式は、実行環境の待避をレジスタ群
を切り換えることで実現する。したがって、関数呼び出
し及び述語呼び出しの再帰的実行によりレジスタ群の個
数が不足した場合、関数呼び出し及び述語呼び出しで発
生する実行環境切り換え処理の速度がレジスタウィンド
方式導入前の状態まで低下するという問題がある。さら
に、多重プロセス環境では、使用するレジスタの個数が
多い為、プロセス切り換えの負荷が大きく、ベンチマー
クプログラムの実行性能は高いが、システム全体の応答
特性が悪い。このように従来の技術には解決すべき課題
があった。この課題を解決する手段として、本発明は、
複数語のデータ転送が可能なバスを備え、複数語のデー
タを一度にアクセスできるメモリシステム、キャッシュ
メモリ及び情報処理装置を提供する。

（課題を解決するための手段） 前述の課題を解決するために、本発明が提供する特許請
求の範囲第１項の複語長データ用メモリシステムは、任
意の二のべき乗２ｄ個のメモリバンクと、前記メモリバ
ンクに接続された二のべき乗２ｄ個のデータバスと、ア
クセスするデータのメモリアドレスを保持するアドレス
レジスタと、前記メモリバンクのアドレスを生成するア
ドレス生成器とからなり、前記メモリバンクがメモリア
ドレスの下位ｄビットの各個に１個づつ割り当てられ、
前記アドレス生成器が前記アドレスレジスタの保持アド
レスの下位ｄビットと前記メモリバンクが受け持つメモ
リアドレスの下位ｄビットを比較し、等しいか大きいメ
モリバンクに対しては前記アドレスレジスタの保持アド
レスの下位ｄビットを除いた値を出力し、小さいメモリ
バンクに対しては前記アドレスレジスタの保持アドレス
に二のべき乗を加算した値から下位ｄビットを除いた値
を出力することにより、任意のメモリアドレスから二の
べき乗２ｄ語の連続した領域に対して並列アクセスを行
うことを特徴とする特許請求の範囲第２項の複語長デー
タ用メモリシステムは、本発明の特許請求の範囲第１項
の複語長データ用メモリシステムの構成要素と、並列ア
クセスするデータの個数を保持するアクセス語数レジス
タと、データ書き込み時に前記メモリバンクの書き込み
制御信号を制御するデータ書き込み制御回路とからなり
、前記データ書き込み制御回路が前記アドレスレジスタ
の保持アドレスの下位ｄビットに前記アクセス語数レジ
スタの保持する値を加算した値の下位ｄビットと前記ア
ドレスレジスタが保持するメモリアドレスの下位ｄビッ
トを前記メモリバンクが受け持つメモリアドレスの下位
ｄビットと比較・し、メモリアドレスの下位ｄビットの
値より小さく、前記アドレスレジスタの保持値に前記ア
クセス語数レジスタの保持値を加算した値の下位ｄビッ
トより大きい値のメモリアドレスの下位ｄビットを受け
持つメモリバンクの書き込み制御信号を無効にすること
により、任意のメモリアドレスから連続した領域に対す
る並列アクセスを行うことと、並列アクセスするデータ
の個数が１個から最大二のべき乗２ｄ語までの範囲内で
選択可能なことを特徴とする 特許請求の範囲第３項の複語長データ用キャッシュメモ
リは、ダイレクトマツプ方式でキャッシュブロックのサ
イズが任意の二のべき乗２ｄ語のキャッシュメモリにお
いて、任意の二のべき乗２ｄ個のメモリバンクと、前記
メモリバンクに接続された二のべき乗２ｄ個のデータバ
スと、キャッシィングしているデータのアドレス情報を
保持する２個のタグメモリと、アクセスするデータのメ
モリアドレスを保持するアドレスレジスタと、前記メモ
リバンクとタグメモリのアドレスを生成するアドレス生
成器と、キャッシュのヒツトミスを決定するヒツトミス
判定器とからなり、前記メモリバンクがメモリアドレス
の下位ｄビットの各個に１個づつ割り当てられ、前記ア
ドレス生成器が前記アドレスレジスタの保持アドレスの
下位ｄビットと前記メモリバンクが受け持つメモリアド
レスの下位ｄビットを比較し、等しいか大きいメモリバ
ンクと前記タグメモリの１つに対しては前記アドレスレ
ジスタの保持アドレスの下位ｄビットを除いた値を出力
し、小さいメモリバンクともう１つのタグメモリに対し
て前記アドレスレジスタの保持アドレスに二のべき乗２
ａを加算した値から下位ｄビットを除いた値を出力し、
前記２個のタグメモリが前記アドレスレジスタが指定す
るキャッシュブロックとその次のキャッシュブロックの
ヒツトミス判定を行い、前記ヒツトミス判定器が前記ア
ドレスレジスタが保持するアドレスの下位ｄビットの値
が０の場合は前記アドレスレジスタが指定するキャッシ
ュブロックのヒツトミス判定結果をキャッシュメモリの
ヒッミス判定結果とし、０以外の場合は２つのタグメモ
リがヒツトと判定した場合がヒツト、それ以外の場合は
ミスとすることにより、任意のメモリアドレスから二の
べき乗２ｄ語の連続した領域に対して並列アクセスを行
うことを特徴とする 特許請求の範囲第４項の複語長データ用キャッシュメモ
リは、本発明の特許請求の範囲第３項の複語長データ用
キャッシュメモリの構成要素と、並列アクセスするデー
タの個数を保持するアクセス語数レジスタと、データ書
き込み時に前記メモリバンクの書き込み制御信号を制御
するデータ書き込み制御回路とからなり、前記データ書
き込み制御回路が前記アドレスレジスタの保持アドレス
の下位ｄビットに前記アクセス語数レジスタの保持する
値を加算した値の下位ｄビットと前記アドレスレジスタ
が保持するメモリアドレスの下位ｄビットを前記メモリ
バンクが受け持つメモリアドレスの下位ｄビットと比較
し、メモリアドレスの下位ｄビットの値より小さく、前
記アドレスレジスタの保持値に前記アクセス語数レジス
タの保持値を加算した値の下位ｄビットより大きい値の
メモリアドレスの下位ｄビットを受け持つメモリバンク
の書き込み制御信号を無効とし、前記ヒツトミス判定器
が、前記アドレスレジスタが保持するアドレスの下位ｄ
ビットの値がＯ及びアドレスの下位ｄビットにアクセス
語数レジスタの保持値を加算した値が二のべき乗２ｄ以
下の場合は前記アドレスレジスタが指定するキャッシュ
ブロックのヒツトミス判定結果をキャッシュメモリのヒ
ツトミス判定結果とし、前記以外の場合は２つのタグメ
モリがヒツトと判定した場合がヒツト、それ以外の場合
はミスにすることにより、任意のメモリアドレスから連
続した領域に対する並列アクセスを行うことと、並列ア
クセスするデータの個数が１個から最大二のべき乗２ｄ
語までの範囲内で選択可能なことを特徴とする 特許請求の範囲第５項の複語長データ用しジスタアファ
イルは、任意の二のべき乗２ａ個のポートを備えたレジ
スタファイルと、連続した複数個のレジスタの並列アク
セスを行う時の先頭のレジスタアドレスを保持するレジ
スタアドレス・レジスタと、先頭レジスタが使用するバ
スの識別番号を保持するバス指定レジスタと、各ポート
のレジスタアドレスを生成するレジスタアドレス生成器
とからなり、連続した複数個のレジスタの並列アクセス
を行う時に、前記レジスタアドレス生成器が前記レジス
タアドレス・レジスタが保持する値から連続したレジス
タアドレス列を生成し、前記バス指定レジスタの保持値
と各ポートの番号を比較し、バス指定レジスタの保持値
と等しい番号のポートから順に、循環的に、生成したレ
ジスタアドレスを振り分けていくことにより、二のべき
乗２ｄ個の連続したレジスタの並列アクセスを行うこと
と、前記バス指定レジスタにバス番号をセットすること
により並列アクセスを行う時に先頭のレジスタが使用す
るバスの指定が可能なことを特徴とする 特許請求の範囲第６項の複語長データ用情報処理装置は
、任意の二のべき乗２ｄ語の連続した領域のデータを処
理する為、本発明の特許請求の範囲請求項１または第２
項の複語長データ用メモリシステムと、二のべき乗２ｄ
個のポートを備えたレジスタファイルと、前記メモリシ
ステムと前記レジスタファイルを接続するクロスバー・
スイッチとからなり、前記メモリシステム内のアドレス
レジスタが保持する値をクロスバー・スイッチの制御に
使用し、前記クロスバー・スイッチが前記アドレスレジ
スタが保持するアドレスの下位ｄビットに前記レジスタ
ファイルのポート番号を加算した値が前記メモリシステ
ムの構成要素であるメモリバンクのバンク番号となる様
に前記メモリシステムと前記レジスタファイルを接続す
ることにより、前記メモリと前記レジスタファイル上の
２つの連続した領域間の並列データ転送を行うことと、
レジスタファイル上の領域の先頭のレジスタが必ずポー
トＯを使用することを特徴とする特許請求の範囲第７項
の複語長データ用情報処理装置は、任意の二のべき乗２
ｄ語の連続した領域のデータを処理する為、本発明の特
許請求の範囲第１項または第２項の複語長データ用メモ
リシステムと、に記載の複語長データ用メモリシステム
と、本発明の特許請求の範囲第５項の複語長データ用レ
ジスタファイルとからなり、前記レジスタファイル内の
バス指定レジスタと前記メモリシステム内のアドレスレ
ジスタにアクセスする連続した領域の先頭のデータのメ
モリアドレスをセットすることで、前記メモリと前記レ
ジスタファイル上の２つの連続した領域間の並列データ
転送を行うことと、先頭データが使用する前記メモリシ
ステムの構成要素であるメモリバンクのバンク番号と前
記レジスタファイルのポート番号が等しくなることを特
徴とする 特許請求の範囲第８項の複語長データ用情報処理装置は
、任意の二のべき乗２ｄの連続した領域のデータを処理
する為、本発明の特許請求の範囲第３項または第４項の
複語長データ用キャッシャメモリと、二のべき乗２ｄ個
のポートを備えたレジスタファイルと、前記メモリシス
テムと前記レジスタファイルを接続するクロスバー・ス
イッチとからなり、前記キャッシュメモリ内のアドレス
レジスタが保持する値をクロスバー・スイッチの制御に
使用し、前記クロスバー・スイッチが前記アドレスレジ
スタが保持するアドレスの下位ｄビットに前記レジスタ
ファイルのポート番号を加算した値が前記キャッシュメ
モリの構成要素であるメモリバンクのバンク番号となる
様に前記キャッシュメモリと前記レジスタファイルを接
続することにより、前記キャッシュメモリと前記レジス
タファイル上の２つの連続した領域間の並列データ転送
を行うことと、レジスタファイル上の領域の先頭のレジ
スタが必ずポート０を使用することを特徴とする。

さらに、特許請求の範囲第９項の複語長データ用情報処
理装置は、任意の二のべき乗２ｄ語の連続した領域のデ
ータを処理する為、本発明の特許請求の範囲第３項また
は第４項の複語長データ用キャッシュメモリと、本発明
の特許請求の範囲第５項の複語長データ用レジスタファ
イルとからなり、前記レジスタファイル内のバス指定レ
ジスタと前記キャッシュメモリ内のアドレスレジスタに
アクセスする連続した領域の先頭のデータのメモリアド
レスをセットすることで、前記キャッシュメモリと前記
レジスタファイル上の２つの連続した領域間の並列デー
タ転送を行うことと、先頭データが使用する前記キャッ
シュメモリの構成要素であるメモリバンクのバンク番号
と前記レジスタファイルのポート番号が等しくなること
を特徴とする。

（作用） 本発明の特許請求の範囲第１項の複語長データ用メモリ
システムは、任意の二のべき乗語幅のデータバスを備え
、任意の番地から連続した二のべき乗語のデータの並列
アクセスを可能とする。

二のべき乗語幅を４とした例を使用して本発明の複語長
データ用メモリシステムの動作を説明する。図１が本発
明の複語長データ用メモリシステムの構成図である。４
個のメモリバンク１００゜１０１．１０２，１０３から
成り、各々がアドレスの下位２ビツトが“００．　　、
”Ｏｘ。

“１０２　、“１１□”番地のデータを格納する。メモ
リのアドレスはアドレスレジスタ１０４が保持し、アド
レス生成器１０５がメモリバンク１００．１０１，１０
２のアドレスを生成する。

メモリバンク１０３のアドレスはアドレスレジスタ１０
４が保持する値を使用する。アドレス生成器１０５は、
メモリアドレスの下位２ビツトと各メモリバンクが受け
持つアドレスの下位２ビツトを比較し、大きいか等しい
場合はアドレスレジスタ１０４の値、小さい場合はアド
レスレジスタ１０４の値に４を加算した値を各メモリバ
ンクに出力する。アドレス生成器１０５が４個のメモリ
バンクに連続したアドレスを供給することにより、連続
した４個のアドレスに対する並列アクセスが可能となる
。

本発明の特許請求の範囲第２項の複語長データ用メモリ
システムは、任意の二のべき乗語幅のデータバスを備え
、任意の番地から連続した最大二のべき乗語までのデー
タの並列アクセスを可能とする。二のべき乗語幅を４と
した例を使用して本発明の複語長データ用メモリシステ
ムの動作を説明する。図２が本発明の複語長データ用メ
モリシステムの構成図である。４個のメモリバンク２０
０．２０１，２０２，２０３、アドレスレジスタ２０４
、アドレス生成器２０５、アクセス語数レジスタ２０６
、データ書き込み制御回路２０７から成る。メモリバン
ク、アドレスレジスタとアドレス生成器は本発明の特許
請求の範囲第１項の複語長データ用メモリシステムのも
のと同じである。アクセス語数レジスタ２０６は並列ア
クセスするデータの語数を保持する。データ書き込み制
御回路２０７はメモリアドレスの下位２ビツトとアクセ
ス語数レジスタの保持値の和を割った余りの値とメモリ
アビレスの下位２ビツトを各メモリバンクが受け持つア
ドレスの下位２ビツトと比較し、メモリアドレスの下位
２ビツトより小さ（、かつ、和を４で割った値より大き
いアドレスを受け持つメモリバンクの書き込み制御信号
を無効にする。アドレス生成器２０５が４個のメモリバ
ンクに連続したアドレスを供給し、データ書き込み制御
回路がアクセスに使用しないメモリバンクの書き込み制
御信号を無効にすることにより、４個以下であれば任意
の個数の連続したアドレスに対する並列アクセスが可能
と成る。

本発明の特許請求の範囲第３項の複語長データ用キャッ
シュメモリは、任意の二のべき乗語幅のバスを備え、任
意の番地から連続した二のべき乗語のデータの並列アク
セスを可能とする。マツピング方式はダイレクトマツプ
方式で、キャッシュブロックの語数はバス幅と同じ二の
べき乗語とする。二のべき乗語幅を４とした例を使用し
て本発明の複語長データ用キャッシュメモリの動作を説
明する。図３が本発明の複語長データ用キャッシュメモ
リの構成図である。４個のメモリバンク３００．３０１
，３０２，３０３と２個のタグメモリ３０４，３０５か
ら成り、メモリバンクは各々がアドレスの下位２ビツト
が“ＯＯ３″Ｏｆ、　　　　１０．　　　　”１１．”
の番地のデータを保持する。２個のタグメモリはメモリ
バンクが保持するデータのアドレス情報を保持し、連続
した２個のキャッシュブロックのヒツトミス判定を行う
。メモリアドレスはアドレスレジスタ３０６が保持し、
アドレス生成器３０７がメモリバンク３００，３０１，
３０２とタグメモリ３０５のアドレスを生成する。メモ
リバンク３０３とタグメモリ３０４のアドレスはアドレ
スレジスタ３０６が保持する値を使用する。アドレス生
成器３０７は、タグメモリ３０５にアドレスレジスタ３
０６の値に４を加えた値を出力する以外は、本発明の特
許請求の範囲第１項の複語長データ用メモリシステムの
同じものである。ヒツトミス判定器３０８は、タグメモ
リ３０４゜３０５のヒツトミス判定結果とメモリアドレ
スの下位２ビツトを使用してキャッシュメモリのヒツト
ミスを決定する。ヒツトミスの決定は、メモリアドレス
の下位２ビツトが“００２ｄ′の場合はタグメモリ３０
４のヒツトミス判定結果を使用し、“００２”以外の場
合は２つのタグメモリがヒツトと判定した場合キャツシ
ュヒツト、それ以外はキャッシュミスとする。アドレス
生成器３０７により４個のメモリバンクに連続したアド
レスが供給され、さらに、２個ののタグメモリを使用し
た連続したキャッシュ・ブロックのヒツトミス判定によ
り、連続した４個のアドレスに対する並列アクセスが可
能となる。

本発明の特許請求の範囲第４項の複語長データ用キャッ
シュメモリは、任意の二のべき乗語幅のバスを備え、任
意の番地から連続した最大二のべき乗語までの任意語の
データの並列アクセスを可能とする。キャッシュブロッ
クの語数は、バス幅と同じ二のべき乗語とする。二のべ
き乗語輻を４とした例を使用して本発明の複語長データ
用キャッシュメモリの動作を説明する。図４が本発明の
複語長データ用キャッシュメモリの構成図である。４個
のメモリバンク４００，４０１゜４０２．４０３．２個
のタグメモリ４０４゜４０５、アドレスレジスタ４０６
、アドレス生成器４０７、ヒツトミス判定器４０８、ア
クセス語数レジスタ４０９、データ書き込み制御回路４
１０から成り、メモリバンク、タグメモリとアドレスレ
ジスタは本発明の特許請求の範囲第３項の複語長データ
用キャッシュメモリのものと同じである。アクセス語数
レジスタ４０９とデータ書き込み制御回路４１０は本発
明の特許請求の範囲第２項の複語長データ用メモリシス
テムと同じものである。ヒツトミス判定器４０８は、タ
グメモリ４０４，４０５のヒツトミス判定結果、メモリ
アドレスの下位２ビツトとアクセス語数レジスタ４０９
が保持する値を使用してキャッシュメモリのヒツトミス
を決定する。ヒツトミスの決定は、メモリアドレスの下
位２ビツトが００□”の場合はタグメモリ４０４のヒツ
トミス判定結果を使用し、“００諺”以外でかつアクセ
ス語数レジスタの保持値とアドレスの下位２ビツトの和
が４以下の場合もタグメモリ４０４のヒツトミス判定結
果を使用し、００□”以外でかつアクセス語数レジスタ
とアドレスの下位２ビツトの和が５以上の場合は２つの
タグメモリがヒツトした場合キャツシュヒツト、それ以
外はキャッシュミスとする。ヒツトミス判定器４０８が
アドレス語数レジスタの保持値とアドレスの下位２ビツ
トの和からデータアクセスが２つのキャッシュブロック
を使用するか否かを判断し、キャッシュのヒツトミス判
定を行うことと、データ書き込み制御回路４１０がアク
セスに使用しないメモリバンクの書き込み制御信号を無
効にすることにより、４個以下であれば任意の個数の連
続したアドレスに対する並列アクセスが可能になる。

本発明の特許請求の範囲第５項の複語長データ用レジス
タファイルは、任意の二のべき乗語幅のバスとポートチ
を備え、任意のレジスタから連続した二のべき梁側のレ
ジスタの並列アクセスを行う時に、先頭のレジスタが使
用するバスの指定を可能とする。二のべき乗語幅を４と
した例を使用して本発明の複語長データ用レジスタファ
イルの動作を説明する。図５が本発明の複語長データ用
レジスタファイルの構成図である。レジスタファイル５
００は４個のポートを備え、レジスタアドレス・レジス
タ５０１が先頭レジスタのレジスタ番号、バス指定レジ
スタ５０２が先頭レジスタが使用するバスの識別番号を
保持する。各ポートのレジスタ指定は、レジスタアドレ
ス生成器５０３がこ行う。レジスタアドレス生成器５０
３は、通常機外部端子５０４から各ポートのレジスタ番
号を受け取りレジスタファイル５００に出力する。

連続したレジスタのアクセスでは、レジスタアドレス・
レジスタ５０１が保持する値、その値に１を加算した値
、２を加算した値、３を加算した値を生成し、バス指定
レジスタ５０２が保持する値と各ポート番号を比較し、
バス指定レジスタ５０２の保持値と等しい番号のポート
から順に、循環的に、レジスタアドレス・レジスタ５０
１が保持する値、１を加算した値、２を加算した値、３
を加算した値を与える。レジスタアドレス生成器５０３
がバス指定レジスタ５０２の保持値とポート番号を比較
し、等しいポート番号のポートから順に、循環的に、連
続したレジスタ番号を供給することにより、先頭のレジ
スタが使用するバスの指定が可能な連続したレジスタの
並列アクセスが可能となる。

本発明の特許請求の範囲第６項の複語長データ用情報処
理装置は、本発明の特許請求の範囲第１項または第２項
の複語長データ用メモリシステム、前記メモリシステム
のバス幅の語数と等しい個数のポートを備えたレジスタ
ファイル、メモリとレジスタファイルを結合するクロス
バー・スイッチを備え、メモリとレジスタファイル上の
連続した二のべき乗語の２つの領域間の並列データ転送
を可能とし、連続した領域の先頭アドレスは任意の番地
が指定できる。二のべき乗語幅を４とした例を使用して
本発明の複語長データ用情報処理装置の動作を説明する
。図６が本発明の複語長データ用情報処理装置の構成図
である。複語長データ用メモリシステム６００、クロス
バー・スイッチ６０１．４個のポートを備えたレジスタ
ファイル６０２から成り、複語長データ用メモリシステ
ム６００内のアドレスレジスタ６０３が保持するメモリ
アドレスの下位２ビツトを使用し、クロスバー・スイッ
チ６０１の切り換え制御を行う。クロスバー・スイッチ
６０１の制御は、メモリアドレスの下位２ビツトが“０
０□”の場合、レジスタファイルのポート番号とメモリ
バンクの番号が一致する様にメモリとレジスタファイル
を接続する。“０１□”の場合はポート番号に１を加算
し、４で割った余りの値がメモリバンクの番号となる様
に、“１０２”の場合はポート番号と２の和を４で割っ
た余りの値がメモリバンクの番号となる様に“１１□”
の場合は３との和を４で割った余りの値がメモリバンク
の番号となる様に接続する。クロスバー・スイッチ６０
１をアドレスレジスタ６０３の下位２ビツトで制御する
ことにより、最大４語までの連続した領域の並列データ
転送において、レジスタファイルのポート０が、常に、
連続したデータの先頭データを扱う様にできる。

本発明の特許請求の範囲第７項の複語長データ用情報処
理装置は、本発明の特許請求の範囲第１項または第２項
の複語長データ用メモリシステムと第５項の複語長デー
タ用レジスタファイルを備え、メモリとレジスタファイ
ル上の連続した二のべき乗語の２つの領域間の並列デー
タ転送を可能とし、連続した領域の先頭アドレスは任意
の番地を指定できる。二のべき乗語幅を４とした例を使
用して本発明の複語長データ用情報処理装置の動作を説
明する。図７が本発明の複語長情報処理装置の構成図で
ある。複語長データ用メモリシステム７００と複語長デ
ータ用レジスタファイル７０１から成り、レジスタファ
イル７０１内のバス指定レジスタ７０３とメモリシステ
ム７００内のアドレスレジスタ７０２にアクセスする連
続領域のメモリアドレスを書き込むことで、連続データ
の先頭データが使用するレジスタファイルのポート番号
とメモリバンクの番号を、常に、等しくできる。

本発明の特許請求の範囲第８項の複語長データ用情報処
理装置は、本発明の特許請求の範囲第３項または第４項
の複語長データ用キャッシュメモリ、前記キャッシュメ
モリのバス幅の語数と等しい個数のポートを備えたレジ
スタファイル、キャッシュメモリとレジスタ間を結合す
るクロスバー・スイッチを備え、キャッシュメモリとレ
ジスタファイル上の任意の番地から連続した二のべき乗
語の２つの領域間の並列データ転送を可能とする。二の
べき梁幅な４とした例を使用して本発明の複語長データ
用情報処理装置の動作を説明する。図８が本発明の複語
長データ用情報処理装置の構成図である。複語長データ
用キャッシュメモリ８００、クロスバー・スイッチ８０
１．４個のポートを備えたレジスタファイル８０２から
成る。クロスバー・スイッチとレジスタファイルは本発
明の特許請求の範囲第６項のものと同じである。クロス
バー・スイッチ８０１の制御は、キャッシュメモリ８０
０内のアドレスレジスタ８０３が保持するメモリアドレ
スの下位２ビツトを使用する。アドレスレジスタ８０３
の保持アドレスを使用したクロスバー・スイッチ８０１
の制御は、本発明の特許請求の範囲第６項と同じである
。アドレスレジスタの保持アドレスを使用したクロスバ
ー・スイッチの制御により、最大４語までの連続した領
域の並列データ転送において、レジスタファイルのポー
トＯが、常に、連続データの先頭データを扱う様にでき
る。

本発明の特許請求の範囲第９項の複語長データ様情報処
理装置は、本発明の特許請求の範囲第３項または第４項
の複語長データ用キャッシュメモリと第５項の複語長デ
ータ用レジスタファイルを備え、キャッシュメモリとレ
ジスタファイル上の任意の番地から連続した二のべき乗
語の２つの領域間の並列データ転送を可能とする。二の
べき梁幅を４とした例を使用して本発明の複語長データ
用情報処理装置の動作を説明する。図９が本発明の複語
長情報処理装置の構成図である。複語長データ用キャッ
シュメモリ９００と複語長データ用レジスタファイル９
０１から成り、レジスタファイル９０１内のバス指定レ
ジスタ９０３とキャッシュメモリ９００内のアドレスレ
ジスタ９０２にアクセスする連続領域のメモリアドレス
を書き込むことで、連続データの先頭データが使用する
レジスタファイルのポート番号とメモリバンクの番号を
、常に、等しくできる。

（実施例） 本発明の実施例について、図面を参照して詳細に説明す
る。第１図は、任意の二のべき乗２ｄが４の場合の本発
明の特許請求の範囲第１項の複語長データ用メモリシス
テムの実施例のブロック図である。４個のメモリバンク
１００゜１０１．１０２，１０３がデータを格納する。

各メモリバンクは、メモリアドレスの下位２ビツトが“
００□　　“０１２　、“１０□“１１□′であるアド
レスのデータを格納する。

例えば、メモリバンク１００が格納するデータのメモリ
アドレスは０，４．８と４の倍数番地となる。アクセス
要求と共に送られて（るメモリアドレスは、アドレスレ
ジスタ１０４が保持する。アドレス生成器１０５は、ア
ドレスレジスタ１０４が保持する値を使用し、メモリバ
ンクのアドレスを生成する。メモリバンク・アドレスは
、アドレスレジスタ１０４が保持する値の下位２ビツト
を除去した値か、保持する値に４を加算した２ビツト除
去した値となる。どちらの値をメモリバンクに渡すかは
、アドレスレジスタ１０４が保持するメモリアドレスの
下位２ビツトとメモリバンクが受け持つメモリアドレス
の下位２ビツトを比較した結果を使用して決定する。比
較の結果が大きいか等しくなるメモリバンクに対しては
、アドレスレジスタ１０４の値から下位２ビツト除去し
た値を渡す。比較の結果が小さ（なるメモリバンクに対
しては、アドレスレジスタ１０４化保持する値に４を加
算した値から２ビツト除去した値を渡す。以上により、
４個のメモリバンクには、アドレスレジスタが示すメモ
リアドレスから始まる連続した４個のメモリアドレスを
アクセスするために必要なメモリバンク・アドレスが渡
され、連続したメモリアドレス上の４語のデータの並列
アクセスが行える。

第２図は、任意の二のべき乗２′が４の場合の本発明の
特許請求の範囲第２項の複語長データ用メモリシステム
の実施例のブロック図である。

４個のメモリバンク２００，２０１，２０２゜２０３、
アドレスレジスタ２０４、アドレス生成器２０５は、本
発明の特許請求の範囲第１項と同じものである。第２項
の複語長データ用メモリシステムでは、並列アクセスの
時のデータ数を１から４語の範囲内で選択できる様にす
る為、アクセス語数レジスタ２０６とデータ書き込み制
御回路２０７を追加し、並列データ書き込みにおける不
要なデータ書き込みを禁止する。アクセス語数レジスタ
２０６は、並列アクセスするデータの個数を保持する。

データ書き込み制御回路２０７は、アクセス語数レジス
タ２０６が保持するデータ数とアドレスレジスタ２０４
の下位２ビツトを使用し、書き込み制御信号を無効にす
るメモリバンクを決定する。データ書き込み制御回路２
０７は、メモリバンク番号がアドレスレジスタの保持値
の下位２ビツトより小さく、かつ、アドレスレジスタの
保持値にアクセス語数レジスタの保持値を加算した結果
の下位２ビツトより大きいメモリバンクを捜し、該当す
るメモリバンクの書き込み制御信号を無効にする。以上
により、４個のメモリバンクには、アドレスレジスタが
示すメモリアドレスから始まる連続した４個のメモリア
ドレスをアクセスするために必要なメモリバンク・アド
レスが渡され、書き込み制御回路がアクセス対象以外の
データを格納しているメモリバンクへの書き込み制御信
号を無効にすることにより連続したメモリアドレス上の
１語から４語までの範囲内の任意の個数のデータの並列
アクセスが行える。

第３図は、任意の二のべき乗２ｄが４の場合の本発明の
特許請求の範囲第３項の複語長データ用キャッシュメモ
リの実施例のブロック図である。

４個のメモリバンク３００，３０１，３０２゜３０３が
データを格納する。メモリバンクは、本発明の特許請求
の範囲第１項と同じものである。

タグメモリ３０４と３０５は指定したキャッシュブロッ
クのヒツトミス判定を行う。アクセス要求と共に送られ
て（るメモリアドレスは、アドレスレジスタ３０６が保
持する。アドレス生成器３０７は、アドレスレジスタ３
０６が保持する値を使用し、メモリバンク及びタグメモ
リのアドレスを生成する。メモリバンクのアドレス生成
は、本発明の特許請求の範囲第１項と同じである。タグ
メモリのアドレスは、タグメモリ３０５がアドレスレジ
スタ３０６の保持値に４を加算した値の下位２ビツトを
除去した値、タグメモリ３０４がアドレスレジスタ３０
６の保持値の下位２ビツトを除去した値を使用する。こ
のタグメモリのアドレス生成により、２つのタグメモリ
はアドレスレジスタ３０６が指定するキャッシュブロッ
クとその次の番地のキャッシュブロックのヒツトミス判
定を行う、ヒツトミス判定器３０８は、タグメモリ３０
４と４０５が行ったキャッシュブロックのヒツトミス判
定結果を使用し、キャッシュメモリのヒツトミス判定を
行う。キャッシュメモリのヒツトミス判定は、アドレス
レジスタ３０６が保持するメモリアドレスの下位２ビツ
トが０の場合はタグメモリ３０４のヒツトミス判定結果
と一致する。メモリアドレスの下位２ビツトがＯ以外の
場合は２つのタグメモリのヒツト判定のＡＮＤと一致す
る。すなわち、２つのタグメモリがヒツトと判定した場
合がヒツト、それ以外はミスとなる。

以上により、４個のメモリバンクには、アドレスレジス
タが示すメモリアドレスから始まる連続した４個のメモ
リアドレスをアクセスするために必要なメモリバンク・
アドレスが渡され、２つのキャッシュブロックにまたが
る連続データのヒツトミス判定は２つのタグメモリとヒ
ツトミス判定器で行うことにより連続したメモリアドレ
ス上の１語から４語までの範囲内の任意の個数のデータ
の並列アクセスをキャッシュメモリを使用して行える。

第４図は、任意の二のべき乗２ｄが４の場合の本発明の
特許請求の範囲第４項の複語長データ用キャッシュメモ
リの実施例のブロック図である。

４個のメモリバンク３００，３０１，３０２゜３０３が
データを格納する。メモリバンクは、本発明の特許請求
の範囲第１項と同じものである。

タグメモリ３０４と３０５は指定したキャッシュブロッ
クのヒツトミス判定を行う。アクセス要求と共に送られ
てくるメモリアドレスは、アドレスレジスタ３０６が保
持する。アドレス生成器３０７は、アドレスレジスタ３
０６が保持する値を使用し、メモリバンク及びタグメモ
リのアドレスを生成する。メモリバンクのアドレス生成
は、本発明の特許請求の範囲第１項と同じである。タグ
メモリのアドレスは、タグメモリ３０５がアドレスレジ
スタ３０６の保持値に４を加算した値の下位２ビツトを
除去した値、タグメモリ３０４がアドレスレジスタ３０
６の保持値の下位２ビツトを除去した値を使用する。こ
のタグメモリのアドレス生成により、２つのタグメモリ
はアドレスレジスタ３０６が指定するキャッシュブロッ
クとその次の番地のキャッシュブロックのヒツトミス判
定を行う、ヒツトミス判定器３０８は、タグメモリ３０
４と４０５が行ったキャッシュブロックのヒツトミス判
定結果を使用し、キャッシュメモリのヒツトミス判定を
行う。キャッシュメモリのヒツトミス判定は、アドレス
レジスタ３０６が保持するメモリアドレスの下位２ビツ
トがＯの場合はタグメモリ３０４のヒツトミス判定結果
と一致する。メモリアドレスの下位２ビツトが０以外の
場合は２つのタグメモリのヒツト判定のＡＮＤと一致す
る。すなわち、２つのタグメモリがヒツトと判定した場
合がヒツト、それ以外はミスとなる。

以上により、４個のメモリバンクには、アドレスレジス
タが示すメモリアドレスから始まる連続した４個のメモ
リアドレスをアクセスするために必要なメモリバンク・
アドレスが渡され、２つのキャッシュブロックにまたが
る連続データのヒツトミス判定は２つのタグメモリとヒ
ツトミス判定器で行うことにより連続したメモリアドレ
ス上の１語から４語までの範囲内の任意の個数のデータ
の並列アクセスをキャッシュメモリを使用して行える。

第５図は、任意の二のべき乗２ｄが４の場合の本発明の
特許請求の範囲第５項の複語長データ用レジスタファイ
ルの実施例のブロック図である。

４個の読み出し及び書き込みポートを備えたレジスタフ
ァイル５００がデータを格納する。レジスタアドレス生
成器５０３は、各ポートのレジスタを指定する。レジス
タの指定は、通常は、外部しジスタアドレス・ポート５
０４から受け取ったレジスタアドレスを使用する。連続
した複数のレジスタをアクセスする場合は、レジスタア
ドレス・レジスタ５０１が保持する先頭レジスタのレジ
スタアドレスとバス指定レジスタが保持するバス番号を
使用し、レジスタアドレスを生成する。レジスタアドレ
ス生成器５０３は、レジスタアドレス・レジスタ５０１
の保持アドレスから、後に続く３個のレジスタのレジス
タアドレスを生成し、バス指定レジスタが保持するバス
番号のポートに先頭レジスタのアドレスを出力し、その
ポートから順に、循環的にレジスタアドレスを出力する
。

レジスタアドレス生成器は、クロスバー・スイッチを使
用することで容易に実現できる。以上により、４個の連
続したレジスタの並列したアクセスにおいて、先頭レジ
スタが使用するポートの指定が可能となる。

第６図は、任意の二のべき乗２ｄが４の場合の本発明の
特許請求の範囲第６項の複語長データ用情報処理装置の
実施例のブロック図である。本発明の特許請求の範囲第
１項または第２項の複語長データ用メモリシステム６０
０と４個のポートを備えたレジスタファイル６０２がデ
ータを格納する。メモリシステム６００はアクセスする
メモリアドレスにより使用するバスが異なる為、クロス
バー・スイッチ６０１がレジスタファイル６０２の指定
されたポートとメモリシステム６００が使用しているバ
スを接続する。クロスバー・スイッチの制御は、メモリ
システム６００内のアドレスレジスタ６０３が保持する
メモリアドレスの下位２ビツトを使用し、常に、連続領
域の先頭データがポート０に割り当てられる。以上によ
り、メモリシステムとレジスタファイル上の連続した４
語の領域間の並列データ転送が可能となる。

第７図は、任意の二のべき乗２ｄが４の場合の本発明の
特許請求の範囲第７項の複語長データ用情報処理装置の
実施例のブロック図である０本発明の特許請求の範囲第
１項または第２項の複語長データ用メモリシステム７０
０と本発明の特許請求の範囲第５項の複語長データ用レ
ジスタファイルがデータを格納する。メモリシステム７
００はアクセスするメモリアドレスにより使用するバス
が異なる為、メモリシステム７００内のアドレスレジス
タ７０２とレジスタファイル７０１内のバス指定レジス
タ７０３にアクセスするメモリアドレスをセットし、レ
ジスタファイル７０１の先頭レジスタが使用するポート
の番号とメモリシステム７００の先頭データが使用する
バスの番号が、常に、等しくなる様にする。以上により
、メモリシステムとレジスタファイル上の連続した４語
の領域間の並列データ転送が可能となる。

第８図は、任意の二のべき乗２ｄが４の場合の本発明の
特許請求の範囲第８項の複語長データ用情報処理装置の
実施例のブロック図である。本発明の特許請求の範囲第
３項または第４項の複語長データ用キャッシュメモリ８
ｏｏと４個のポートを備えたレジスタファイル６０２と
４個のメモリバンクで構成したメモリシステム８０４が
データを格納する。キャッシュメモリ８ｏｏはアクセス
するメモリアドレスにより使用するバスが異なる為、ク
ロスバー・スイッチ８０１がレジスタファイル８０２の
指定されたポートとキャッシュメモリ８００が使用して
いるバスを接続する。クロスバー・スイッチの制御は、
キャッシュメモリ８００内のアドレスレジスタ８０３が
保持するメモリアドレスの下位２ビツトを使用し、常に
、連続領域の先頭データがポート０に割り当てられる。

以上により、キャッシュメモリとレジスタファイル上の
連続した４語の領域間の並列データ転送が可能となる。

第９図は、任意の二のべき乗２ｄが４の場合の本発明の
特許請求の範囲第９項の複語長データ用情報処理装置の
実施例のブロック図である。本発明の特許請求の範囲第
３項または第４項の複語長データ用キャッシュメモリ９
００と本発明の特許請求の範囲第５項の複語長データ用
レジスタファイルと４個のメモリバンクで構成したメモ
リシステム９０４がデータを格納する。キャッシュメモ
リ９００はアクセスするメモリアドレスにより使用する
バスが異なる為、キャッシュメモリ９００内のアドレス
レジスタ９０２とレジスタファイル９０１内のバス指定
レジスタ９０３にアクセスするメモリアドレスをセット
し、レジスタファイル９０１の先頭レジスタが使用する
ポートの番号とキャッシュメモリ９００の先頭データが
使用するバスの番号が、常に、等しくなる様にする。以
上により、メモリシステムとレジスタファイル上の連続
した４語の領域間の並列データ転送が可能となる。

（発明の効果） 本発明の複語長データ用メモリシステム、キャッシュメ
モリ、レジスタファイル、情報処理装置は、二のべき乗
２ｄ個のバスとメモリバンクを接続し、各メモリバンク
をメモリアドレスの下位ｄビットの値に割り当て、アド
レス生成器が連続した二のべき梁側の領域のメモリアド
レスを前期メモリバンクに供給することにより、メモリ
とレジスタファイル上の二のべき梁側の連続した２つの
領域間の並列データ転送を可能とし、レジスタとメモリ
間のデータ転送速度を改善する。

【図面の簡単な説明】

第１図と第２図は、本発明の特許請求の範囲第１項と第
２項の複語長データ用メモリシステムの構成図である。 第３図と第４図は、本発明の特許請求の範囲第３項と第
４項の複語長データ用キャッシュメモリの構成図である
。第５図は、本発明の特許請求の範囲第５項の複語長デ
ータ用レジスタファイルの構成図である。第６図から第
９図は、本発明の特許請求の範囲第６項から第９項の複
語長データ用情報処理装置の構成図である。第１０図は
、従来技術のレジスタウィンドウにおける実行環境退避
の流れを示した図である。 １００から１０３．２００から２０３．３００から３０
３．４００から４０３はメモリバンクである。１０４，
２０４，３０６，４０６゜６０３．７０２，８０３，９
０２は、アドレスレジスタである。１０５，２０５，３
０７，４０７は、アドレス生成器である。２０６と４０
６はアクセス語数レジスタ、２０７と４０８は書き込み
制御回路である。３０４，３０５，４０４゜４０５はタ
グメモリ、３０８と４１０はヒツトミス判定器である。 ５００，６０２，８０２は４ポートのレジスタファイル
、５０１はレジスタアドレス・レジスタ、５０２，７０
３，９０３はバス指定レジスタ、５０３はレジスタアド
レス生成器、５０４はレジスタアドレス入力用外部端子
である。６００と７００は本発明の特許請求範囲第１項
または第２項の複語長データ用メモリシステム、６０１
と８０１はクロスバー・スイッチである。７０１と９０
１は本発明の特許請求範囲第５項の複語長データ用レジ
スタファイル、８００と９００は本発明の特許請求範囲
第３項または第４項の複語長データ用キャッシュメモリ
である。８０４と９０４は通常のメモリシステムである
。１００１はレジスタファイル、１０００２゜１００３
．１００４はレジスタ群、１００５はレジスタ群ベース
・レジスタである。

Claims (9)

【特許請求の範囲】
1. （１）任意の二のべき乗２＾ｄ個のメモリバンクと、前
   記メモリバンクに接続された二のべき乗２＾ｄ個のデー
   タバスと、アクセスするデータのメモリアドレスを保持
   するアドレスレジスタと、前記メモリバンクのアドレス
   を生成するアドレス生成器とからなり、 前記メモリバンクがメモリアドレスの下位ｄビットの各
   値に１個づつ割り当てられ、 前記アドレス生成器が前記アドレスレジスタの保持アド
   レスの下位ｄビットと前記メモリバンクが受け持つメモ
   リアドレスの下位ｄビットを比較し、等しいか大きいメ
   モリバンクに対しては前記アドレスレジスタの保持アド
   レスの下位ｄビットを除いた値を出力し、小さいメモリ
   バンクに対しては前記アドレスレジスタの保持アドレス
   に二のべき乗を加算した値から下位ｄビットを除いた値
   を出力することにより、任意のメモリアドレスから二の
   べき乗２＾ｄ語の連続した領域に対して並列アクセスを
   行うこと を特徴とする複語長データ用メモリシステム。
2. （２）任意の二のべき乗２＾ｄ個のメモリバンクと、前
   記メモリバンクに接続された二のべき乗２＾ｄ個のデー
   タバスと、アクセスするデータのメモリアドレスを保持
   するアドレスレジスタと、前記メモリバンクのアドレス
   を生成するアドレス生成器と、並列アクセスするデータ
   の個数を保持するアクセス語数レジスタと、データ書き
   込み時に前記メモリバンクの書き込み制御信号を制御す
   るデータ書き込み制御回路とからなり、 前記データ書き込み制御回路が前記アドレスレジスタの
   保持アドレスの下位ｄビットに前記アクセス語数レジス
   タの保持する値を加算した値の下位ｄビットと前記アド
   レスレジスタが保持するメモリアドレスの下位ｄビット
   を前記メモリバンクが受け持つメモリアドレスの下位ｄ
   ビットと比較し、メモリアドレスの下位ｄビットの値よ
   り小さく、前記アドレスレジスタの保持値に前記アクセ
   ス語数レジスタの保持値を加算した値の下位ｄビットよ
   り大きい値のメモリアドレスの下位ｄビットを受け持つ
   メモリバンクの書き込み制御信号を無効にすることによ
   り、任意のメモリアドレスから連続した領域に対する並
   列アクセスを行うことと、並列アクセスするデータの個
   数が１個から最大二のべき乗２＾ｄ語までの範囲内で選
   択可能なこと を特徴とする複語長データ用メモリシステム。
3. （３）ダイレクトマップ方式でキャッシュブロックのサ
   イズが任意の二のべき乗２＾ｄ語のキャッシュメモリに
   おいて、 任意の二のべき乗２＾ｄ個のメモリバンクと、前記メモ
   リバンクに接続された二のべき乗２＾ｄ個のデータバス
   と、キャッシィングしているデータのアドレス情報を保
   持する２個のタグメモリと、アクセスするデータのメモ
   リアドレスを保持するアドレスレジスタと、前記メモリ
   バンクとタグメモリのアドレスを生成するアドレス生成
   器と、キャッシュのヒットミスを決定するヒットミス判
   定器とからなり、 前記メモリバンクがメモリアドレスの下位ｄビットの各
   値に１個づつ割り当てられ、 前記アドレス生成器が前記アドレスレジスタの保持アド
   レスの下位ｄビットと前記メモリバンクが受け持つメモ
   リアドレスの下位ｄビットを比較し、等しいか大きいメ
   モリバンクと前記タグメモリの１つに対しては前記アド
   レスレジスタの保持アドレスの下位ｄビットを除いた値
   を出力し、小さいメモリバンクともう１つのタグメモリ
   に対して前記アドレスレジスタの保持アドレスに二のべ
   き乗２＾ｄを加算した値から下位ｄビットを除いた値を
   出力し、前記２個のタグメモリが前記アドレスレジスタ
   が指定するキャッシュブロックとその次のキャッシュブ
   ロックのヒットミス判定を行い、 前記ヒットミス判定器が前記アドレスレジスタが保持す
   るアドレスの下位ｄビットの値が０の場合は前記アドレ
   スレジスタが指定するキャッシュブロックのヒットミス
   判定結果をキャッシュメモリのヒッミス判定結果とし、
   ０以外の場合は２つのタグメモリがヒットと判定した場
   合がヒット、それ以外の場合はミスとすることにより、
   任意のメモリアドレスから二のべき乗２＾ｄ語の連続し
   た領域に対して並列アクセスを行うこと を特徴とする複語長データ用キャッシュメモリ。
4. （４）ダイレクトマップ方式でキャッシュブロックのサ
   イズが任意の二のべき乗２＾ｄ語のキャッシュメモリに
   おいて、 任意の二のべき乗２＾ｄ個のメモリバンクと、前記メモ
   リバンクに接続された二のべき乗２＾ｄ個のデータバス
   と、キャッシィングしているデータのアドレス情報を保
   持する２個のタグメモリと、アクセスするデータのメモ
   リアドレスを保持するアドレスレジスタと、前記メモリ
   バンクとタグメモリのアドレスを生成するアドレス生成
   器と、キャッシュのヒットミスを決定するヒットミス判
   定器と、並列アクセスするデータの個数を保持するアク
   セス語数レジスタと、データ書き込み時に前記メモリバ
   ンクの書き込み制御信号を制御するデータ書き込み制御
   回路とからなり、 前記データ書き込み制御回路が前記アドレスレジスタの
   保持アドレスの下位ｄビットに前記アクセス語数レジス
   タの保持する値を加算した値の下位ｄビットと前記アド
   レスレジスタが保持するメモリアドレスの下位ｄビット
   を前記メモリバンクが受け持つメモリアドレスの下位ｄ
   ビットと比較し、メモリアドレスの下位ｄビットの値よ
   り小さく、前記アドレスレジスタの保持値に前記アクセ
   ス語数レジスタの保持値を加算した値の下位ｄビットよ
   り大きい値のメモリアドレスの下位ｄビットを受け持つ
   メモリバンクの書き込み制御信号を無効とし、 前記ヒットミス判定器が、前記アドレスレジスタが保持
   するアドレスの下位ｄビットの値が０及びアドレスの下
   位ｄビットにアクセス語数レジスタの保持値を加算した
   値が二のべき乗２＾ｄ以下の場合は前記アドレスレジス
   タが指定するキャッシュブロックのヒットミス判定結果
   をキャッシュメモリのヒットミス判定結果とし、前記以
   外の場合は２つのタグメモリがヒットと判定した場合が
   ヒット、それ以外の場合はミスにすることにより、任意
   のメモリアドレスから連続した領域に対する並列アクセ
   スを行うことと、並列アクセスするデータの個数が１個
   から最大二のべき乗２＾ｄ語までの範囲内で選択可能な
   こと を特徴とする複語長データ用キャッシュメモリ。
5. （５）任意の二のべき乗２＾ｄ個のポートを備えたレジ
   スタファイルと、連続した複数個のレジスタの並列アク
   セスを行う時の先頭のレジスタアドレスを保持するレジ
   スタアドレス・レジスタと、先頭レジスタが使用するバ
   スの識別番号を保持するバス指定レジスタと、各ポート
   のレジスタアドレスを生成するレジスタアドレス生成器
   とからなり、連続した複数個のレジスタの並列アクセス
   を行う時に、前記レジスタアドレス生成器が、前記レジ
   スタアドレス・レジスタが保持する値から連続したレジ
   スタアドレス列を生成し、前記バス指定レジスタの保持
   値と各ポートの番号を比較し、バス指定レジスタの保持
   値と等しい番号のポートから順に、循環的に、生成した
   レジスタアドレスを振り分けていくことにより、二のべ
   き乗２＾ｄ個の連続したレジスタの並列アクセスを行う
   ことと、前記バス指定レジスタにバス番号をセットする
   ことにより並列アクセスを行う時に先頭のレジスタが使
   用するバスの指定が可能なこと を特徴とする複語長データ用レジスタファイル。
6. （６）任意の二のべき乗２＾ｄ語の連続した領域のデー
   タを処理する為、請求項１または２に記載の複語長デー
   タ用メモリシステムと、二のべき乗２＾ｄ個のポートを
   備えたレジスタファイルと、前記メモリシステムと前記
   レジスタファイルを接続するクロスバー・スイッチとか
   らなり、 前記メモリシステム内のアドレスレジスタが保持する値
   をクロスバー・スイッチの制御に使用し、前記クロスバ
   ー・スイッチが前記アドレスレジスタが保持するアドレ
   スの下位ｄビットに前記レジスタファイルのポート番号
   を加算した値が前記メモリシステムの構成要素であるメ
   モリバンクのバンク番号となる様に前記メモリシステム
   と前記レジスタファイルを接続することにより、前記メ
   モリと前記レジスタファイル上の２つの連続した領域間
   の並列データ転送を行うことと、レジスタファイル上の
   領域の先頭のレジスタが必ずポート０を使用すること を特徴とする複語長データ用情報処理装置。
7. （７）任意の二のべき乗２＾ｄ語の連続した領域のデー
   タを処理する為、請求項１または２に記載の複語長デー
   タ用メモリシステムと、請求項５に記載の複語長データ
   用レジスタファイルとからなり、前記レジスタファイル
   内のバス指定レジスタと前記メモリシステム内のアドレ
   スレジスタにアクセスする連続した領域の先頭のデータ
   のメモリアドレスをセットすることで、前記メモリと前
   記レジスタファイル上の２つの連続した領域間の並列デ
   ータ転送を行うことと、先頭データが使用する前記メモ
   リシステムの構成要素であるメモリバンクのバンク番号
   と前記レジスタファイルのポート番号が等しくなること を特徴とする複語長データ用情報処理装置。
8. （８）任意の二のべき乗２＾ｄの連続した領域のデータ
   を処理する為、請求項３または４に記載の複語長データ
   用キャッシャメモリと、二のべき乗２＾ｄ個のポートを
   備えたレジスタファイルと、前記メモリシステムと前記
   レジスタファイルを接続するクロスバー・スイッチとか
   らなり、 前記キャッシュメモリ内のアドレスレジスタが保持する
   値をクロスバー・スイッチの制御に使用し、前記クロス
   バー・スイッチが前記アドレスレジスタが保持するアド
   レスの下位ｄビットに前記レジスタファイルのポート番
   号を加算した値が前記キャッシュメモリの構成要素であ
   るメモリバンクのバンク番号となる様に前記キャッシュ
   メモリと前記レジスタファイルを接続することにより、
   前記キャッシュメモリと前記レジスタファイル上の２つ
   の連続した領域間の並列データ転送を行うことと、レジ
   スタファイル上の領域の先頭のレジスタが必ずポート０
   を使用すること を特徴とする複語長データ用情報処理装置。
9. （９）任意の二のべき乗２＾ｄ語の連続した領域のデー
   タを処理する為、請求項３または４に記載の複語長デー
   タ用キャッシュメモリと、請求項５に記載の複語長デー
   タ用レジスタファイルとからなり、 前記レジスタファイル内のバス指定レジスタと前記キャ
   ッシュメモリ内のアドレスレジスタにアクセスする連続
   した領域の先頭のデータのメモリアドレスをセットする
   ことで、前記キャッシュメモリと前記レジスタファイル
   上の２つの連続した領域間の並列データ転送を行うこと
   と、先頭データが使用する前記キャッシュメモリの構成
   要素であるメモリバンクのバンク番号と前記レジスタフ
   ァイルのポート番号が等しくなること を特徴とする複語長データ用情報処理装置。