JPH0328158B2 - - Google Patents
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- JPH0328158B2 JPH0328158B2 JP57078362A JP7836282A JPH0328158B2 JP H0328158 B2 JPH0328158 B2 JP H0328158B2 JP 57078362 A JP57078362 A JP 57078362A JP 7836282 A JP7836282 A JP 7836282A JP H0328158 B2 JPH0328158 B2 JP H0328158B2
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- signal
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- thyristor
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- 238000005070 sampling Methods 0.000 claims description 2
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- 101150002369 ACR4 gene Proteins 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/06—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current
- H02P7/18—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power
- H02P7/24—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices
- H02P7/28—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices
- H02P7/285—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices controlling armature supply only
- H02P7/292—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices controlling armature supply only using static converters, e.g. AC to DC
- H02P7/293—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices controlling armature supply only using static converters, e.g. AC to DC using phase control
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Direct Current Motors (AREA)
Description
【発明の詳細な説明】
本発明は、サイリスタレオナード装置に係り、
特にデジタル制御化されたサイリスタレオナード
装置の電流断続運転時における制御特性の改良に
関するものである。
特にデジタル制御化されたサイリスタレオナード
装置の電流断続運転時における制御特性の改良に
関するものである。
サイリスタレオナード装置は従来より直流モー
タの制御装置として適用されており、第１図にそ
の一例のブロツク構成図が示されている。
タの制御装置として適用されており、第１図にそ
の一例のブロツク構成図が示されている。
第１図に示されたように、交流電源１を入力と
するサイリスタ変換器２の直流出力端が直流モー
タ３に接続されてモータ主回路が形成されてい
る。
するサイリスタ変換器２の直流出力端が直流モー
タ３に接続されてモータ主回路が形成されてい
る。
一方、サイリスタ変換器２の点弧位相を制御し
て直流モータ３の制御を行わせるための制御回路
は、電流制御器（以下ACRと称する）４、ゲー
トパルス発生器（以下GPGと称する）５、関数
発生器６などから形成されている。減算器８の入
力端には信号入力端７を介して、所望とする前記
直流モータ３の負荷電流目標値に応じた電流指令
信号IRが、一入力端には前記サイリスタ変換器２
の出力線に設けられた電流検出器９から検出負荷
電流IDに応じたフイードバツク信号IDFが入力され
ている。電流検出器９は直流CT９ａ、整流ダイ
オード９ｂ、フイルタ９ｃとＡ／Ｄ変換器９ｄと
から形成されている。減算器８の出力端はサンプ
ラ１０を介してACR４に接続されており、この
ACR４の出力端は加算器１１に接続されている。
また、前記フイードバツク信号IDFは関数発生器
６に入力されており、この関数発生器６の出力端
は前記加算器１１に接続されている。加算器１１
の出力端はGPG５に接続されており、このGPG
５の出力端は前記サイリスタ変換器２のサイリス
タゲート回路に接続されている。
て直流モータ３の制御を行わせるための制御回路
は、電流制御器（以下ACRと称する）４、ゲー
トパルス発生器（以下GPGと称する）５、関数
発生器６などから形成されている。減算器８の入
力端には信号入力端７を介して、所望とする前記
直流モータ３の負荷電流目標値に応じた電流指令
信号IRが、一入力端には前記サイリスタ変換器２
の出力線に設けられた電流検出器９から検出負荷
電流IDに応じたフイードバツク信号IDFが入力され
ている。電流検出器９は直流CT９ａ、整流ダイ
オード９ｂ、フイルタ９ｃとＡ／Ｄ変換器９ｄと
から形成されている。減算器８の出力端はサンプ
ラ１０を介してACR４に接続されており、この
ACR４の出力端は加算器１１に接続されている。
また、前記フイードバツク信号IDFは関数発生器
６に入力されており、この関数発生器６の出力端
は前記加算器１１に接続されている。加算器１１
の出力端はGPG５に接続されており、このGPG
５の出力端は前記サイリスタ変換器２のサイリス
タゲート回路に接続されている。
このように構成されるサイリスタレオナード装
置の基本制御動作は、電流指令信号IRとフイード
バツク信号IDFとを減算器８にて突き合わせ、そ
の偏差に応じてACR４からサイリスタの点弧位
相を制御する制御遅れ角信号α1が出力される。
GPG５からはこの信号α1に応じた点弧信号が出
力され、これによりサイリスタ変換器２のサイリ
スタの点弧位相制御が行われ、負荷電流IDを目標
値に一致させる制御が行なわれる。
置の基本制御動作は、電流指令信号IRとフイード
バツク信号IDFとを減算器８にて突き合わせ、そ
の偏差に応じてACR４からサイリスタの点弧位
相を制御する制御遅れ角信号α1が出力される。
GPG５からはこの信号α1に応じた点弧信号が出
力され、これによりサイリスタ変換器２のサイリ
スタの点弧位相制御が行われ、負荷電流IDを目標
値に一致させる制御が行なわれる。
ところが、直流モータ３の負荷条件が軽負荷な
どのときには、負荷電流IDが小さくなつて電流が
断続制御される状態、いわゆる電流断続運転状態
（以下単に断続モードと称する）になることがあ
る。このような断続モードにおいては、直流モー
タ３の逆起電力などのために直流電圧（平均値）
EDが上昇してしまい、同じ量の負荷電流制御を
行わせるには、電流連続運転時に比べて制御遅れ
角の制御量を大きくしなければならない。
どのときには、負荷電流IDが小さくなつて電流が
断続制御される状態、いわゆる電流断続運転状態
（以下単に断続モードと称する）になることがあ
る。このような断続モードにおいては、直流モー
タ３の逆起電力などのために直流電圧（平均値）
EDが上昇してしまい、同じ量の負荷電流制御を
行わせるには、電流連続運転時に比べて制御遅れ
角の制御量を大きくしなければならない。
このことは、断続モード時に制御の応答が遅れ
ることを意味するものであり、言い換えれば、サ
イリスタ変換器のゲイン（利得）が大幅に低下し
て非線形特性になつていることに等しい。この非
線形特性の一例を示すものとして第２図に、断続
モード時に補償すべきゲイン低下量に相当する補
正制御遅れ角Δαと負荷電流IDとの関係が示され
ている。すなわち、負荷電流IDが断続モードにな
る負荷電流IDO以下に減少すればするほどΔαを大
きくしなければならないことがわかる。
ることを意味するものであり、言い換えれば、サ
イリスタ変換器のゲイン（利得）が大幅に低下し
て非線形特性になつていることに等しい。この非
線形特性の一例を示すものとして第２図に、断続
モード時に補償すべきゲイン低下量に相当する補
正制御遅れ角Δαと負荷電流IDとの関係が示され
ている。すなわち、負荷電流IDが断続モードにな
る負荷電流IDO以下に減少すればするほどΔαを大
きくしなければならないことがわかる。
第１図に示された従来例のものにあつては、上
述の断続モードの補償回路として関数発生器６が
設けられている。即ち、関数発生器６は入力され
るフイードバツク信号IDFに相関させて、第２図
に示されたものと同様の補正制御遅れ角信号Δα1
を出力する非線形補償関数の発生器である。加算
器１１では、前記ACR４から出力される制御遅
れ角信号α1に前記Δα1を加算して、制御遅れ角信
号αをゲートパルス発生器５に出力している。こ
れによつて電流断続時のゲイン低下を補償して応
答速度を高めているのである。
述の断続モードの補償回路として関数発生器６が
設けられている。即ち、関数発生器６は入力され
るフイードバツク信号IDFに相関させて、第２図
に示されたものと同様の補正制御遅れ角信号Δα1
を出力する非線形補償関数の発生器である。加算
器１１では、前記ACR４から出力される制御遅
れ角信号α1に前記Δα1を加算して、制御遅れ角信
号αをゲートパルス発生器５に出力している。こ
れによつて電流断続時のゲイン低下を補償して応
答速度を高めているのである。
しかしながら、関数発生器６の関数特性はサイ
リスタレオナード装置及び直流モータから構成さ
れるシステムの回路定数あるいは特性に応じたも
のとする必要があり、関数の設定を高精度に行う
とともに、実際のシステム構成がなされた時点で
調整しなければならない。しかし、上記した関数
発生器６によるゲインの断続モード補償方式はフ
イードフオワード方式であるから、わずかでも関
数発生器６の関数特性に狂いがあれば、負荷電流
IDの応答特性を大幅に変化させてしまうというこ
とがある。例えば、第３図Ａに示されたような電
流指令信号IRが入力されたとすると、補償が適正
であれば第３図Ｂに示された所望の応答特性が
得られるのであるが、補償が不足した場合は第３
図Ｃに示されたように立上りの遅れた応答特性
となつてしまい、また、補償が過多の場合には第
３図Ｄに示されたように応答特性に対してオー
バーシユートされた応答特性となつてしまう。
即ち、上述した関数発生器による断続モード補償
方式は極めてゲインが過敏であり、適正な補償と
するために関数発生器６の調整は極めて正確さを
要求され、調整工数がかかるという欠点を有する
ものであつた。
リスタレオナード装置及び直流モータから構成さ
れるシステムの回路定数あるいは特性に応じたも
のとする必要があり、関数の設定を高精度に行う
とともに、実際のシステム構成がなされた時点で
調整しなければならない。しかし、上記した関数
発生器６によるゲインの断続モード補償方式はフ
イードフオワード方式であるから、わずかでも関
数発生器６の関数特性に狂いがあれば、負荷電流
IDの応答特性を大幅に変化させてしまうというこ
とがある。例えば、第３図Ａに示されたような電
流指令信号IRが入力されたとすると、補償が適正
であれば第３図Ｂに示された所望の応答特性が
得られるのであるが、補償が不足した場合は第３
図Ｃに示されたように立上りの遅れた応答特性
となつてしまい、また、補償が過多の場合には第
３図Ｄに示されたように応答特性に対してオー
バーシユートされた応答特性となつてしまう。
即ち、上述した関数発生器による断続モード補償
方式は極めてゲインが過敏であり、適正な補償と
するために関数発生器６の調整は極めて正確さを
要求され、調整工数がかかるという欠点を有する
ものであつた。
そこで、ゲインの過敏な関数発生器を用いずに
断続モード時の補償を行わせるものとして、従来
より、第４図に示された構成の制御回路が知られ
ている。第４図において図中第１図図示従来例と
同一符号の付されたものは、同一構成・同一機能
を有するものである。
断続モード時の補償を行わせるものとして、従来
より、第４図に示された構成の制御回路が知られ
ている。第４図において図中第１図図示従来例と
同一符号の付されたものは、同一構成・同一機能
を有するものである。
第４図に示されたように、ACR４からは電流
レート指令信号が減算器１４の＋入力端に入力さ
れており、この減算器１４の−入力端には微分器
１３を介して、フイルタ９ｃにより平均値化され
ないでＡ／Ｄ変換器９ｅによりデジタル化され
た、瞬時値のフイードバツク信号iDFの微分され
た信号が入力されている。この減算器１４の出力
はサンプラ１５を介して電流レート制御器（以下
ACRRと称する）１２に入力され、このACRR
１２の出力、即ち、制御遅れ角信号αはGPG５
に入力されている。ACRR１２はPI調整器など
から形成されており電流レートに対するゲイン増
巾機能を有するものである。
レート指令信号が減算器１４の＋入力端に入力さ
れており、この減算器１４の−入力端には微分器
１３を介して、フイルタ９ｃにより平均値化され
ないでＡ／Ｄ変換器９ｅによりデジタル化され
た、瞬時値のフイードバツク信号iDFの微分され
た信号が入力されている。この減算器１４の出力
はサンプラ１５を介して電流レート制御器（以下
ACRRと称する）１２に入力され、このACRR
１２の出力、即ち、制御遅れ角信号αはGPG５
に入力されている。ACRR１２はPI調整器など
から形成されており電流レートに対するゲイン増
巾機能を有するものである。
即ち、第４図に示された制御回路は、ACR４
から成る電流制御ループの内側にACRR１２と
微分器１３とから成る電流レート制御ループを有
して構成されたものであり、電流レート制御ルー
プのオープンループゲインを大きくとることによ
つて、前記断続モード時の非線形特性を補償する
方式である。また、サンプラ１０及び１５は
ACR４及びACRR１２に取り込まれるデジタル
信号のタイミング制御を行つているものであり、
所定周期で開閉されており、ACR４及びACRR
１２の入力回路には夫々入力された信号を所定時
間記憶させる回路が設けられている。
から成る電流制御ループの内側にACRR１２と
微分器１３とから成る電流レート制御ループを有
して構成されたものであり、電流レート制御ルー
プのオープンループゲインを大きくとることによ
つて、前記断続モード時の非線形特性を補償する
方式である。また、サンプラ１０及び１５は
ACR４及びACRR１２に取り込まれるデジタル
信号のタイミング制御を行つているものであり、
所定周期で開閉されており、ACR４及びACRR
１２の入力回路には夫々入力された信号を所定時
間記憶させる回路が設けられている。
このようにして、ACRR１２のゲインを大き
なものとし、断続モード時に低下するサイリスタ
変換器などからなるループをゲインを補償しよう
とするものである。
なものとし、断続モード時に低下するサイリスタ
変換器などからなるループをゲインを補償しよう
とするものである。
しかしながら、電流レート制御ループのオープ
ンループゲインは、アナログ制御の場合には十分
大きくとることができたので、断続モード時の補
償を適切なものとすることができたが、デジタル
制御化したことによつて、サンプラの信号取込周
期によつて定まる制御の無駄時間によつてアナロ
グ制御と同じゲインにすると実質的にゲインが大
きくなつてハンチングを生じることがあつた。従
つて、前記オープンループゲインを十分高くする
ことができなくなつて応答が遅れ第３図Ｃに示さ
れた応答特性になつてしまうという欠点を有し
ていた。
ンループゲインは、アナログ制御の場合には十分
大きくとることができたので、断続モード時の補
償を適切なものとすることができたが、デジタル
制御化したことによつて、サンプラの信号取込周
期によつて定まる制御の無駄時間によつてアナロ
グ制御と同じゲインにすると実質的にゲインが大
きくなつてハンチングを生じることがあつた。従
つて、前記オープンループゲインを十分高くする
ことができなくなつて応答が遅れ第３図Ｃに示さ
れた応答特性になつてしまうという欠点を有し
ていた。
本発明の目的は、電流断続モード時の制御応答
性を向上させることができる非線形補償手段を備
えたサイリスタレオナード装置を提供することに
ある。
性を向上させることができる非線形補償手段を備
えたサイリスタレオナード装置を提供することに
ある。
本発明は、サイリスタ変換器と、該サイリスタ
変換器の出力電流指令信号と出力電流検出信号と
を所定周期ごとにサンプリングしてそれらの偏差
に応じた電流レート指令信号を出力する電流制御
器と、前記サイリスタ変換器の出力電流又は出力
電圧の瞬時値検出信号を微分処理する微分器と、
該微分器の出力と前記電流レート指令信号とを所
定周期ごとにサンプリングしてそれらの偏差を比
例積分処理して制御遅れ角信号を出力するレート
制御器と、該制御遅れ角信号に応じた点弧信号を
前記サイリスタ変換器のサイリスタゲートに出力
するゲートパルス発生手段とを備えてなるサイリ
スタレオナード装置において、前記サイリスタ変
換器の出力電流又は出力電圧の検出信号を入力と
し、該検出信号が零のとき最大で該検出信号が増
加するにつれて減衰する特性の補正制御遅れ角信
号を発生する関数発生器を設け、該補正制御遅れ
角信号を前記制御遅れ角信号に加算することによ
つて、電流断続モード時のループゲインを補償
し、制御の応答性を向上させようとするものであ
る。
変換器の出力電流指令信号と出力電流検出信号と
を所定周期ごとにサンプリングしてそれらの偏差
に応じた電流レート指令信号を出力する電流制御
器と、前記サイリスタ変換器の出力電流又は出力
電圧の瞬時値検出信号を微分処理する微分器と、
該微分器の出力と前記電流レート指令信号とを所
定周期ごとにサンプリングしてそれらの偏差を比
例積分処理して制御遅れ角信号を出力するレート
制御器と、該制御遅れ角信号に応じた点弧信号を
前記サイリスタ変換器のサイリスタゲートに出力
するゲートパルス発生手段とを備えてなるサイリ
スタレオナード装置において、前記サイリスタ変
換器の出力電流又は出力電圧の検出信号を入力と
し、該検出信号が零のとき最大で該検出信号が増
加するにつれて減衰する特性の補正制御遅れ角信
号を発生する関数発生器を設け、該補正制御遅れ
角信号を前記制御遅れ角信号に加算することによ
つて、電流断続モード時のループゲインを補償
し、制御の応答性を向上させようとするものであ
る。
以下、本発明の図示実施例に基づいて説明す
る。第５図に本発明の一実施例の機能ブロツク構
成図が示されている。第５図において、図中第１
図及び第４図図示従来例と同一符号の付されたも
のは同一構成・同一機能を有するものである。
る。第５図に本発明の一実施例の機能ブロツク構
成図が示されている。第５図において、図中第１
図及び第４図図示従来例と同一符号の付されたも
のは同一構成・同一機能を有するものである。
本実施例は第５図に示されたように、第４図図
示従来例の制御回路に付加して、負荷電流平均値
のフイードバツク信号IDFを入力とし、このIDFに
相関させて負荷電流IDがIDDから零に減少されるに
つれて急峻に増大する補正制御遅れ角信号Δα1を
出力する関数発生器６の出力端を、係数器１６を
介して、ACRR１２の出力端に接続して設けら
れた加算器１７の他の入力端に接続し、この加算
器１７の出力をGPG５の入力とする回路が設け
られていることを特徴とするものであり、
ACRR１２のゲイン不足を関数発生器６によつ
て補償させようとするものであつて、補償量は係
数器１６の係数Ｋを変えることによつて調整する
ことができる。
示従来例の制御回路に付加して、負荷電流平均値
のフイードバツク信号IDFを入力とし、このIDFに
相関させて負荷電流IDがIDDから零に減少されるに
つれて急峻に増大する補正制御遅れ角信号Δα1を
出力する関数発生器６の出力端を、係数器１６を
介して、ACRR１２の出力端に接続して設けら
れた加算器１７の他の入力端に接続し、この加算
器１７の出力をGPG５の入力とする回路が設け
られていることを特徴とするものであり、
ACRR１２のゲイン不足を関数発生器６によつ
て補償させようとするものであつて、補償量は係
数器１６の係数Ｋを変えることによつて調整する
ことができる。
電流断続モードにおける制御回路動作につい
て、第６図Ａ〜Ｄに示された各部の波形図に基づ
いて説明する。第６図Ａに示されるようなステツ
プ状の電流指令信号IRが入力されると、ACR４
からはフイードバツク信号IDFと前記指令信号IRと
の偏差に応じた電流レート指令信号が減算器１４
に入力される。この減算器１４には微分器１３に
よつて微分処理されたフイードバツク信号iDFが
入力されており、それらの偏差信号がACRR１
２にて比例積分演算され、加算器１７に制御遅れ
角信号α2として出力されている。このα2だけでは
オープンループゲインが小さいので前記指令信号
IRには追従できず、負荷電流IDの応答特性は第６
図Ｂに示されるように、立上りの遅れた特性とな
る。一方、ゲイン調整のための係数器１６の係数
Ｋは１以下に設定されており、フイードバツク信
号IDFに相関させて関数発生器６から出力される
補正制御遅れ角信号Δα1は前記係数器１６によつ
てゲイン調整され、補正制御遅れ角信号Δα2とし
て加算器１７に入力されている。なお、Ｋを１以
上にすると応答が過敏になるのでＫ＜１に設定さ
れなければならない。前記Δα2は電流の立上つた
瞬間はサイリスタ変換器などのゲインの低下が大
きいのでそれに応じて大きなものとされており、
負荷電流IDの応答特性のうちこのΔα2補償分によ
る応答分は、第６図Ｃに示される波形のものとな
る。このΔα2補償分の最大値は関数発生器６の出
力信号とサイリスタ変換器ゲインの積の最大のと
ころであり、その後は負荷電流IDの増大につれて
Δα2補償分は零になつていくのである。このよう
に動作されることから、本実施例による負荷電流
IDの応答特性は第６図Ｄに示されたように、第６
図ＢとＣとが加算され、所望とする最適な応答特
性が得られる。
て、第６図Ａ〜Ｄに示された各部の波形図に基づ
いて説明する。第６図Ａに示されるようなステツ
プ状の電流指令信号IRが入力されると、ACR４
からはフイードバツク信号IDFと前記指令信号IRと
の偏差に応じた電流レート指令信号が減算器１４
に入力される。この減算器１４には微分器１３に
よつて微分処理されたフイードバツク信号iDFが
入力されており、それらの偏差信号がACRR１
２にて比例積分演算され、加算器１７に制御遅れ
角信号α2として出力されている。このα2だけでは
オープンループゲインが小さいので前記指令信号
IRには追従できず、負荷電流IDの応答特性は第６
図Ｂに示されるように、立上りの遅れた特性とな
る。一方、ゲイン調整のための係数器１６の係数
Ｋは１以下に設定されており、フイードバツク信
号IDFに相関させて関数発生器６から出力される
補正制御遅れ角信号Δα1は前記係数器１６によつ
てゲイン調整され、補正制御遅れ角信号Δα2とし
て加算器１７に入力されている。なお、Ｋを１以
上にすると応答が過敏になるのでＫ＜１に設定さ
れなければならない。前記Δα2は電流の立上つた
瞬間はサイリスタ変換器などのゲインの低下が大
きいのでそれに応じて大きなものとされており、
負荷電流IDの応答特性のうちこのΔα2補償分によ
る応答分は、第６図Ｃに示される波形のものとな
る。このΔα2補償分の最大値は関数発生器６の出
力信号とサイリスタ変換器ゲインの積の最大のと
ころであり、その後は負荷電流IDの増大につれて
Δα2補償分は零になつていくのである。このよう
に動作されることから、本実施例による負荷電流
IDの応答特性は第６図Ｄに示されたように、第６
図ＢとＣとが加算され、所望とする最適な応答特
性が得られる。
従つて、本実施例によれば、電流断続モード時
の非線形特性を最適に補償することができ、応答
性を向上させることができる。
の非線形特性を最適に補償することができ、応答
性を向上させることができる。
上記実施例は機能ブロツク的に表わした一例で
あるが、第７図にハードウエアとしてマイクロコ
ンピユタが適用された一実施例の構成図が示され
ており、その制御プログラムのフローチヤートが
第８図に示されている。なお、第７図において第
５図図示実施例と同一符号の付されたものは、同
一機能・同一構成を有するものである。
あるが、第７図にハードウエアとしてマイクロコ
ンピユタが適用された一実施例の構成図が示され
ており、その制御プログラムのフローチヤートが
第８図に示されている。なお、第７図において第
５図図示実施例と同一符号の付されたものは、同
一機能・同一構成を有するものである。
第７図に示されたように、マイクロコンピユー
タ２０は少なくとも第５図図示実施例のACR４、
関数発生器６、ACRR１２、微分器１３、減算
器８，１４、加算器１７、係数器１６などの機能
を具えたものである。マイクロコンピユータ２０
にはORゲート２１から、サイリスタ変換器２の
点弧と同期された、割込指令（サンプリング指
令）が与えられるようになつている。
タ２０は少なくとも第５図図示実施例のACR４、
関数発生器６、ACRR１２、微分器１３、減算
器８，１４、加算器１７、係数器１６などの機能
を具えたものである。マイクロコンピユータ２０
にはORゲート２１から、サイリスタ変換器２の
点弧と同期された、割込指令（サンプリング指
令）が与えられるようになつている。
以下、第８図のフローチヤートを用いて説明す
る。
る。
時間Toにおいて割込指令が与えられると、直
ちにＡ／Ｄ変換器９ｄ，９ｅを介して負荷電流ID
の、平均値フイードバツク信号IDFと瞬時値フイ
ードバツク信号iDFと、を取込みそれぞれIDF（ｎ）
iDF（ｎ）とし、また負荷電流指令信号IRを取込み
IR（ｎ）とする（行程105）。つづいて、次式(1)の
演算により電流レート指令信号IRR（ｎ）が算出さ
れる（行程110）。なお、Kcは予めメモリされて
いる比例定数である。
ちにＡ／Ｄ変換器９ｄ，９ｅを介して負荷電流ID
の、平均値フイードバツク信号IDFと瞬時値フイ
ードバツク信号iDFと、を取込みそれぞれIDF（ｎ）
iDF（ｎ）とし、また負荷電流指令信号IRを取込み
IR（ｎ）とする（行程105）。つづいて、次式(1)の
演算により電流レート指令信号IRR（ｎ）が算出さ
れる（行程110）。なお、Kcは予めメモリされて
いる比例定数である。
IRR（ｎ）＝Kc（IR（ｎ）−IDF（ｎ）） …(1)
次に、IRR（ｎ）の許容最大値IRRMAXと突き合
わせを実行し（行程115）、IRRMAXを越えていれ
ばIRR（ｎ）＝IRRMAX（行程120）として、次の（行
程125）に移行される。（行程125）において次式
(2)〜(4)の演算により制御遅れ角信号α2（ｎ）が算
出される。なおKDは予めメモリされている比例
定数であり、式(2)の第２項はフイードバツク信号
IDFの微分演算に相当するものである。式(3)、(4)
は電流レート制御器の比例積分演算に相当するも
のである。
わせを実行し（行程115）、IRRMAXを越えていれ
ばIRR（ｎ）＝IRRMAX（行程120）として、次の（行
程125）に移行される。（行程125）において次式
(2)〜(4)の演算により制御遅れ角信号α2（ｎ）が算
出される。なおKDは予めメモリされている比例
定数であり、式(2)の第２項はフイードバツク信号
IDFの微分演算に相当するものである。式(3)、(4)
は電流レート制御器の比例積分演算に相当するも
のである。
Ａ（ｎ）＝IRR（ｎ）−KD（iDF（ｎ）
−iDF（ｎ−１）） …(2)
Ｂ（ｎ）＝Ａ（ｎ）−Ｂ（ｎ−１） …(3)
α2（ｎ）＝cos-1（Ｂ（ｎ）） …(4)
次に、予めメモリされている非線形補償関数Ｆ
のテーブルから、フイードバツク信号IDF（ｎ）に
対応する補正制御遅れ角信号Δα1（ｎ）が読み出
される（行程130）。つづいて、次式(5)の演算によ
り制御遅れ角信号α（ｎ）が算出される（行程
135）。なおＫは予めメモリされている係数であ
り、第５図図示実施例で説明したようにＫ＜１と
なるように設定される。
のテーブルから、フイードバツク信号IDF（ｎ）に
対応する補正制御遅れ角信号Δα1（ｎ）が読み出
される（行程130）。つづいて、次式(5)の演算によ
り制御遅れ角信号α（ｎ）が算出される（行程
135）。なおＫは予めメモリされている係数であ
り、第５図図示実施例で説明したようにＫ＜１と
なるように設定される。
α（ｎ）＝α2（ｎ）＋Ｋ・Δα1（ｎ） …(5)
このような演算により得られた制御遅れ角信号
α（ｎ）が、ゲートパルス発生器（GPG）５に出
力され（行程140）、一連の動作が終了される。
α（ｎ）が、ゲートパルス発生器（GPG）５に出
力され（行程140）、一連の動作が終了される。
従つて、本実施例に示された具体的なハードウ
エアのものによつても、前記実施例と同様の効果
を有するものとすることができる。
エアのものによつても、前記実施例と同様の効果
を有するものとすることができる。
なお、上述した各実施例は電流レート制御器を
有するものについて説明したが、本発明はこれに
限られるものではなく、電流レート制御器に代え
て電圧制御器を備えたものにも適用することがで
きる。
有するものについて説明したが、本発明はこれに
限られるものではなく、電流レート制御器に代え
て電圧制御器を備えたものにも適用することがで
きる。
第９図に、その電圧制御器を備えたものに適用
された本発明の他の実施例が示されている。第９
図において、図中第５図図示実施例と同一符号の
付されたものは、同一構成、同一機能を有するも
のである。
された本発明の他の実施例が示されている。第９
図において、図中第５図図示実施例と同一符号の
付されたものは、同一構成、同一機能を有するも
のである。
第９図に示されたように、第５図図示実施例の
電流レート制御器に代えて電圧制御器１８が設け
られており、これに合わせて減算器１５には直流
モータの端子電圧EDのデジタル化されたフイー
ドバツク信号EDFが、電圧検出器１９から入力さ
れている。
電流レート制御器に代えて電圧制御器１８が設け
られており、これに合わせて減算器１５には直流
モータの端子電圧EDのデジタル化されたフイー
ドバツク信号EDFが、電圧検出器１９から入力さ
れている。
即ち、電流レート制御によるゲイン補償方式が
電圧制御による方式に代つただけで、本質的には
同様の制御動作となる。
電圧制御による方式に代つただけで、本質的には
同様の制御動作となる。
従つて、本実施例によつても、第５図図示前記
実施例と同様の効果を得ることができる。
実施例と同様の効果を得ることができる。
以上説明したように、本発明によれば、電流断
続運転時の制御系におけるゲイン低下を最適に補
償して制御の応答性を向上させることができると
いう効果を有する。
続運転時の制御系におけるゲイン低下を最適に補
償して制御の応答性を向上させることができると
いう効果を有する。
第１図は従来例のブロツク構成図、第２図は従
来例の電流断続モード時の補正制御遅れ角特性線
図、第３図は従来例の動作を説明するための線
図、第４図は他の従来例のブロツク構成図、第５
図は本発明の一実施例のブロツク構成図、第６図
は第５図図示実施例の動作を説明するための線
図、第７図は本発明の他の実施例のブロツク構成
図、第８図は第７図図示実施例の制御プログラム
のフローチヤート、第９図は本発明のさらに他の
実施例のブロツク構成図である。 １……交流電源、２……サイリスタ変換器、３
……直流モータ、４……電流制御器、５……ゲー
トパルス発生器、６……関数発生器、８……加算
器、９……電流検出器、１２……電流レート制御
器、１３……微分器、１４……減算器、１６……
係数器、１７……加算器、１９……電圧検出器、
２０……マイクロコンピユータ、２１……ORゲ
ート。
来例の電流断続モード時の補正制御遅れ角特性線
図、第３図は従来例の動作を説明するための線
図、第４図は他の従来例のブロツク構成図、第５
図は本発明の一実施例のブロツク構成図、第６図
は第５図図示実施例の動作を説明するための線
図、第７図は本発明の他の実施例のブロツク構成
図、第８図は第７図図示実施例の制御プログラム
のフローチヤート、第９図は本発明のさらに他の
実施例のブロツク構成図である。 １……交流電源、２……サイリスタ変換器、３
……直流モータ、４……電流制御器、５……ゲー
トパルス発生器、６……関数発生器、８……加算
器、９……電流検出器、１２……電流レート制御
器、１３……微分器、１４……減算器、１６……
係数器、１７……加算器、１９……電圧検出器、
２０……マイクロコンピユータ、２１……ORゲ
ート。
Claims (1)
- １ サイリスタ変換器と、該サイリスタ変換器の
出力電流指令信号と出力電流検出信号とを所定周
期ごとにサンプリングしてそれらの偏差に応じた
電流レート指令信号を出力する電流制御器と、前
記サイリスタ変換器の出力電流又は出力電圧の瞬
時値検出信号を微分処理する微分器と、該微分器
の出力と前記電流レート指令信号とを所定周期ご
とにサンプリングしてそれらの偏差を比例積分処
理して制御遅れ角信号を出力するレート制御器
と、該制御遅れ角信号に応じた点弧信号を前記サ
イリスタ変換器のサイリスタゲートに出力するゲ
ートパルス発生手段とを備えてなるサイリスタレ
オナード装置において、前記サイリスタ変換器の
出力電流又は出力電圧の検出信号を入力とし、該
検出信号が零のとき最大で該検出信号が増加する
につれて減衰する特性の補正制御遅れ角信号を発
生する関数発生器を設け、該補正制御遅れ角信号
を前記制御遅れ角信号に加算することを特徴とす
るサイリスタレオナード装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078362A JPS58198192A (ja) | 1982-05-12 | 1982-05-12 | サイリスタレオナ−ド装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078362A JPS58198192A (ja) | 1982-05-12 | 1982-05-12 | サイリスタレオナ−ド装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58198192A JPS58198192A (ja) | 1983-11-18 |
| JPH0328158B2 true JPH0328158B2 (ja) | 1991-04-18 |
Family
ID=13659882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078362A Granted JPS58198192A (ja) | 1982-05-12 | 1982-05-12 | サイリスタレオナ−ド装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58198192A (ja) |
-
1982
- 1982-05-12 JP JP57078362A patent/JPS58198192A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58198192A (ja) | 1983-11-18 |
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