JPH0327548A - Insulation layer separating substrate and semiconductor device utilizing this substrate - Google Patents
Insulation layer separating substrate and semiconductor device utilizing this substrateInfo
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Abstract
Description
【発明の詳細な説明】
〔産業」二の利用分野〕
この発明は、絶縁層分離基板（誘電体分離基板）、およ
び、この基板を用いた半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application in Industry] The present invention relates to an insulating layer separation substrate (dielectric separation substrate) and a semiconductor device using this substrate.
半導体装置の製造に用いられる半導体基板として、第３
図（ｆ）にみるように、ポリシリコン層（支持体層）５
６の上に絶縁層５５で互いの間が電気的に分離された状
態にある半導体（単結晶）分離島６１が複数設けられて
いる糸色縁層分離基板（以下、通宜ｒＤＩ基板」と言う
）６０がある。As a semiconductor substrate used for manufacturing semiconductor devices, the third
As shown in figure (f), polysilicon layer (support layer) 5
6 is provided with a plurality of semiconductor (single crystal) isolation islands 61 electrically isolated from each other by an insulating layer 55. ) There are 60.
このＤＩ基板６０は、以下のようにして製造されるもの
である。This DI board 60 is manufactured as follows.
第３図＋ａ＋にみるように、シリコンウエハ（Ｎシリコ
ン単結晶板）５０の表面に酸化膜（例えば、熱酸化１！
ｉｉ）５１を形威し、ついで、第３図（ｂｌにみるよう
に、この酸化膜５１に選択的エソチング処理を施し窓５
２の明いた酸化膜マスク５１′を形戒する。マスク５１
′を形威した後、異方１生二Ｌソチングを施し、第３図
（Ｃｌにみるように、シリコンウエハ５０表面に分離用
のＶ？Ｍ５３を形戒ずる。続いて、酸化膜マスク５１′
を一旦除去し、第３図（ｄ）にみるように、シリコンウ
エハ５０のＶｉ５３形威面に不純物を供給しＮ゛層５４
を形成しておいてから、絶縁酸化膜（絶縁層）５５で覆
うようにする。ついで、第３図ｔｅｌにみるように、砲
縁酸化膜５５の上に支持体層用ポリシリコン層５６を積
層形威した後、シリコンウエハ５０の裏面側からＶ溝５
３の底が露出するまで研磨すれば、第３図（ｆｌに示す
ＤＩ基板６０が完戊ずる。As shown in FIG. 3+a+, an oxide film (for example, thermal oxidation 1!
ii) After shaping the oxide film 51, as shown in FIG.
2, the open oxide film mask 51' is marked. mask 51
' After shaping, anisotropic 1-2-L soching is performed, and as shown in FIG. ′
As shown in FIG. 3(d), impurities are supplied to the Vi53 type surface of the silicon wafer 50 to form the N layer 54.
is formed and then covered with an insulating oxide film (insulating layer) 55. Next, as shown in FIG. 3, after forming a polysilicon layer 56 for a support layer on the gun edge oxide film 55, a V-groove 5 is formed from the back side of the silicon wafer 50.
By polishing until the bottom of 3 is exposed, the DI substrate 60 shown in FIG. 3 (fl) is completely removed.
第４図は、このようにして得られたＤＩ基板を用いた半
導体装置７０である。半導体装置７０では、二重拡散型
電界効果１・ランジスタ（ＤＭＯＳ ＰＥＴ）７１とフ
ォ１・ダイオード７２がそれぞれ別の半導体分離島６１
に形威されている。そのため、二重拡散型電界効果トラ
ンジスタ７１とフォトダイオード７２間の電気的分離が
十分で相互干渉が抑制される。FIG. 4 shows a semiconductor device 70 using the DI substrate thus obtained. In the semiconductor device 70, a double diffused field effect 1 transistor (DMOS PET) 71 and a photodiode 72 are located on separate semiconductor isolation islands 61.
It is shaped by Therefore, electrical isolation between the double diffused field effect transistor 71 and the photodiode 72 is sufficient, and mutual interference is suppressed.
しかしながら、上記半導体装置７０では前記のトランジ
スタ７１とフォ１・ダイオード７２のような異なる種類
の素子両方を同時に十分な特性のものとすることができ
ないという問題がある。この問題は、各半導体分離島の
深さが同しであることに起因している。However, the semiconductor device 70 has a problem in that it is not possible to simultaneously provide sufficient characteristics for both different types of elements, such as the transistor 71 and the photodiode 72. This problem is caused by the fact that each semiconductor isolation island has the same depth.
フォトダイオード７２に対しては、深さが十分にある半
導体分離島６１が好ましい。光到達距離に見合うだけの
深さがあった方が光感度が高いからである。一方、トラ
ンジスタ７１に対しては半導体分離島６１の深さが余り
深くないことが好ましい。半導体分離島６１が余り深い
とオン抵抗が高くなってしまうからである。分離島６１
の底に抵抗の低いＮ゛層５４を設けてオン抵抗を下げる
ようにしても、出力電流主通路のうちに抵抗の高いＮ一
層部分がかなりの長さであるため、オン抵抗が十分に低
くなるようなことばない。１・ランジスタ７２としては
、半導体分離島６１には空乏層が拡がることができる程
度の深さがあれば十分である。For the photodiode 72, the semiconductor isolation island 61 is preferably sufficiently deep. This is because the light sensitivity is higher if the depth is sufficient to accommodate the light reaching distance. On the other hand, for the transistor 71, it is preferable that the semiconductor isolation island 61 is not very deep. This is because if the semiconductor isolation island 61 is too deep, the on-resistance will become high. Separate island 61
Even if the on-resistance is lowered by providing a low-resistance N layer 54 at the bottom of the There are no words to describe it. 1. For the transistor 72, it is sufficient that the semiconductor isolation island 61 has a depth that allows the depletion layer to expand.
この発明は、上記事情に鑑み、半導体分離島の好適厚み
が異なる半導体素子をひとつの基板に設ける場合に、素
子それぞれに十分な特性を持たせるようにすることがで
き、かつ製造の容易な砲縁層分離基板、さらには、この
基板を用いた半導体装置を提供することを課題とする。In view of the above-mentioned circumstances, the present invention makes it possible to provide sufficient characteristics to each element when semiconductor elements having semiconductor isolation islands with different preferred thicknesses are provided on one substrate, and to provide an easy-to-manufacture gun. An object of the present invention is to provide an edge layer-separated substrate and further a semiconductor device using this substrate.
前記課題を解決するため、請求項１の絶縁層分離基板で
は、複数の半導体分離島のうちには、底全体が所定の深
さとなっている分離島のほかに、底の一部分は前記所定
の深さとなっているが他の部分はそれよりも盛り上がっ
て浅くなっている分離島とがあるようにしている。In order to solve the above problem, in the insulating layer separation substrate of claim 1, among the plurality of semiconductor isolation islands, in addition to an isolation island whose entire bottom has a predetermined depth, a part of the bottom has a predetermined depth. Although it is deep, other parts are raised and shallower than that, with isolated islands.
請求項ｌの絶縁層分離基板を用いる請求項２、３の半導
体装置では、光半導体素子と非光半導体素子が異なる半
導体分離島にそれぞれ形成されており、前記光半導体素
子のある半導体分離島は底全体が所定の深さとなってお
り、前記非光半導体素子のある半導体分離島は、その底
の一部分は前記所定の深さとなっているとともに他の部
分はそれよりも盛り上がって浅くなっていて、前記非光
半導体素子の出力電流主通路がその半導体分離島の底部
を通るようになっている。In the semiconductor device according to claims 2 and 3 using the insulating layer separation substrate according to claim 1, the optical semiconductor element and the non-optical semiconductor element are respectively formed on different semiconductor isolation islands, and the semiconductor isolation island on which the optical semiconductor element is located is The entire bottom has a predetermined depth, and a part of the bottom of the semiconductor isolation island where the non-optical semiconductor element is located has the predetermined depth, and the other part is raised and shallower than the predetermined depth. , the output current main path of the non-optical semiconductor element passes through the bottom of the semiconductor isolation island.
光半導体素子としては、例えば、フォトダイオード、フ
ォトセル等が例示され、非光半導体素子としては、例え
ば、二重拡散型電界効果Ｉ・ランジスタ、バイボーラト
ランジスタ、サイリスク等の半導体制御素子が挙げられ
るが、これらに限られない。光半導体素子と半導体制御
装素子は、一方が他方を制御するような関係であっても
よいし、互いに無関係であってもよい。Examples of optical semiconductor elements include photodiodes and photocells, and examples of non-optical semiconductor elements include semiconductor control elements such as double diffused field effect I transistors, bibolar transistors, and Cyrisk. However, it is not limited to these. The optical semiconductor element and the semiconductor control element may be in a relationship such that one controls the other, or may be unrelated to each other.
なお、請求項３記載の半導体装置の如く、非光半導体素
子が半導体制御素子であって、同素子の出力電流制御部
が複数の同一構造の電流制御ユニットからなるという場
合には、これら電流制御ユニソ］・を、分離島底の盛り
上がり部分に対して位置合せするようにする。Note that, as in the semiconductor device according to claim 3, when the non-optical semiconductor element is a semiconductor control element and the output current control section of the element is composed of a plurality of current control units having the same structure, these current control UNISO].Align it with the raised part of the bottom of the separation island.
位置合せの態様は素子の種類によって異なる。The manner of alignment differs depending on the type of element.
盛り上がり部分がユニノ１〜間に位置するようにしたり
、ユニットの真下に位置するようにしたりする。The raised part may be located between UNINO 1 or directly below the unit.
請求項１の絶縁層分離基板では、半導体分離島のうちに
、底全体が所定の深さとなっている分Ｆ４１ｉ島と、底
の一部分は前記所定の深さとなっているが他の部分はそ
れよりも盛り上がっている分離島がある。この後者の分
離島は、底が局所的に盛り上がっていて、実質的に底の
浅い分離島として使うことができる。したがって、前者
の分離島を、分離島深さが深い方が好都合な半導体素子
用として使い、後者の分離島を、分離島深さが浅い方が
好都合な半導体素子用として使えば、それぞれの素子に
十分な特性を同時にもたせられる。In the insulating layer separation substrate according to the first aspect, among the semiconductor isolation islands, there is an F41i island whose entire bottom has a predetermined depth, and a part of the bottom has the predetermined depth but other parts have a predetermined depth. There are isolated islands that are more popular than Japan. This latter isolation island has a locally raised bottom and can be used as a substantially shallow isolation island. Therefore, if the former isolation island is used for semiconductor devices where it is more convenient to have a deeper isolation island, and the latter isolation island is used for semiconductor devices where it is more convenient to have a shallower isolation island, then each element can have sufficient characteristics at the same time.
この絶縁層分離基板は製造も容易である。例えば、第１
図（ｂｌにみるように、分離用Ｖ溝５よりも浅いＶ溝５
′をも同時に形威するようにする程度ですの、この場合
、第１図（ｂｌにあるように、酸化膜２に、窓３ととも
に窓３′をも同時に明けることで可能となるため、特に
工程を１曽やず必要もないからである。This insulating layer separated substrate is also easy to manufacture. For example, the first
As shown in the figure (bl), the V-groove 5 is shallower than the isolation V-groove 5.
In this case, as shown in Figure 1 (bl), it is possible to simultaneously open the window 3 and the window 3' in the oxide film 2. This is because there is no need to repeat the entire process.
請求項２、３の半導体装置では、光半導体素子（例えば
、フォトダイオード）が底の深さの十分な半導体分離島
に形威されていて、入射光を十分に利用することができ
るために光感度がよい。In the semiconductor device according to claims 2 and 3, the optical semiconductor element (for example, a photodiode) is formed in the form of a semiconductor isolation island with a sufficient bottom depth, and the incident light can be fully utilized. Good sensitivity.
方、この光半導体素子により駆動される半導体制御素子
（例えば、トランジスタ）は、底が部分的に盛り上がっ
た分離島に形威され、出力電流主通路が分離島の底部を
通っているが、底が盛り上がっている分だけ通路長が短
くなるため、オン抵抗が低くなる。On the other hand, a semiconductor control element (for example, a transistor) driven by this optical semiconductor element is shaped like an isolation island with a partially raised bottom, and the main output current path passes through the bottom of the isolation island. Since the passage length is shortened by the amount of the bulge, the on-resistance is lowered.
請求項３記載の半導体装置の如く、半導体制御素子とし
て、出力電流制御部が複数の同一構造の電流制御ユニソ
１・からなるという場合には、これら電流制御ユニソｌ
・を分離島底の盛り上がり部分に対して位置合せするよ
うにすれば、−Ｎ、オン抵抗が低くなる。As in the semiconductor device according to claim 3, when the output current control section is composed of a plurality of current control units 1 having the same structure as the semiconductor control element, these current control unit units 1.
If the -N and on-resistance are aligned with the raised part of the isolation island bottom, the -N and on-resistance will be lowered.
以下、この発明にかかる絶縁層分離基板および半導体装
置の実施例を説明する。Examples of the insulating layer separated substrate and semiconductor device according to the present invention will be described below.
まず、請求項１記載の絶縁層分離基板の一実施例につい
て、その製造の段階から説明する。First, an embodiment of the insulating layer separated substrate according to claim 1 will be described from the manufacturing stage thereof.
第１図（ａ）にみるように、シリコンウエハ（Ｎシリコ
ン単結晶板）■の表面に酸化膜（例えば、熱酸化１ｉｉ
ｉｉ）２を形威し、ついで、第ｌ図（ｂｌにみるように
、この酸化膜２に選択的エソチング処理を施し窓３、３
′の明いた酸化膜マスク４を形戒ずる。つまり、通常の
■溝形戊用窓３、３の間であって、分離島底において盛
り上げようとする部分に幅狭の窓３′を形成するのであ
る。続いて、異方性エソチングを施し、第１図（Ｃ）に
みるように、分離用のＶ溝５、５′を形戊する。同第１
図（Ｃ）にみるように、■溝５′は、窓３′幅が窓３幅
よりも狭い分、Ｖ ＩＶ１５よりも曳くなる。そして、
酸化欣マスク４を一旦除去し、第１図＋ｄｌにみるよう
に、シリコンウエハ１のＶ溝５、５′形戒面に不純物を
供給し抵抗の低いＮ″層６を形威しておいてから、例え
ば、熱酸化することにより絶縁酸化膜（絶縁層）７で覆
うようにずる。砲縁酸化膜７としては、例えば熱酸化膜
がある。絶縁酸化膜７の形威後、第１図［ｅｌにみるよ
うに、絶縁酸化膜７の上にポリシリコン層（支持体層）
８を８層形戊ずる。この後、シリコンウエハ１の裏面側
からＶ溝５の底が露出するまで研磨すれば、第１図（ｆ
ｌに示ずＤＩ基板１０が完威する。As shown in Fig. 1(a), an oxide film (for example, thermal oxidation 1ii
ii) 2, and then, as shown in FIG.
``The oxide film mask 4 with a bright mark 4 should be carefully shaped. In other words, a narrow window 3' is formed between the usual groove-shaped windows 3 and 3 in the part of the separation island bottom that is to be raised. Subsequently, anisotropic etching is performed to form V-grooves 5, 5' for separation, as shown in FIG. 1(C). Same 1st
As shown in Figure (C), the width of the groove 5' is smaller than the width of the window 3, so that the width of the groove 5' is smaller than that of the VIV15. and,
The oxide mask 4 is removed once, and as shown in FIG. For example, the gun edge oxide film 7 is covered with an insulating oxide film (insulating layer) 7 by, for example, thermal oxidation.The gun edge oxide film 7 is, for example, a thermal oxide film. [As seen in el, a polysilicon layer (support layer) is placed on the insulating oxide film 7.
Cut 8 into 8 layers. After that, the silicon wafer 1 is polished from the back side until the bottom of the V-groove 5 is exposed, as shown in FIG.
The DI board 10 is fully utilized as shown in FIG.
このＤＩ基板１０は、ポリシリコンＮ（支持体層）８の
上に絶縁層７で電気的に分離された半導体（単結晶）分
離島１ｌ、１１′が設けられている。第１図（ｆ）にみ
るように、半導体分離島１１の底は全体が所定の深さと
なっており、一方、半導体分離島１１′の底は一部分が
所定の深さであるが他の部分はそれよりも浅くなってい
る。This DI substrate 10 has semiconductor (single crystal) isolation islands 1l, 11' electrically separated by an insulating layer 7 on a polysilicon N (support layer) 8. As shown in FIG. 1(f), the entire bottom of the semiconductor isolation island 11 has a predetermined depth, while a portion of the bottom of the semiconductor isolation island 11' has a predetermined depth, while other parts have a predetermined depth. is shallower than that.
９
１０
続いて、請求項２の半導体装置の実施例（請求項３の半
導体′！Ａ置の実施例でもある）を、製逍段階の様子か
ら説明する。9 10 Next, an embodiment of the semiconductor device according to claim 2 (also an embodiment of the semiconductor device according to claim 3) will be described from the manufacturing stage.
半導体基板として、第２図（ａ）にみるように、第１図
（ａｌ〜ｆｆｌの如くにして製造したＤＩ基板１０を用
いる。As a semiconductor substrate, as shown in FIG. 2(a), a DI substrate 10 manufactured as shown in FIG. 1 (al to ffl) is used.
そして、第２図（ｂｌにみるように、半導体分離品１ｌ
の表面にＰ領域２１を形成ずるとともに、半導体分離島
１１′の表面に二重拡散領域３１・・・を常法により形
戒する。各二重拡散領［３１はＰ領域３２とその表面に
形成されたＮ゛領域３３とからなる。Then, as shown in Figure 2 (bl), 1l of semiconductor separated products
At the same time, a double diffusion region 31 is formed on the surface of the semiconductor isolation island 11' by a conventional method. Each double diffusion region [31] consists of a P region 32 and an N′ region 33 formed on the surface thereof.
ついで、第２図（Ｃｌにみるように、絶縁層２５、電極
２６、２７やゲート電極３５、ソース電極３６およびド
レイン電極３７を設ければ、半導体装置が完或する。Next, as shown in FIG. 2 (Cl), an insulating layer 25, electrodes 26 and 27, a gate electrode 35, a source electrode 36, and a drain electrode 37 are provided to complete the semiconductor device.
完或した半導体装置では、半導体分離島１１にフォトダ
イオードＰＤが形威され、半導体分離島１１’に二重拡
散型電界効果トランジスタ（以下「トランジスタＦＴｊ
と言う）が形戊されている。フォトダイオードＰＤは図
示外でトランジスタＦＴのゲート電極３５に接続されて
おり、トランジスタＦＴはフォトダイオードＰＤにより
駆動される。フォトダイオードＰＤ自体は光信号により
動作させられるものであることはいうまでもない。In the completed semiconductor device, a photodiode PD is formed on the semiconductor isolation island 11, and a double diffused field effect transistor (hereinafter referred to as "transistor FTj") is formed on the semiconductor isolation island 11'.
) is taking shape. The photodiode PD is connected to the gate electrode 35 of the transistor FT (not shown), and the transistor FT is driven by the photodiode PD. It goes without saying that the photodiode PD itself is operated by an optical signal.
フォトダイオードＰＤは、Ｐ層２１、Ｎ− ｊｔｉ Ｃ
ｉ層〉２２およびＮ”Ｎ２３からなるＰｉＮ構造の素子
となっている。The photodiode PD has a P layer 21, N- jti C
The device has a PiN structure consisting of an i-layer>22 and N''N23.
一方、トランジスタＦＴは、出力電流制御部が複数の同
一のＭＩＳ構造の電流制御ユニットＵからなる。各電流
制御ユニットＵば、二重拡散領域３１およびゲート電極
３５で主として構威されており、Ｐ領域３２の表面部分
がチャネル用域ＣＨとなっていて、その上方に絶縁層を
介して設けられたゲート電極３５を備えることによりＭ
ＩＳ構造となっている。ゲー１一電極３５の電圧制御に
より、チャネルを開閉制御してソース電極３６とドレイ
ン電極３７の間を流れる出力電流（ソース・ドレイン間
電流）をコントロールするようになっ１ｌ
１２
ている。On the other hand, the output current control section of the transistor FT is composed of a plurality of current control units U having the same MIS structure. Each current control unit U is mainly composed of a double diffusion region 31 and a gate electrode 35, and the surface portion of the P region 32 is a channel region CH, and a channel region CH is provided above it with an insulating layer interposed therebetween. By providing the gate electrode 35 with
It has an IS structure. By controlling the voltage of the gate electrode 35, the opening and closing of the channel is controlled and the output current (source-drain current) flowing between the source electrode 36 and the drain electrode 37 is controlled.
ソース電極３６から半導体分離島１１′に流れ込む出力
電流は、分離島底部にある低抵抗のＮ゛層３４を通りド
レイン電極３７に達する。つまり、半導体分離島１１′
の底部を主出力電流通路が通っており、そのため、トラ
ンジスタＦＴを一種の縦型タイプとみることもできる。The output current flowing from the source electrode 36 into the semiconductor isolation island 11' reaches the drain electrode 37 through the low resistance N layer 34 at the bottom of the isolation island. In other words, the semiconductor isolation island 11'
The main output current path runs through the bottom of the transistor FT, so the transistor FT can be viewed as a type of vertical type.
一方、低抵抗のＮ’層３４は分離島の底が盛り上がって
いる分だけ表面に近づいており、主電流通路の長さ、そ
れも高抵抗のＮ−層での長さが短くなっているため、オ
ン抵抗が低い。On the other hand, the low-resistance N' layer 34 is closer to the surface by the raised bottom of the isolation island, and the length of the main current path, especially in the high-resistance N- layer, is shorter. Therefore, on-resistance is low.
なお、トランジスタＦＴでは、電流制御ユニットＵが分
離島底の盛り上がり部分のほぼ中間に《るように位置合
せされている。このトランジスタＦＴでは、このように
位置合せするのがオン抵抗を低くする上で最も有効であ
る。In the transistor FT, the current control unit U is positioned approximately in the middle of the raised portion of the isolation island bottom. In this transistor FT, alignment in this manner is most effective in reducing the on-resistance.
以上に述べたように、請求項１記載の絶縁層分離基板で
は、底全体が所定の深さとなっている分離島のほかに、
底の一部分は前記所定の深さとなっているが他の部分は
それよりも盛り上がって浅くなっている分離島の両方が
あるため、製造し易く、好適分離島深さの異なる複数種
類の半導体素子を同時に形成する場合にも、それぞれの
素子に十分な性能を持たセることかできる。As described above, in the insulating layer separation substrate according to claim 1, in addition to the separation island whose entire bottom has a predetermined depth,
Since there are both isolation islands where a part of the bottom has the predetermined depth and other parts are raised and shallower than that, it is easy to manufacture, and multiple types of semiconductor devices with different preferred isolation island depths are available. Even when both elements are formed at the same time, it is possible to ensure that each element has sufficient performance.
請求項２、３記載の発明の如く、底全体が所定の深さと
なっている分離島には光半導体素子を形威し、底の一部
分は前記所定の深さとなっているが他の部分はそれより
も盛り上がって浅くなっている分舗島に非光半導体素子
を形威ずれば、前者の光半導体素子の光感度は高くでき
ると同時に、後者の非光半導体素子のオン抵抗を低くで
きる。According to the invention as claimed in claims 2 and 3, an optical semiconductor element is formed on the isolation island whose entire bottom has a predetermined depth, and a part of the bottom has the predetermined depth while other parts have a predetermined depth. If a non-optical semiconductor element is placed on a shallower island that is more raised than that, the photosensitivity of the former optical semiconductor element can be increased, and at the same time, the on-resistance of the latter non-optical semiconductor element can be lowered.
請求項３記載の発明の如く、半導体制御素子の出力電流
制御部が複数の同一構造の電流制御ユニッ１−からなり
、これら電流制御ユニットが、分離島底の盛り上がり部
分に対して位置合せされていると、オン抵抗を一層低く
することができる。According to the invention as claimed in claim 3, the output current control section of the semiconductor control element is composed of a plurality of current control units 1- having the same structure, and these current control units are aligned with the raised part of the isolation island bottom. If it is, the on-resistance can be further lowered.
第１図＋ａ）〜（ｆ）は、請求項１の絶縁層分離基板の
一例を製造するときの様子を工程順に説明するた１３
１４
めの概略断面図、第２図（ａｌ〜（Ｃｌは、請求項２、
３の半導体装置の一例を製造するときの様子を工程順に
説明するための柵略断面図、第３図（ａｌ〜（ｆ）ば、
従来の砲縁層分離基板を製造するときの様子を工程順に
説明するための概１１１ＰＩ断面図、第４図は、従来の
半導体装置の概略断面図である。
６・・・絶縁屓 ８・・・ポリシリコンＮ（支持体層）
１１・・・底全体が所定の深さとなっている分離島１１
′・・・底の一部分は前記所定の深さとなっているが他
の部分はそれよりも盛り上がって浅くなっている分離島
ＰＤ・・・フォトダイオード（光半導体素子）ＦＴ・・
・１・ランジスタ（半導体制御素子）Ｕ・・・電流制御
ユニットFigures 1+a) to (f) are schematic cross-sectional views for explaining in order of steps how an example of an insulating layer separated substrate according to claim 1 is manufactured; , claim 2,
FIGS. 3A to 3F are schematic cross-sectional views for explaining the manufacturing process of an example of the semiconductor device No. 3 in the order of steps; FIGS.
FIG. 4 is a schematic cross-sectional view of a conventional semiconductor device. 6... Insulating layer 8... Polysilicon N (support layer)
11... Isolated island 11 whose entire bottom is at a predetermined depth
'...A part of the bottom has the predetermined depth, but the other part is raised and shallower than that. Isolation island PD...Photodiode (optical semiconductor element) FT...
・１・Transistor (semiconductor control element) U...Current control unit
Claims (1)
離島が複数設けられている絶縁層分離基板において、前
記複数の半導体分離島には、底全体が所定の深さとなっ
ている分離島のほかに、底の一部分は前記所定の深さと
なっているが他の部分はそれよりも盛り上がって浅くな
っている分離島があることを特徴とする絶縁層分離基板
。 ２ 支持体層上に絶縁層で電気的に分離された半導体分
離島が複数設けられている絶縁層分離基板を備え、光半
導体素子と非光半導体素子が異なる前記半導体分離島に
それぞれ形成されている半導体装置において、前記光半
導体素子のある半導体分離島は底全体が所定の深さとな
っており、前記非光半導体素子のある半導体分離島は、
その底の一部分は前記所定の深さとなっているとともに
他の部分はそれよりも盛り上がって浅くなっていて、前
記非光半導体素子の出力電流主通路がその半導体分離島
の底部を通るようになっていることを特徴とする半導体
装置。 ３ 非光半導体素子が半導体制御素子であって、同素子
の出力電流制御部が複数の同一構造の電流制御ユニット
からなり、これら電流制御ユニットが、分離島底の盛り
上がり部分に対して位置合せされている請求項２記載の
半導体装置。[Scope of Claims] 1. In an insulating layer separation substrate in which a plurality of semiconductor isolation islands electrically isolated by an insulating layer are provided on a support layer, the entire bottom of the plurality of semiconductor isolation islands has a predetermined shape. An insulating layer separation substrate characterized in that, in addition to isolation islands having a depth, there are isolation islands whose bottom part has the predetermined depth, but other parts are raised and shallower than that. . 2. An insulating layer separation substrate in which a plurality of semiconductor isolation islands electrically separated by an insulating layer are provided on a support layer, and an optical semiconductor element and a non-optical semiconductor element are respectively formed on different semiconductor isolation islands. In the semiconductor device in which the optical semiconductor element is located, the entire bottom of the semiconductor isolation island has a predetermined depth, and the semiconductor isolation island where the non-optical semiconductor element is located has a predetermined depth.
A part of the bottom has the predetermined depth, and the other part is raised and shallower than that, so that the main path of the output current of the non-optical semiconductor element passes through the bottom of the semiconductor isolation island. A semiconductor device characterized by: 3. The non-optical semiconductor element is a semiconductor control element, and the output current control section of the element is composed of a plurality of current control units having the same structure, and these current control units are aligned with the raised part of the isolation island bottom. 3. The semiconductor device according to claim 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161240A JP2514251B2 (en) | 1989-06-24 | 1989-06-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161240A JP2514251B2 (en) | 1989-06-24 | 1989-06-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327548A true JPH0327548A (en) | 1991-02-05 |
| JP2514251B2 JP2514251B2 (en) | 1996-07-10 |
Family
ID=15731311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161240A Expired - Lifetime JP2514251B2 (en) | 1989-06-24 | 1989-06-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514251B2 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115340A (en) * | 1979-02-26 | 1980-09-05 | Hitachi Ltd | Semiconductor device |
| JPS5627942A (en) * | 1979-08-15 | 1981-03-18 | Hitachi Ltd | Semiconductor device and its manufacturing method |
| JPS5910273A (en) * | 1982-06-30 | 1984-01-19 | Toshiba Corp | Integrated circuit device |
| JPH01169961A (en) * | 1987-12-24 | 1989-07-05 | Sharp Corp | Semiconductor device |
-
1989
- 1989-06-24 JP JP1161240A patent/JP2514251B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115340A (en) * | 1979-02-26 | 1980-09-05 | Hitachi Ltd | Semiconductor device |
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| JPH01169961A (en) * | 1987-12-24 | 1989-07-05 | Sharp Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2514251B2 (en) | 1996-07-10 |
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