KR100211948B1 - Fabrication method of power transistor on soi wafer - Google Patents
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Abstract
본 발명은 얇은 규소막을 갖는 SOI 기판을 사용하고 채널하부 전극을 가지는 SOI 기판을 이용한 전력소자 제조방법에 관한 것으로서, 종래기술에서 두꺼운 규소막을 갖는 SOI 기판을 사용함으로써 제어회로부와 동시에 집적화시에 제조공정과정에서 어려웠고, 또한 얇은 규소막을 갖는 SOI 기판위에 전력소자를 구현하더라도 채널하부 전극이 플로우팅 되는 구조를 갖게 되었던 문제점을 해결하기 위해 본 발명은 얇은 규소막을 갖는 SOI기판을 사용하면서도 채널하부 전극을 가짐으로써 기존의 얇은 규소막을 갖는 전력소자 구조에서 구현할 수 없는 IGBT의 전력소자 구조를 가질 수 있으므로, 더 높은 전압과 더 많은 전류를 흐르게 할 수 있고, 또한 제어회로부와 유사한 제조공정을 사용하여 전력소자부를 제조할 수 있으므로 smart power IC제작에도 활용할 수 가 있는 것이다.The present invention relates to a method of manufacturing a power device using an SOI substrate having a thin silicon film and an SOI substrate having a channel lower electrode. In the prior art, by using an SOI substrate having a thick silicon film, In order to solve the problem that the channel lower electrode has a floating structure even if a power device is implemented on an SOI substrate having a thin silicon film, the present invention has a channel lower electrode while using an SOI substrate having a thin silicon film It is possible to have a power device structure of an IGBT that can not be realized in a power device structure having a conventional thin silicon film, so that a higher voltage and more current can be flowed, and a power supply portion It can be used to make smart power IC Is that.
Description
제1(a)도 및 제1(b)도는 종래기술에 따른 각 예시도.Figures 1 (a) and 1 (b) show examples of prior art.
제2(a)도 내지 제2(m)도는 본 발명에 따른 SOI 기판을 사용한 전력소자의 제조공정들을 나타낸 단면도.2 (a) through 2 (m) are cross-sectional views illustrating the steps of manufacturing a power device using the SOI substrate according to the present invention.
제3도는 본 발명의 SOI 기판을 사용한 전력소자의 단면도.FIG. 3 is a cross-sectional view of a power device using the SOI substrate of the present invention. FIG.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
51 : 단결정규소기판 52,56,59 : 제1 내지 제3산화막51: single crystal silicon substrate 52, 56, 59: first to third oxide films
53 : 단결정규소박막 54 : 희생산화막53: single crystal silicon thin film 54: sacrificial oxide film
55 : 규소질화막 57 : 제1다결정규소막55: silicon nitride film 57: first polycrystalline silicon film
58 : 규소층 60,61,63 : 감광막58: Silicon layer 60, 61, 63:
62 : 제2다결정규소막(게이트 전극) 64 : 드레인 전극62: second polycrystalline silicon film (gate electrode) 64: drain electrode
65 : 소오스 전극65: source electrode
본 발명은 완전 공핍층을 갖는 제어회로부에 제작에 적합한 얇은 박막을 갖는 SOI 기판(Silicon-On-Insulator wafer)을 사용하여 높은 내압과 많은 전류를 흘릴 수 있는 전력소자 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a power device capable of flowing a high breakdown voltage and a large current by using an SOI substrate (Silicon-On-Insulator wafer) having a thin film suitable for fabrication in a control circuit portion having a complete depletion layer.
Smart Power IC는 제어회로부와 전력소자부를 하나의 기판 위에 집적화시킨 것으로서, 모터 등과 같은 전력기기 제어에 필요한 소자이다.Smart Power IC is a device integrating control circuit part and power part on a single board, and it is necessary element to control power device such as motor.
이러한 Smart Power Ic를 SOI 기판에서 구현하면 제어회로부의 고속동작과 전력소자의 고내압화를 동시에 추구할 수 있는 잇점이 있다.Implementing such a Smart Power IC on an SOI substrate has the advantage of simultaneously seeking high-speed operation of the control circuitry and high-voltage power device.
그러나 SOI 기판을 Smart Power IC를 제작할 경우 고속동작을 위한 제어회로부는 완전공핍층(fully depetion layer)을 가지게 하면서 고내압을 갖는 전력소자를 동시에 구현하기란 쉽지 않다. 왜냐하면, 완전공핍층을 갖는 제어회로부는 얇은 박막을 요구하고, 이에 반하여 전력소자부는 몸체접지를 위하여 두꺼운 박막을 요구하기 때문이다.However, when a Smart Power IC is fabricated on an SOI substrate, the control circuit for high-speed operation has a fully depletion layer, and it is not easy to implement a power device having a high breakdown voltage at the same time. This is because the control circuit portion having a complete depletion layer requires a thin film while the power terminal portion requires a thick film for grounding the body.
따라서, 종래의 선행특허[반도체 장치 및 그의 제조방법, 일본특허번호 J0653310, 92.1.11]는 제1(a)도에 도시된 바와 같이, 두꺼운 규소막을 갖는 SOI 기판을 사용하여 제작한 전력소자로서 트렌치(7) 측벽을 드레인 전극(D)으로 한 IGBT(Insulated Gate Bipolar Transitior)구조이다.Therefore, as shown in Fig. 1 (a), a conventional prior art (semiconductor device and its manufacturing method, Japanese Patent No. J0653310, 92.1.11) is a power device manufactured by using an SOI substrate having a thick silicon film And an IGBT (Insulated Gate Bipolar Transitior) structure in which the side wall of the trench 7 is used as the drain electrode D.
제1(a)도에서 미설명된 참조번호 1,2는 n+확산층, 3은 p 확산층, 4는 p+ 확산층, 5는 표면산화막, 9는 중간산화막의 두께부분, 10은 기판, 11은 상부 반도체 기판, 12는 중간산화막, 71은 실리콘 산화막, 72는 폴리실리콘을 각각 나타낸다.Reference numeral 1 and 2, reference numerals 1 and 2, reference numeral 1 and 2 denote an n + diffusion layer, reference numeral 3 denotes a p diffusion layer, reference numeral 4 denotes a p + diffusion layer, reference numeral 5 denotes a surface oxide film, reference numeral 9 denotes a thickness part of the intermediate oxide film, reference numeral 10 denotes a substrate, A substrate 12, an intermediate oxide film 12, a silicon oxide film 71, and polysilicon 72, respectively.
이 선행특허는 측벽 전면을 드레인 전극으로 이용하여 소자의 'on' 저항을 감소시킨 구조로서, 전력소자를 제조하는데 유용하나 제어회로부와 동시에 집적화는데는 제조공정과정에서 어려운 문제점이 있다.This prior art has a structure in which the 'on' resistance of the device is reduced by using the front surface of the side wall as a drain electrode, which is useful for manufacturing a power device, but it is difficult to integrate the device with the control circuit part.
다른 예의 선행특허[High voltage structure with oxide isolated source and resurf drift region in bulk silicon, 유럽특허 EP0562271 A1, 92.3.26]는 제1B도에 도시된 바와같이, 얇은 SOI 박막(즉 20a와 12를 포함한 박막, 여기서 참조번호 20a 및 20b는 산화물, 12는 기판)을 사용하고, 고농도의 드레인 영역(14)은 벌크-Si 기판(12)에 형성되고, 소오스(22b), 다결정 게이트(30) 및 저농도의 드레인 영역(16)은 lateral overgrowth법에 의해 형성된 SOI 규소막에 제작된 구조이다.As shown in FIG. 1B, a thin SOI thin film (that is, a thin film including the thin films 20a and 12, for example, , A reference numeral 20a and 20b denote an oxide and a reference numeral 12 denotes a substrate) and a heavily doped drain region 14 is formed in the bulk-Si substrate 12, and the source 22b, the polycrystalline gate 30, Drain region 16 is a structure fabricated on an SOI silicon film formed by a lateral overgrowth method.
제1(b)도에서 미설명된 참조번호 18은 확산접촉, 22b은 n+형 드레인 연락교, 28은 게이트 산화물, 32은 게이트 접촉, 34은 소스접촉, 36은 드레인 접촉, 40은 NMOS 트랜지스터를 각각 나타낸다.Reference numeral 18 denotes a diffusion contact, reference numeral 22b denotes an n + type drain contact bridge, reference numeral 28 denotes a gate oxide, reference numeral 32 denotes a gate contact, reference numeral 34 denotes a source contact, reference numeral 36 denotes a drain contact, reference numeral 40 denotes an NMOS transistor Respectively.
이러한 선행특허는 얇은 규소막을 갖는 SOI 위에 전력소자를 구현할 수 있지만 채널(26: p형 다결정실리콘층)하부 전극이 프로우팅(floating)되는 구조를 갖게 되는 문제점을 갖는다.This prior patent has a problem that a power device can be implemented on an SOI having a thin silicon film but a structure in which a channel (26: p-type polycrystalline silicon layer) lower electrode is floating is provided.
따라서, 본 발명은 상기 문제점을 해결하기 위해 얇은 규소막을 갖는 SOI 기판을 사용하면서도 채널하부 전극을 소오스와 연결시킨 IGBT형 전력소자로서, 더 높은 전압과 더 많은 전류를 흐르게 할 수 있도록 하는 SOI 기판을 사용한 전력소자 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide an IGBT-type power device in which a channel lower electrode is connected to a source while using an SOI substrate having a thin silicon film, and an SOI substrate And to provide a method of manufacturing a used power device.
상기 목적을 달성하기 위한 본 발명은, 단결정규소 기판위에 산소 이온을 주입한 후 열처리하여 제1산화막과 얇은 단결정규소박막을 갖는 SOI 기판을 형성하는 제1공정과, SOI 기판 위에 제3산화막이 둘러싸인 제1다결정규소막이 소오스 및 드레인을 형성하는 제2공정과, 상기 제1다결정규소막의 소오스 및 드레인에 각각 이온을 주입하여 얕은 접합을 형성하는 제3공정과, 이 공정 후 게이트 전극을 형성하기 위해 상기 제3산화막을 사이에 두고 반응성 이온 식각에 의해 제2다결정규소막을 형성하는 제4공정과, 상기 SOI 기판의 p형 영역을 통해 채널 하부의 전압을 안정시키면서 채널하부에 전압을 인가하기 위해 감광막을 마스크로 하여 p형 불순물 이온을 주입한 후 금속배선을 하는 제5공정으로 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a first step of implanting oxygen ions on a single crystal silicon substrate and then performing heat treatment to form an SOI substrate having a first oxide film and a thin single crystal silicon thin film; A second step of forming a source and a drain of the first polycrystalline silicon film, a third step of implanting ions into the source and drain of the first polycrystalline silicon film to form a shallow junction, A fourth step of forming a second polycrystalline silicon film by reactive ion etching with the third oxide film interposed therebetween; a fourth step of forming a second polycrystalline silicon film by reactive ion etching with the third oxide film interposed therebetween; And a fifth step of implanting p-type impurity ions with a metal wiring as a mask.
또한, 본 발명의 다른 특징은 전력소자부의 소오스/드레인 영역의 다결정규소막 위에 내화성 금속이나 실리사이드 등을 중착하여 저항을 감소시킬 수가 있다.Another feature of the present invention is that the resistance can be reduced by depositing a refractory metal or a silicide on the polycrystalline silicon film of the source / drain region of the power unit.
이와같은 본 발명은 향후 제어회로부와 전력소자부가 하나의 칩으로 제조되는 Smart power IC와 같은 소자를 제작할 때 매우 유용하게 사용될 수 있는 것이다.The present invention as described above can be very useful when a device such as a Smart power IC in which a control circuit part and a power source part are manufactured by a single chip is manufactured.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 의거해서 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2(a)도 내지 (m)은 본 발명의 실시예에 따른 얇은 규소막을 갖는 SOI 기판을 사용한 전력소자를 제조하는 공정 순서를 나타낸 것이다.2 (a) through 2 (m) illustrate a process sequence for manufacturing a power device using an SOI substrate having a thin silicon film according to an embodiment of the present invention.
제2(a)도는 규소막을 갖는 SOI 기판을 나타낸 것이다. 이 기판은 단결정규소기판(51) 위에 제1산화막(52)과 단결정규소박막(53)을 갖는다.Figure 2 (a) shows an SOI substrate with a silicon film. This substrate has a first oxide film 52 and a single crystal silicon thin film 53 on a single crystal silicon substrate 51.
이 단결정규소기판(51)은 p-형 불순물이 주입된 기판을 사용한다.This single crystal silicon substrate 51 uses a substrate into which p-type impurities are implanted.
이것을 제조하는 방법은 단결정규소기판(51)위에 고농도, 고에너지의 산소이온을 주입한 후 열처리하여 형성하거나, 산화막이 형성된 규소기판과 단결정규소기판을 서로 붙이고 한면을 식각하여 얇게 형성할 수 있다.The method for manufacturing the silicon oxide film 51 may be formed by injecting high-concentration and high-energy oxygen ions onto the single crystal silicon substrate 51 and then heat-treating the silicon substrate. Alternatively, one surface of the silicon substrate and the single crystal silicon substrate with the oxide film formed thereon may be etched by etching.
제2(b)도는 소오스/드레인 영역을 형성하기 위한 공정으로서, 상기 단결정규소박막(53)위에 희생산화막(54), 규소질화막(55) 및 제2산화막(56)이 증착된 기판 위에 소오스/드레인 영역 정의를 위한 패턴을 형성하고, 그 제2산화막(56)과 규소질화막(56)을 반응성 이온 에칭(RIE)에 의해 건식식각한 후 희생산화막(54)을 건식식각 혹은 습식식각으로 제거한다.A source / drain region is formed on the substrate on which the sacrificial oxide film 54, the silicon nitride film 55, and the second oxide film 56 are deposited on the single crystal silicon thin film 53, The second oxide film 56 and the silicon nitride film 56 are dry-etched by reactive ion etching (RIE), and then the sacrifice oxide film 54 is removed by dry etching or wet etching .
제2(c)도는 소오스/드레인 영역이 형성될 부분에 열려진 창을 다결정규소를 사용하여 매립한 것을 나타낸 것이다. 상기 제2(b)도 공정이 완료된 후 제1다결정규소막(57)을 저압 호학기상 증착(LPCVD)에 의해 증착한 것이다.FIG. 2 (c) shows a window opened at a portion where a source / drain region is to be formed is buried using polycrystalline silicon. After the step (b) is completed, the first polycrystalline silicon film 57 is deposited by low pressure chemical vapor deposition (LPCVD).
제2(d)도는 제2(c)도 공정이 완료된 기판위에 선택적 에피택셜법을 사용하여 규소층을 형성한 것이다. 소오스/드레인 영역이 형성될 부분에 열려진 창을 통하여 규소층(58)을 성장한 것이다.The second (d) and the second (c) are obtained by forming a silicon layer on the substrate on which the step is completed by selective epitaxial method. And a silicon layer 58 is grown through a window opened in a region where a source / drain region is to be formed.
제2(e)도는 제2(d)도에서 성장된 규소층(58)을 선택적 기판연마에 의해 제2산화막(56) 위에 증착된 제1다결정규소막(57)이나 규소층(58)을 제거한 공정이다.The silicon layer 58 grown in the second step (e) or the second silicon layer 58 deposited on the second oxide film 56 is selectively etched by selective substrate polishing to form the first polysilicon film 57 or the silicon layer 58 This is the removed process.
제2(f)도는 접합계면을 형성하기 위해 소오스/드레인 영역에 이온주입을 하는 공정이다.The second (f) is a step of implanting ions into the source / drain regions to form a junction interface.
이에따라 제2(g)도는 소오스/드레인 형성을 위해 이온을 주입한 후 제2산화막(56)을 제거한 상태를 나타낸 것이다.2 (g) shows a state in which the second oxide film 56 is removed after ions are implanted to form the source / drain.
이 제조공정은 희석된 불산용액에 의해 상기 제2산화막(56)을 습식식각하여 제거한다.In this manufacturing process, the second oxide film 56 is wet-etched by a diluted hydrofluoric acid solution.
이때, 습식식각을 사용함으로써 규소질화막(55)을 완전하게 남길 수 있다.At this time, by using the wet etching, the silicon nitride film 55 can be completely left.
이 규소질화막(56)은 제3산화막(59)을 성장시킬 때 보호막 작용을 하게 된다.The silicon nitride film 56 acts as a protective film when the third oxide film 59 is grown.
제2(h)도는 상기 제2(g)도의 공정이 완료된 후, 규소질화막(55)을 보호막으로 하여 기판은 산화막이 성장되지 않게 하면서 제1다결정규소막(57)이나 규소층(58)의 둘레에 제3산화막(59)을 성장시킨 것이다. 이 산화막(59)은 규소질화막(55) 식각시 보호막 작용과 이온 주입시 보호막 및 게이트 전극인 다결정규소막과의 절연막으로도 사용된다.The silicon nitride film 55 is used as a protective film and the substrate is etched while the first polycrystalline silicon film 57 or the silicon layer 58 is etched while the oxide film is not grown after the step of FIG. 2 (h) And the third oxide film 59 is grown on the periphery. This oxide film 59 is also used as an insulating film between the silicon nitride film 55 and the polycrystalline silicon film as a protective film and a gate electrode during the ion implantation.
다음으로 제3산화막(59)을 보호막으로서 규소질화막(55)을 반응성 이온 에칭(RIE)에 의해 식각한다.Next, the silicon nitride film 55 is etched by reactive ion etching (RIE) using the third oxide film 59 as a protective film.
제2(i)도는 낮은 농도의 드레인 영역의 확장을 위한 이온 주입을 하는 공정을 나타낸 것이다. 기판 위에 감광막(60)을 도포한 후 마스크를 사용하여 형상을 정의한 후 n-형(phosphorus, arsenic 등) 이온 주입을 한다.2 (i) shows a process for ion implantation for extension of a low concentration drain region. After the photoresist 60 is coated on the substrate, a shape is defined using a mask, and an n-type (phosphorus, arsenic, etc.) ion implantation is performed.
제2(j)도는 기판 내에 소자의 문턱전압 조절을 위한 p-형 불순물 이온의 주입을 나타낸 것이다. 기판 위에 감광막(61)을 도포한 후 마스크를 사용하여 형상을 정의한 후 p-형(boron, BF2등) 이온 주입을 한다. 위의 두 공정 제2도(i)도, 제2(j)도는 제2(a)도 이후에 적용하여도 무방하다.Figure 2 (j) shows the implantation of p-type impurity ions for adjusting the threshold voltage of the device in the substrate. After the photoresist film 61 is coated on the substrate, the shape is defined using a mask, and p-type (boron, BF 2, etc.) ion implantation is performed. The above two processes (i), (j) and (a) may also be applied to the second process (i) and the second process.
제2(k)도는 제2(j)도의 공정에서 불순물 이온을 주입한 후 불순물 분포 상태를 나타낸 것이다.2 (k) shows the impurity distribution after implanting impurity ions in the process of FIG. 2 (j).
제2(l)도는 게이트 전극으로 사용될 제2다결정규소막(62)을 증착한 후 게이트 전극을 형성한 것을 나타낸다. 즉, 반응성 이온 에칭 식각으로 제2다결정규소막(62)을 식각하였으므로 제3산화막(59)을 사이에 두고 소오스나 드레인 전극으로 사용될 다결정규소막(57) 혹은 규소층(58)을 둘러싸는 형태의 잔류물로 가지게 된다.2 (1) shows that a gate electrode is formed after the second polycrystalline silicon film 62 to be used as a gate electrode is deposited. That is, the second polycrystalline silicon film 62 is etched by reactive ion etching so that the polycrystalline silicon film 57 or the silicon layer 58 to be used as the source or drain electrode is surrounded by the third oxide film 59 As a result.
제2(m)도은 감광막(63)을 마스크로 하여 p-형 불순물 이온 주입을 나타낸 것이다. 이는 p-형 기판을 통하여 채널하부의 전압을 안정시키면서 채널하부에 전압을 인가할 수 있게 된다.2 (m) shows p-type impurity ion implantation using the photoresist film 63 as a mask. This makes it possible to apply a voltage to the lower part of the channel while stabilizing the voltage at the lower part of the channel through the p-type substrate.
이후의 공정은 일반적인 제조공정과 동일하다. 즉 제3도를 참조하여 설명하면, 제2(m)도 공정 후, 제3산화막(63)을 증착한 후 접촉홀을 정의하고 금속배선을 형성하여 드레인 전극(64) 및 소오스 전극(65)을 형성하는 것이다.The subsequent process is the same as the general process. Referring to FIG. 3, after forming the third oxide film 63, a contact hole is defined and a metal wiring is formed to form the drain electrode 64 and the source electrode 65, .
이와같이 완료된 본 발명의 전력소자는 불순물 분포가 제3도에 도시된 것처럼 소오스/드레인 영역의 경우는 다결정규소에 이온이 주입되어 기판 내로의 침투깊이가 작아 얕은 접합을 나타나게 된다.In the case of the source / drain region, as shown in FIG. 3, the impurity distribution of the power source of the present invention thus completed has a shallow junction because ions are implanted into the polycrystalline silicon and penetration depth into the substrate is small.
따라서, 전력소자부는 바닥전압을 인가할 수 있는 부분 공핍형 SOI 소자 구조가 형성되며, IGBT와 같은 전력소자 구조가 되어 높은 내압과 많은 전류를 흘릴수 있게 되는 것이다.Therefore, the power-source unit is formed with a partial depletion type SOI device structure capable of applying a bottom voltage, and becomes a power device structure like an IGBT, so that a high breakdown voltage and a large amount of current can flow.
또한, 본 발명은 전력소자부의 소오스/드레인 영역의 다결정규소층(57,58)위에 내화성 금속(refractory metal)이나 실리사이드 등을 증착하여 저항을 감소시키는 전력소자이다.In addition, the present invention is a power device for reducing resistance by depositing refractory metal or silicide on the polycrystalline silicon layers 57 and 58 of the source / drain region of the power unit.
이상과 같은 본 발명을 이용하여 제어회로부와 전력소자부가 하나의 칩으로 제조되는 Smart power IC와 같은 소자를 제작할 때 매우 유용하게 사용될 수 있는 것이다.Using the present invention as described above, the control circuit portion and the power source portion can be very useful when fabricating a device such as a Smart power IC, which is manufactured from a single chip.
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| KR1019960048012A KR100211948B1 (en) | 1996-10-24 | 1996-10-24 | Fabrication method of power transistor on soi wafer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100211948B1 (en) |
-
1996
- 1996-10-24 KR KR1019960048012A patent/KR100211948B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980028833A (en) | 1998-07-15 |
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