JPH03273334A

JPH03273334A - 乱数発生装置

Info

Publication number: JPH03273334A
Application number: JP2072738A
Authority: JP
Inventors: Hitoshi Inoue; 均井上
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-03-22
Filing date: 1990-03-22
Publication date: 1991-12-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はスクランブラの如くコンピユータラ有し、乱数
を必要とする機器に用いて好適な乱数発生装置に関する
。

〔発明の概要〕

本発明はスクランブラの如（、コンピュータを有し、乱
数を必要とする機器に用いて好適な乱数発生装置に関し
、発振器と、この発振器からの発振出力をカウントアツ
プするカウンタより成るカウント手段と、リフレッシュ
レジスタを有するマイクロプロセッサと、論理演算手段
とを具備し、マイクロプロセッサのリフレッシュレジス
タからのリフレッシュパルス出力とカウント手段のカウ
ント出力とを論理演算手段に入力し、論理演算手段より
擬似乱数信号を得る様にしてハードウェア構成の簡単な
ものを得ると共に種々のアルゴニズムを用いてより周期
の長い乱数を発生出来る様にしたものである。

（従来の技術）従来から最長線形符号系列（＋ｗａｘｉｍａｌ　１ｉｎ
ｅａｒｃｏｄｅｓ以下Ｍ系列と記す）は通信分野で多く
用いられている。Ｍ系列とはある長さのシフトレジスタ
又は遅延素子によって生成される符号系列のうちの最長
のものをいう。２値シフトレジスタ符号系列発生器につ
いて考えればｎをシフトレジスタの数とすると２’−１
ビツトがＭ系列の長さである。シフトレジスタ符号系列
発生器は第３図に示す様に何段かのシフトレジスタ（５
ａ）　（５ｂ）・・・・（５ｋ）・・・・（５，−、）
（５ｎ）と、その複数個の段の状態の論理的結合（６）
を初段のシフトレジスタの入力へ帰還する論理回路で構
成させることが出来る。最近ではスーパコンピュータを
用いて、３〜１００段をカスケードにしたＭ系列符号発
生器の期間結線法が作られており、７〜（２３６−１）
ビット長の任意の長さの系列を得ることが出来る様にな
されている。

例えば、符号長を２５５ビツトとするとシフトレジスタ
の段数は８段で、最長結線タップは〔Ｄ、。

Ｄ４．　Ｄｉ　Ｄｚ）　、ＣＤ−、Ｄ６．　ＤＳ、　Ｄ
ｉ）　、ＣＤｌｌ＋　Ｉ）６＋ＤＳ、Ｄ２）・・・・等
と成すことでＭ系列が得られ、これらＭ系列技法を用い
て例えば乱数発生装置等を作っている。

（発明が解決しようとする課題〕上述の如く、Ｍ系列を用いて乱数発生装置を得る場合に
はより周期の長いＭ系列符号出力を得るためにはシフト
レジスタの段数を１００段近くまで増加させなくてはな
らず、回路規模が大きくなって、基板のスペースファク
タが増大し、コストアップにつながる等の問題があった
。

本発明は畝上の問題点を解決するために成されたもので
、その目的とするところは簡単なＣＲ発振器とカウンタ
及びＺ８０系（サイログ社製）ＣＰＵのリフレッシュレ
ジスタを利用して簡単なハードウェアで乱数を得る様に
したものである。

〔課題を解決するための手段〕

本発明の乱数発生装置はその例が第１図及び第２図に示
されている様に、発振器（１ａ）と、この発振器（１ａ
）からの発振出力をカウントアツプするカウント（１ｂ
）より成るカウント手段（１）と、リフレッシュレジス
タ（４ａ）を有するマイクロプロセッサ（４）と、論理
演算手段（４ｂ）とを具備し、マイクロプロセッサ（４
）のリフレッシュレジスタ（４ａ）からのリフレッシュ
パルス出力とカウント手段（１）のカウント出力とを論
理／Ｊｉ算手段（４ｂ）に入力し、論理演算手段（４ｂ
）より擬イ以乱数信号を得る様にして成るものである。

〔作用］本発明の乱数発生装置によればカウント手段（１）のカ
ウント出力をビット入替したパルス出力と２８０系ＣＰ
Ｕが有するリフレッシュレジスタの出力を排他的論理和
回路に供給して、擬似乱数を得る様にしているので、Ｃ
ＰＵを有する機器で必要な乱数をＣＲ発振器とカウンタ
を付加するだけの簡単なハードウェアを構成させること
で得ることが出来る。

〔実施例〕

以下、本発明の乱数発生装置の一実施例を第１図及び第
２図により説明する。

第１図は本例の全体的な系統図、第２図は乱数発生を示
すプロセス図であり、同図に於いて、発振器（１ａ）は
カスケード接続されたインバータ（７４０４）ＩＮＶＩ
〜ＩＮＶ３と抵抗器ＲＩＬ１．：＋７デンサＣＩより構
成され、抵抗器Ｒ，Ｒ２とコンデンサＣ１の定数で発振
周期が決定される。発振器（ｌａ）の発振出力はＩＣ構
成のカウンタ（７４３９３）　（ｌｂ）のクロック端子
（ＩｃＫ）に供給される。カウンタ（１ｂ）ではクロッ
ク端子（ＩＣＫ）に供給される発振出力をカウントアツ
プして、カウンタ（１ｂ）の例えば８本の出力端子（Ｉ
ＯＡ）　（ＩＱＢ）　（ＩＯＣ）　（ＩＱＤ）　（２Ｑ
Ａ）　（２ＱＢ）　（２ＱＣ）　（２ＱＤ）に出力され
る。発振器（１ａ）が発振をしている限りはカウンタの
出力端子には０．Ｌ２・・・・２５４，２５５．帆１．
２・・・・とサイクリングに出力する。

この様に発振器（Ｉａ）とカウンタ（ｌｂ）で構成され
たカウント手段（１）のカウント出力をパラレル１１０
（以下ＰＩＯと記す）（２）の入力側に供給するに際し
て、例えば、第２図に示す様にカウンタ（１ｂ）のＤ０
〜Ｄ７の各ピントデータをＰＩＯの入力端子に図の様に
結線にしてＤ２．Ｄ、、Ｄ、、Ｄ、、Ｄ３Ｄ４．Ｄ、、
Ｄ、　となる様なビット入替を行なう。勿論この様な入
替えは結線を適宜選択して適当に行なうことが出来る。

ＰＩＯ（２）とＣＰ　ＩＪ　（４）はアドレス・データ
・コントロールハス（３）で接続されている。この様に
ＰＩＯ（２）にビット入替されて入力されたビットデー
タをＣＰ　Ｕ　（４）がその値をランダムに読み込む。

一方８０系のＣＰＵ（４）のりフレッシュレジスタ（４
ａ）のりフレンシュパルスｌビット毎に排他的論理和回
路（４ｂ）で演算し、その演算結果を擬似的な乱数とし
て出力する。このリフレッシュレジスタ（４ａ）は、リ
セット信号で零になり、フェッチサイクル毎に１ずつ増
加してリフレッシュ用のアドレスを指定するものでＣＰ
　Ｕ　（４）とは非同期でカウントアツプされる。又排
他的論理和回路（４ｂ）はＣＰ　Ｕ　（４）でソフトウ
ェアで実行してもよいし、ハード的に構成される様にし
てもよい。

本例は畝上の様にカウンタ手段（１）からの出力データ
をビット入替することで換字され、その後ＣＰＵ（４）
内のカウンタとは非同期のりフレッシュレジスタ（４ａ
）と排他的論理和演算する様にしているのでハードウェ
アの規模はＣＲ発振器（１ａ）とカウンタ（１ｂ）のみ
で済み更に、ＣＰ　Ｕ（４）内のソフトウェアによって
種々のアルゴニズム（転字等）を用いればより周期の長
い擬似乱数を発生することか出来るものが簡単に得られ
る。

尚、本発明は畝上の実施例に限定されることなく、本発
明の要旨を逸脱しない範囲で種々変更し得ることは明ら
かである。

〔発明の効果］本発明の乱数発生装置によれば、ハードウェア規模の小
さな構成で擬似乱数が得られ、周期の長い擬似乱数もソ
フトウェアの変更で容易に得られる。

【図面の簡単な説明】

第１図は本発明の乱数発生装置の一実施例を示す系統図
、第２図は本発明の乱数発生装置の乱数発生プロセスを
示す図、第３図は従来のＭ系列符号発生器の系統図であ
る。（１ａ）は発振器、（１ｂ）はカウンタ、（１）はカウ
ント手段、（２）はＰＩＯｌ（３）はバス、（４）はＣ
ＰｔＪ、（４ａ）はリフレッシュレジスタ、（４ｂ）は
排他的論理和回路である。

Claims

【特許請求の範囲】発振器と、該発振器からの発振出力をカウントアップす
るカウンタより成るカウント手段と、リフレッシュレジ
スタを有するマイクロプロセッサと、論理演算手段とを具備し、上記マイクロプロセッサのリフレッシュレジスタからの
リフレッシュパルス出力と上記カウント手段のカウント
出力とを上記論理演算手段に入力し、該論理演算手段よ
り擬似乱数信号を得る様にして成ることを特徴とする乱
数発生装置。