JPH03269758A - マルチプロセッサ上における並列実行方式 - Google Patents
マルチプロセッサ上における並列実行方式Info
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- JPH03269758A JPH03269758A JP2070613A JP7061390A JPH03269758A JP H03269758 A JPH03269758 A JP H03269758A JP 2070613 A JP2070613 A JP 2070613A JP 7061390 A JP7061390 A JP 7061390A JP H03269758 A JPH03269758 A JP H03269758A
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- 238000000034 method Methods 0.000 claims description 10
- 230000006870 function Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 2
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- 238000010586 diagram Methods 0.000 description 1
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- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マルチプロセンサ上で手続き型言語を並列実行する並列
実行方式に関し、 マルチプロセンサ上で各ＰＥに同じアセンブルコードを
ロードしていずれか１つのＰＥがマスタＰＥ、他がスレ
ーブＰＥとなってマスタフラグ、スレーブフラグを操作
して同期を取ると共にスレーブＰＥのプログラムカウン
タに所定のアドレスをロードして並列実行し、手続き型
言語をマルチプロセンサ上で効率良く並列実行させるこ
とを目的とし、 バスを介して相互に接続した複数のＰＥ（プロセンサ）
と、これらＰＥからバスを介してアセクス可能であって
、マスタフラグ、スレーブフラグを設けた共有メモリと
を備え、複数のＰＥに手続き型言語をアセンブルした同
一のアセンブルコードをそれぞれロードし、アセンブル
コードの実行を開始してマスタＰＥと判明した当該マス
タＰＥがマスタフラグをＯＮおよび並列動作させるスレ
ーブＰＥに対応するスレーブフラグのビットをＯＮにし
て実行指示を与え、一方、アセンブルコードの実行を開
始してスレーブＰＥと判明した各スレーブＰＥがプログ
ラムカウンタに実行する先のアドレスをそれぞれロード
して並列実行し、その結果を共有メモリに格納すると共
にスレーブフラグの自スレーブＰＥに対応するピントを
ＯＦＦにし、全てのスレーブフラグについてＯＦＦとな
ったことを検出したマスタＰＥが共有メモリから各スレ
ーブＰＥの実行した結果を取り出した後、あるいは必要
に応じて更にマスタＰＥ内で処理を行った後にマスタフ
ラグをＯＦＦにするように構成する。
実行方式に関し、 マルチプロセンサ上で各ＰＥに同じアセンブルコードを
ロードしていずれか１つのＰＥがマスタＰＥ、他がスレ
ーブＰＥとなってマスタフラグ、スレーブフラグを操作
して同期を取ると共にスレーブＰＥのプログラムカウン
タに所定のアドレスをロードして並列実行し、手続き型
言語をマルチプロセンサ上で効率良く並列実行させるこ
とを目的とし、 バスを介して相互に接続した複数のＰＥ（プロセンサ）
と、これらＰＥからバスを介してアセクス可能であって
、マスタフラグ、スレーブフラグを設けた共有メモリと
を備え、複数のＰＥに手続き型言語をアセンブルした同
一のアセンブルコードをそれぞれロードし、アセンブル
コードの実行を開始してマスタＰＥと判明した当該マス
タＰＥがマスタフラグをＯＮおよび並列動作させるスレ
ーブＰＥに対応するスレーブフラグのビットをＯＮにし
て実行指示を与え、一方、アセンブルコードの実行を開
始してスレーブＰＥと判明した各スレーブＰＥがプログ
ラムカウンタに実行する先のアドレスをそれぞれロード
して並列実行し、その結果を共有メモリに格納すると共
にスレーブフラグの自スレーブＰＥに対応するピントを
ＯＦＦにし、全てのスレーブフラグについてＯＦＦとな
ったことを検出したマスタＰＥが共有メモリから各スレ
ーブＰＥの実行した結果を取り出した後、あるいは必要
に応じて更にマスタＰＥ内で処理を行った後にマスタフ
ラグをＯＦＦにするように構成する。
本発明は、マルチプロセッサ上で手続き型言語を並列実
行する並列実行方式に関するものである。
行する並列実行方式に関するものである。
近年、マイクロプロセンサが安価に入手し得るようにな
り、密結合マルチプロセッサ型の並列計算機が作られる
ようになってきた。このような並列計算機上で効率良く
動く言語の必要性が高まっている。
り、密結合マルチプロセッサ型の並列計算機が作られる
ようになってきた。このような並列計算機上で効率良く
動く言語の必要性が高まっている。
従来、Ｃ言語のような手続き型言語を逐次型の計算機で
実行する場合、例えば ａ（ｂ（ｘ）、ｃ（ｘ）、ｄ（ｘ）） ・” ” ”
・・・・（１）の関数を実行する場合、これは、第４図
に示すようなアセンブルコードに展開して実行している
。
実行する場合、例えば ａ（ｂ（ｘ）、ｃ（ｘ）、ｄ（ｘ）） ・” ” ”
・・・・（１）の関数を実行する場合、これは、第４図
に示すようなアセンブルコードに展開して実行している
。
第４図０ニスタツクにＸをブツシュし、ライブラリを呼
出しくｃａ １１ ）てｂ（に）の実行を依頼し、その
結果をスタックに格納してもらってこれを取り出してレ
ジスタｒ１にセーブする。
出しくｃａ １１ ）てｂ（に）の実行を依頼し、その
結果をスタックに格納してもらってこれを取り出してレ
ジスタｒ１にセーブする。
０：同様に、Ｃ（Ｘ）の結果をレジスタｒ２にセーブす
る。
る。
０：同様に、ｄ （ｘ）の結果をレジ′スタｒ３にセー
ブする。
ブする。
０：レジスタｒ３、ｒ２、ｒｌの値をスタックに順次ブ
ツシュし、ライブラリを呼出しくｃａｌｌ）て式（１）
の実行を依頼し、その結果をスタックに格納してもらっ
てこれを取り出してレジスタｒ１などにセーブする。
ツシュし、ライブラリを呼出しくｃａｌｌ）て式（１）
の実行を依頼し、その結果をスタックに格納してもらっ
てこれを取り出してレジスタｒ１などにセーブする。
従来の手続き型言語は、上述した第４図に示すように、
■でｂ（ｘ）、◎でｃ（ｘ）、＠でｄ（Ｘ） 、Ｏで０
、＠、＠の値をもとにａ （ｂ （ｘ）ｃ （ｘ）
ｄ （ｘ））を求めるというように逐次実行していた
ため、高速に実行し得ないという問題がある。これを解
決するために、０、＠、＠の実行をマルチプロセッサ上
で並列に実行することが望まれている。
■でｂ（ｘ）、◎でｃ（ｘ）、＠でｄ（Ｘ） 、Ｏで０
、＠、＠の値をもとにａ （ｂ （ｘ）ｃ （ｘ）
ｄ （ｘ））を求めるというように逐次実行していた
ため、高速に実行し得ないという問題がある。これを解
決するために、０、＠、＠の実行をマルチプロセッサ上
で並列に実行することが望まれている。
本発明は、マルチプロセッサ上で各ＰＥに同しアセンブ
ルコードをロードしていずれか１つのＰＥがマスタＰＥ
、他がスレーブＰＥとなってマスタフラグ、スレーブフ
ラグを操作して同期を取ると共ＧスレーブＰＥのプログ
ラムカウンタに所定のアドレスをロードして並列実行し
、手続き型言語をマルチプロセッサ上で効率良く並列実
行させることを目的としている。
ルコードをロードしていずれか１つのＰＥがマスタＰＥ
、他がスレーブＰＥとなってマスタフラグ、スレーブフ
ラグを操作して同期を取ると共ＧスレーブＰＥのプログ
ラムカウンタに所定のアドレスをロードして並列実行し
、手続き型言語をマルチプロセッサ上で効率良く並列実
行させることを目的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、ＰＥ（プロセッサ）は、バスを介して
相互に接続したプロセンサであって、１つがマスタＰＥ
、他がスレーブＰＥである。
相互に接続したプロセンサであって、１つがマスタＰＥ
、他がスレーブＰＥである。
共有メモリ２は、各ＰＥからバスを介してアセクス可能
であって、マスタフラグ２−１、スレーブフラグ２−２
などを設けたメモリである。
であって、マスタフラグ２−１、スレーブフラグ２−２
などを設けたメモリである。
本発明は、第１図に示すように、複数のＰＥに手続き型
言語をアセンブルした同一のアセンブルコードをそれぞ
れロードし、アセンブルコードの実行を開始してマスタ
ＰＥと判明した当該マスタＰＥがマスタフラグ２−１を
ＯＮおよび並列動作させるスレーブＰＥに対応するスレ
ーブフラグ２−２のビットをＯＮにして実行指示を与え
、一方、アセンブルコードの実行を開始してスレーブＰ
Ｅと判明した各スレーブＰＥがプログラムカウンタに実
行する先のアドレスをそれぞれロードして並列実行し、
その結果を共有メモリ２に格納すると共にスレーブフラ
グ２−２の自スレーブＰＥに対応するビットをＯＦＦに
し、全てのスレーブフラグ２−２についてＯＦＦとなっ
たことを検出したマスタＰＥが共有メモリ２から各スレ
ーブＰＲの実行した結果を取り出した後、あるいは必要
に応じて更にマスタＰＥ内で処理を行った後にマスタフ
ラグ２−１をＯＦＦにするようにしている。
言語をアセンブルした同一のアセンブルコードをそれぞ
れロードし、アセンブルコードの実行を開始してマスタ
ＰＥと判明した当該マスタＰＥがマスタフラグ２−１を
ＯＮおよび並列動作させるスレーブＰＥに対応するスレ
ーブフラグ２−２のビットをＯＮにして実行指示を与え
、一方、アセンブルコードの実行を開始してスレーブＰ
Ｅと判明した各スレーブＰＥがプログラムカウンタに実
行する先のアドレスをそれぞれロードして並列実行し、
その結果を共有メモリ２に格納すると共にスレーブフラ
グ２−２の自スレーブＰＥに対応するビットをＯＦＦに
し、全てのスレーブフラグ２−２についてＯＦＦとなっ
たことを検出したマスタＰＥが共有メモリ２から各スレ
ーブＰＲの実行した結果を取り出した後、あるいは必要
に応じて更にマスタＰＥ内で処理を行った後にマスタフ
ラグ２−１をＯＦＦにするようにしている。
従って、マルチプロセッサ上で各ＰＥに同しアセンブル
コードをロードしていずれか１つのＰＥがマスタＰＥ１
他がスレーブＰＥとなってマスタフラグ２−１、スレー
ブフラグ２−２を操作して同期を取ると共にスレーブＰ
Ｅのプログラムカウンタに所定のアドレスをロードして
並列実行することにより、手続き型言語をマルチプロセ
ッサ上で効率良く並列実行させることが可能となる。
コードをロードしていずれか１つのＰＥがマスタＰＥ１
他がスレーブＰＥとなってマスタフラグ２−１、スレー
ブフラグ２−２を操作して同期を取ると共にスレーブＰ
Ｅのプログラムカウンタに所定のアドレスをロードして
並列実行することにより、手続き型言語をマルチプロセ
ッサ上で効率良く並列実行させることが可能となる。
次に、第１図から第３図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。
成および動作を順次詳細に説明する。
第１図において、ＰＥ（プロセッサ）は、バスを介して
相互に接続したプロセッサであって、任意の１つをマス
タＰＥ、他をスレーブＰＲとしたものである。各ＰＥに
は、手続き型言語をアセンブルした同一のアセンブルコ
ードをロードして実行するようにしている。この際、１
つのＰＥ例えば番号０の左端のＰＥをマスタＰＥとし、
他のＰＥをスレーブＰＥと定める（第３図＠参照）マス
タＰＥは、同一のアセンブルコード中の自己宛のアセン
ブルコードを実行し、マスタフラグ２−１をＯＮにして
全てのスレーブＰＥの起動指示を行うスレーブ起動指示
部３、並列処理を実行させるスレーブＰＥに対応するス
レーブフラグ２−２のピントをＯＮに設定および処理す
る元となるデータを付与する実行指示／データ供与部４
、および関数の実行を行う関数実行部５から構成されて
いる。
相互に接続したプロセッサであって、任意の１つをマス
タＰＥ、他をスレーブＰＲとしたものである。各ＰＥに
は、手続き型言語をアセンブルした同一のアセンブルコ
ードをロードして実行するようにしている。この際、１
つのＰＥ例えば番号０の左端のＰＥをマスタＰＥとし、
他のＰＥをスレーブＰＥと定める（第３図＠参照）マス
タＰＥは、同一のアセンブルコード中の自己宛のアセン
ブルコードを実行し、マスタフラグ２−１をＯＮにして
全てのスレーブＰＥの起動指示を行うスレーブ起動指示
部３、並列処理を実行させるスレーブＰＥに対応するス
レーブフラグ２−２のピントをＯＮに設定および処理す
る元となるデータを付与する実行指示／データ供与部４
、および関数の実行を行う関数実行部５から構成されて
いる。
スレーブＰＥは、同一のアセンブルコード中の自己宛の
アセンブルコードを実行し、マスタＰＥがスレーブフラ
グ２−２を設定したときに実行開始する実行開始部６、
および関数の実行を行う関数実行部５から構成されてい
る。尚、スレーブＰＥは、後述する第３図［相］により
、スレーブＰＥに付与されたｐｅ ｉｄに対応するアド
レス（ｎｅｘｔから取り出したアドレスに、ｐｅ ｉ
ｄを４倍したアドレスを加算したアドレス）をプログラ
ムカウンタｐｃにロードして例えば第３図アセンブルコ
ードのＬｌあるいはＬ２などから実行開始するようにし
ている。
アセンブルコードを実行し、マスタＰＥがスレーブフラ
グ２−２を設定したときに実行開始する実行開始部６、
および関数の実行を行う関数実行部５から構成されてい
る。尚、スレーブＰＥは、後述する第３図［相］により
、スレーブＰＥに付与されたｐｅ ｉｄに対応するアド
レス（ｎｅｘｔから取り出したアドレスに、ｐｅ ｉ
ｄを４倍したアドレスを加算したアドレス）をプログラ
ムカウンタｐｃにロードして例えば第３図アセンブルコ
ードのＬｌあるいはＬ２などから実行開始するようにし
ている。
共有メモリ２は、マスタＰＥ、スレーブＰＥがバスを介
してアクセスし得るメモリであって、マスタＰＥの状態
を表すマスタフラグ２−１、スレーブＰＥの状態を表す
スレーブフラグ２−２、スレーブＰＥが同一のアセンブ
ルコードのうちのいずれの位置（アドレス）から実行開
始を行うかの情報をマスタＰＥが設定などする領域ｎｅ
ｘｔ、スレーブＰＥが実行した結果を設定する領域ａ１
、ａ２などから構成されている。
してアクセスし得るメモリであって、マスタＰＥの状態
を表すマスタフラグ２−１、スレーブＰＥの状態を表す
スレーブフラグ２−２、スレーブＰＥが同一のアセンブ
ルコードのうちのいずれの位置（アドレス）から実行開
始を行うかの情報をマスタＰＥが設定などする領域ｎｅ
ｘｔ、スレーブＰＥが実行した結果を設定する領域ａ１
、ａ２などから構成されている。
次に、第２図フローチャートに示す順序に従い、第３図
アセンブルコードを用い、第１図構成の動作を具体的に
説明する。この第３図アセンブルコードは、 ａ （ｂ （ｘ） ｃ （ｘ） ｄ （ｘ
））−−−−、（２）の値を計算するときのものである
。ここで、ｂ（Ｘ）をスレーブＰ Ｅ （１１、ｃ （
ｘ）をスレーブＰＥ（２）、ｄ （ｘ）をマスタＰＥが
それぞれ並列に計賞し、更にマスタＰＥがこれら３つか
ら式（２）に示す値ａを計算するときのものである。
アセンブルコードを用い、第１図構成の動作を具体的に
説明する。この第３図アセンブルコードは、 ａ （ｂ （ｘ） ｃ （ｘ） ｄ （ｘ
））−−−−、（２）の値を計算するときのものである
。ここで、ｂ（Ｘ）をスレーブＰ Ｅ （１１、ｃ （
ｘ）をスレーブＰＥ（２）、ｄ （ｘ）をマスタＰＥが
それぞれ並列に計賞し、更にマスタＰＥがこれら３つか
ら式（２）に示す値ａを計算するときのものである。
第３図において、■は、スピンアドレス（Ｌｌｌ）をｎ
ｅｘｔにロードする。これは、第３図０に示すように、
スピンアドレスであるＬｌｌのアドレスをレジスタｒｌ
にロードし、このレジスタｒ１の［（Ｌｌｌのアドレス
）を共有メモリ２中のｎｅｘｔにロードする。
ｅｘｔにロードする。これは、第３図０に示すように、
スピンアドレスであるＬｌｌのアドレスをレジスタｒｌ
にロードし、このレジスタｒ１の［（Ｌｌｌのアドレス
）を共有メモリ２中のｎｅｘｔにロードする。
■は、マスタＰＥか否かを判別する。これは、第３図に
示す同一のアセンブルコードを実行しているＰＥがマス
タＰＥか否かを判別する。ＹＥＳの場合、即ちマスタＰ
Ｅの場合には、■ないし■の処理を実行する。Ｎｏの場
合、即ちスレーブＰＥの場合には、■ないし■の処理を
回るように実行する。具体的に説明すると、第３図Ｏに
示すように、ｐｓ ｉｄが０ （マスタＰＥに与えて
いる）のときにマスタＰＥと判明したので、Ｌ１２にジ
ャンプし、これ以降の処理を実行する。ｐｅｉｄが０以
外のときにスレーブＰＥであると判明したので、ａ続す
るＬｌｌを実行する。
示す同一のアセンブルコードを実行しているＰＥがマス
タＰＥか否かを判別する。ＹＥＳの場合、即ちマスタＰ
Ｅの場合には、■ないし■の処理を実行する。Ｎｏの場
合、即ちスレーブＰＥの場合には、■ないし■の処理を
回るように実行する。具体的に説明すると、第３図Ｏに
示すように、ｐｓ ｉｄが０ （マスタＰＥに与えて
いる）のときにマスタＰＥと判明したので、Ｌ１２にジ
ャンプし、これ以降の処理を実行する。ｐｅｉｄが０以
外のときにスレーブＰＥであると判明したので、ａ続す
るＬｌｌを実行する。
■は、マスタフラグ２−１をＯＮ、スレーブフラグ２−
２をセント、ｎｅｘｔにジャンプ先のアドレス（ＪＭｐ
ＴＡＢ）をロードする。これは、第３図０に示すよ
うに、マスタフラグ２−１をＯＮ、スレーブＰＥｆｌｌ
、Ｐ Ｅ ［２）を並列動作させるように該当するピン
トを１にした値０ｂ０１１００００をスレーブフラグ２
−２にセント（下線部がスレーブＰ Ｅ （１）、ＰＥ
（２＋に対応する）、ＪＭＰ ＴＡＢのアドレスを共
有メモリのｎｅｘｔにロードする。
２をセント、ｎｅｘｔにジャンプ先のアドレス（ＪＭｐ
ＴＡＢ）をロードする。これは、第３図０に示すよ
うに、マスタフラグ２−１をＯＮ、スレーブＰＥｆｌｌ
、Ｐ Ｅ ［２）を並列動作させるように該当するピン
トを１にした値０ｂ０１１００００をスレーブフラグ２
−２にセント（下線部がスレーブＰ Ｅ （１）、ＰＥ
（２＋に対応する）、ＪＭＰ ＴＡＢのアドレスを共
有メモリのｎｅｘｔにロードする。
■は、関数を実行する。これは、第３図［株］に示すよ
うに、Ｘをスタックにブツシュし、ライブラリ呼出しを
行って計算してもらった結果ｄ （ｘ）をスタックから
ポツプしてレジスタｒ２にロードすると共にスタックに
このｆｔＬｄ （Ｘ）をブツシュしておく。
うに、Ｘをスタックにブツシュし、ライブラリ呼出しを
行って計算してもらった結果ｄ （ｘ）をスタックから
ポツプしてレジスタｒ２にロードすると共にスタックに
このｆｔＬｄ （Ｘ）をブツシュしておく。
■は、スレーブフラグ２−２がＯＮ（スレーブＰＥが関
数を実行中を表す）か否かを判別する。
数を実行中を表す）か否かを判別する。
ＹＥＳの場合に、待機する。Ｎｏの場合（全てのスレー
ブＰＥが関数の実行を終了した場合）には、■を行う、
これは、第３図［相］に示すように、スレーブフラグ２
−２が全て０ （零）でないときはＬＯｌに戻ってルー
プして待機し、一方、全て０（零）のときに次の［相］
を実行する。
ブＰＥが関数の実行を終了した場合）には、■を行う、
これは、第３図［相］に示すように、スレーブフラグ２
−２が全て０ （零）でないときはＬＯｌに戻ってルー
プして待機し、一方、全て０（零）のときに次の［相］
を実行する。
■は、関数実行する。これは、■Ｎｏで、全てのスレー
ブＰＥの関数実行が終了してその結果が共有メモリ２上
にロードされたことが判明したので（１！に述するＬｌ
、Ｌ２の実行により、スレーブＰＲ（１１、（２）がｂ
（ｘ） 、ｃ （ｘ）を求めて共有メモリ２上のａｌ
、ａ２にそれぞれロードしたことが判明したので）、ａ
２の値（ｃ（ｘ））、ａｌの値＜ｂ （Ｘ） ）を順次
スタックにブツシュし、ライブラリ呼出しを行って計算
してもらった結果ａ Ｃ式（２）の値）をスタックから
ポツプしてレジスタｒ３、ｒ２、ｒｌにロードする。
ブＰＥの関数実行が終了してその結果が共有メモリ２上
にロードされたことが判明したので（１！に述するＬｌ
、Ｌ２の実行により、スレーブＰＲ（１１、（２）がｂ
（ｘ） 、ｃ （ｘ）を求めて共有メモリ２上のａｌ
、ａ２にそれぞれロードしたことが判明したので）、ａ
２の値（ｃ（ｘ））、ａｌの値＜ｂ （Ｘ） ）を順次
スタックにブツシュし、ライブラリ呼出しを行って計算
してもらった結果ａ Ｃ式（２）の値）をスタックから
ポツプしてレジスタｒ３、ｒ２、ｒｌにロードする。
■は、マスタフラグ２−１をＯＦＦにする。これは、第
３図０でＰＥＡＳＥ２にジャンプし、このＰＥＡＳＥ２
の［相］でマスタフラグ２−２に０（零、０ＦＦ）に設
定する。これにより、式（２）の関数を実行する一連の
処理を終了する。
３図０でＰＥＡＳＥ２にジャンプし、このＰＥＡＳＥ２
の［相］でマスタフラグ２−２に０（零、０ＦＦ）に設
定する。これにより、式（２）の関数を実行する一連の
処理を終了する。
次に、スレーブＰＥの処理を■ないし■の順序で具体的
に説明する。
に説明する。
第２図において、■は、■Ｎｏで、自己のＰＥがスレー
ブＰＥと判明したので（第３図０でＰＥ１ｄがＯ（零）
でないと判明、スレーブＰＥのｉｄには０ （零）以外
の値を予め与えておく）、マスタフラグ２−１がＯＦＦ
か否かを判別する。
ブＰＥと判明したので（第３図０でＰＥ１ｄがＯ（零）
でないと判明、スレーブＰＥのｉｄには０ （零）以外
の値を予め与えておく）、マスタフラグ２−１がＯＦＦ
か否かを判別する。
ＹＥＳの場合には、待機する（第３図０でループする）
、ＮＯの場合には、■を行う、具体的に言えば、このＮ
Ｏの場合、即ち第３図■でマスタフラグ２−１が０ （
零）でないときに、■を実行し、ｎｅＸｔに格納されて
いるアドレスをレジスタｒ１にロードし、これにｐｅ
ｉｄを４倍したアドレスを加算し、この加算後のアド
レスをｐｃ（プログラムカウンタ）にロードし、スレー
ブＰＥ［ｌ）ならばＬｌから実行を開始し、スレーブＰ
Ｅ （２）ならばＬ２から実行を開始する。
、ＮＯの場合には、■を行う、具体的に言えば、このＮ
Ｏの場合、即ち第３図■でマスタフラグ２−１が０ （
零）でないときに、■を実行し、ｎｅＸｔに格納されて
いるアドレスをレジスタｒ１にロードし、これにｐｅ
ｉｄを４倍したアドレスを加算し、この加算後のアド
レスをｐｃ（プログラムカウンタ）にロードし、スレー
ブＰＥ［ｌ）ならばＬｌから実行を開始し、スレーブＰ
Ｅ （２）ならばＬ２から実行を開始する。
■は、関数実行する。これは、上述したように、スレー
ブＰＥ（１１ならばＬＬから関数実行を開始し、スレー
ブＰ Ｉ （２１ならばＬ２から関数実行を開始する。
ブＰＥ（１１ならばＬＬから関数実行を開始し、スレー
ブＰ Ｉ （２１ならばＬ２から関数実行を開始する。
これら両者は同時並列に関数実行を開始する。
即ち、スレーブＰＥ（１１はＬｌで、第３図＠に示すよ
うに、Ｘをスタックにブツシュし、ライブラリ呼出しを
行って計算してもらった結果ｂ （ｘ）をスタックから
ポンプして共有メモリ２上の３１にロードする。同様に
、スレーブＰ Ｅ （２］はＬ２で、第３図＠°に示す
ように、Ｘをスタックにブツシュし、ライブラリ呼出し
を行って計算してもらった結果ｃ （ｘ）をスタックか
らポンプして共有メモリ２上のａ２にロードする。
うに、Ｘをスタックにブツシュし、ライブラリ呼出しを
行って計算してもらった結果ｂ （ｘ）をスタックから
ポンプして共有メモリ２上の３１にロードする。同様に
、スレーブＰ Ｅ （２］はＬ２で、第３図＠°に示す
ように、Ｘをスタックにブツシュし、ライブラリ呼出し
を行って計算してもらった結果ｃ （ｘ）をスタックか
らポンプして共有メモリ２上のａ２にロードする。
［株］は、スレーブフラグ２−２の対応するビットをＯ
ＦＦにする。これは、第３図［相］、［相］°に示すよ
うに、スレーブフラグ２−２をロックし、図示値をスレ
ーブフラグ２−２の全体に対してａｎｄ演算して該当す
るピントをＯ（零、０ＦＦ）に設定し、ロックを解除す
る。
ＦＦにする。これは、第３図［相］、［相］°に示すよ
うに、スレーブフラグ２−２をロックし、図示値をスレ
ーブフラグ２−２の全体に対してａｎｄ演算して該当す
るピントをＯ（零、０ＦＦ）に設定し、ロックを解除す
る。
■は、マスタフラグがＯＦＦか否かを判別するＹＥＳの
場合には、■に進み、次の実行開始指示に備える。Ｎｏ
の場合には、待機する。これは、第３図［株］、■°で
ＮＥＸＴにジャンプし、このＮＥＸＴの［株］でマスタ
フラグ２−１が０でないときにループして待機し、一方
、０のときに■でＬｌｌにジャンプする。そして、第３
図０でループして次の実行指示を待機する。
場合には、■に進み、次の実行開始指示に備える。Ｎｏ
の場合には、待機する。これは、第３図［株］、■°で
ＮＥＸＴにジャンプし、このＮＥＸＴの［株］でマスタ
フラグ２−１が０でないときにループして待機し、一方
、０のときに■でＬｌｌにジャンプする。そして、第３
図０でループして次の実行指示を待機する。
以上のように、第３図に示すような同一のアセンブルコ
ードを全てのＰＥにそれぞれａ−ｒしておき、ｐｅ
１ｄ＝Ｑを付与したＰＥがマスタＰＥとなり、他のＰＥ
がスレーブＰＥとなり、共有メモリ２上に設けたマスタ
フラグ２−１、スレーブフラグ２−２を操作およびスレ
ーブＰＥのｐｃ（プログラムカウンタ）の値を操作して
並列に関数の実行を行うことにより、マルチプロセッサ
上で関数を効率良好に並列処理することが可能となる。
ードを全てのＰＥにそれぞれａ−ｒしておき、ｐｅ
１ｄ＝Ｑを付与したＰＥがマスタＰＥとなり、他のＰＥ
がスレーブＰＥとなり、共有メモリ２上に設けたマスタ
フラグ２−１、スレーブフラグ２−２を操作およびスレ
ーブＰＥのｐｃ（プログラムカウンタ）の値を操作して
並列に関数の実行を行うことにより、マルチプロセッサ
上で関数を効率良好に並列処理することが可能となる。
第３図は、本発明の詳細な説明図を示す、これは、式（
２）の関数を実行するアセンブルコード例を示す、この
アセンブルコードを全てのＰＥにそれぞれロードし、実
行段階でｐｅ １ｄｘＱを付与したＰＥがマスタＰＥ
、それ以外がスレーブＰＥとなり、更に＠に示すように
、スレーブＰＥに対してそれぞれ所定のアドレスをｐｃ
（プログラムカウンタ）にロードし、ここではスレーブ
Ｐ Ｅ （１１にＬｌから、スレーブＰ Ｒ（２１にＬ
２から同時並列に実行開始させるようにしている。詳細
は、第２図のときに説明したので省略する。
２）の関数を実行するアセンブルコード例を示す、この
アセンブルコードを全てのＰＥにそれぞれロードし、実
行段階でｐｅ １ｄｘＱを付与したＰＥがマスタＰＥ
、それ以外がスレーブＰＥとなり、更に＠に示すように
、スレーブＰＥに対してそれぞれ所定のアドレスをｐｃ
（プログラムカウンタ）にロードし、ここではスレーブ
Ｐ Ｅ （１１にＬｌから、スレーブＰ Ｒ（２１にＬ
２から同時並列に実行開始させるようにしている。詳細
は、第２図のときに説明したので省略する。
の具体例説明図、第４図は従来方式の説明図を示す。
図中、ＰＥはプロセッサ、２は共有メモリ、２１はマス
タフラグ、２−２はスレーブフラグを表す。
タフラグ、２−２はスレーブフラグを表す。
以上説明したように、本発明によれば、マルチプロセッ
サ上で各ＰＥに同じアセンブルコードをロードしていず
れか１つのＰＥがマスタＰＥ、他がスレーブＰＥとなっ
てマスタフラグ２−１、スレーブフラグ２−２を操作し
て同期を取ると共にスレーブＰＥのプログラムカウンタ
に所定のアドレスをロードして並列実行する構成を採用
しているため、手続き型言語をマルチプロセンサ上で効
率良く並列実行させることができる。
サ上で各ＰＥに同じアセンブルコードをロードしていず
れか１つのＰＥがマスタＰＥ、他がスレーブＰＥとなっ
てマスタフラグ２−１、スレーブフラグ２−２を操作し
て同期を取ると共にスレーブＰＥのプログラムカウンタ
に所定のアドレスをロードして並列実行する構成を採用
しているため、手続き型言語をマルチプロセンサ上で効
率良く並列実行させることができる。
Claims (1)
- 【特許請求の範囲】 マルチプロセッサ上で手続き型言語を並列実行する並列
実行方式において、 バスを介して相互に接続した複数のＰＥ（プロセッサ）
と、 これらＰＥからバスを介してアセクス可能であって、マ
スタフラグ（２−１）、スレーブフラグ（２−２）を設
けた共有メモリ（２）とを備え、 複数のＰＥに手続き型言語をアセンブルした同一のアセ
ンブルコードをそれぞれロードし、アセンブルコードの
実行を開始してマスタＰＥと判明した当該マスタＰＥが
マスタフラグ（２−１）をＯＮおよび並列動作させるス
レーブＰＥに対応するスレーブフラグ（２−２）のビッ
トをＯＮにして実行指示を与え、一方、アセンブルコー
ドの実行を開始してスレーブＰＥと判明した各スレーブ
ＰＥがプログラムカウンタに実行する先のアドレスをそ
れぞれロードして並列実行し、その結果を共有メモリ（
２）に格納すると共にスレーブフラグ（２−２）の自ス
レーブＰＥに対応するビットをＯＦＦにし、全てのスレ
ーブフラグ（２−２）についてＯＦＦとなったことを検
出したマスタＰＥが共有メモリ（２）から各スレーブＰ
Ｅの実行した結果を取り出した後、あるいは必要に応じ
て更にマスタＰＥ内で処理を行った後にマスタフラグ（
２−１）をＯＦＦにするように構成したことを特徴とす
るマルチプロセッサ上における並列実行方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070613A JPH03269758A (ja) | 1990-03-20 | 1990-03-20 | マルチプロセッサ上における並列実行方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070613A JPH03269758A (ja) | 1990-03-20 | 1990-03-20 | マルチプロセッサ上における並列実行方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03269758A true JPH03269758A (ja) | 1991-12-02 |
Family
ID=13436625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070613A Pending JPH03269758A (ja) | 1990-03-20 | 1990-03-20 | マルチプロセッサ上における並列実行方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03269758A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642506A (en) * | 1994-12-14 | 1997-06-24 | International Business Machines Corporation | Method and apparatus for initializing a multiprocessor system |
| JP5163128B2 (ja) * | 2006-01-31 | 2013-03-13 | 富士通株式会社 | 共有メモリ型マルチプロセッサにおける手続の呼び出し方法、手続の呼び出しプログラム、記録媒体、およびマルチプロセッサ |
-
1990
- 1990-03-20 JP JP2070613A patent/JPH03269758A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642506A (en) * | 1994-12-14 | 1997-06-24 | International Business Machines Corporation | Method and apparatus for initializing a multiprocessor system |
| US5867702A (en) * | 1994-12-14 | 1999-02-02 | International Business Machines Corporation | Method and apparatus for initializing a multiprocessor system |
| JP5163128B2 (ja) * | 2006-01-31 | 2013-03-13 | 富士通株式会社 | 共有メモリ型マルチプロセッサにおける手続の呼び出し方法、手続の呼び出しプログラム、記録媒体、およびマルチプロセッサ |
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