JPH03269593A - 楽音発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電子楽器などに適用される楽音発生装置に
関し、詳しくは発生する楽音を特徴づける種々のパラメ
ータを記憶するパラメータ記憶装置を階層化し、パラメ
ータの書換え回数の削減および高速な書換えを可能とす
る楽音発生装置に関する。

［従来技術］ 従来、電子楽器においては各チャンネルごとのパラメー
タを記憶する複数のレジスタ（パラメータ記憶手段）に
対し種々のパラメータ値を書込み、これらのパラメータ
にしたがった音色で楽音を発生していた。例えば、電子
楽器のＦＭ音源などでは、所定の楽音発生チャンネルに
おいて所望の音色で発音しようとする場合、楽音形成手
段の内部のキャリアオペレータやモジュレータオペレー
タに周波数ナンバ（Ｆナンバ）などの楽音発生用パラメ
ータを与えるため所定のチャンネルのレジスタにパラメ
ータ値（音色データなど）を書込むことが必要であった
。

［発明が解決しようとする課題ｊ このような従来のパラメータ記憶手段を有する楽音発生
装置においては、各発音チャンネルごとに全音色データ
分のレジスタが用意されている。

そのため、各チャンネルの音色を切換えるときには、チ
ャンネルごとに記憶している１組の全音色データを書換
える必要があった。したがって、書換えの処理が中央処
理装！（ＣＰＵ）の負担となり、音色の切換えに要する
時間も多くなってしまうという問題点があった。

この発明は、上述の従来形における問題点に鑑み、電子
楽器などに用いる楽音発生装置において、ＣＰＵの負担
を軽減し、あるいは短時間で音色の変更ができる楽音形
成装置を提供することを目的とする。

［課題を解決するための手段］ 上記の目的を達成するため、この発明に係る楽音発生装
置は、発生すべき楽音を特徴づける種々のパラメータの
うち第１のパラメータのグループを発音チャンネルごと
に記憶する第１のパラメータ記憶手段と、この第１のパ
ラメータ記憶手段に記憶された指示情報に基づいて、選
択的に読み出すことの可能な第２のパラメータのグルー
プを記憶する第２のパラメータ記憶手段と、これらの第
１のパラメータ記憶手段と第２のパラメータ記憶手段と
から読み出されたパラメータを入力し、該パラメータの
指定に基づいて楽音を形成する楽音形成手段とを具備す
ることを特徴とする。

［作　用コ このような構成によれば、パラメータ記憶手段が第１の
パラメータ記憶手段と第２のパラメータ記憶手段とに階
層化され、第１のパラメータ記憶手段に記憶されている
指示情報に基づいて第２のパラメータ記憶手段をアクセ
スすることができる。

したがって、この指示情報を書換えることで簡単に第２
のパラメータ記憶手段の記憶パラメータを変更して読み
出すことができる。

［実施例］ 以下、図面を用いてこの発明の詳細な説明する。

第１図は、この発明の一実施例に係る楽音発生装置を適
用した電子鍵盤楽器の概略構成を示すブロック図である
。

この図において、鍵盤２の押鍵により発生した押鱒デー
タはインターフェース３を介してマイコン４に人力し、
所定の処理の後、楽音発生装置（音源）１のインターフ
ェース１１に入力する。

同様に、各種のパネルスイッチなどの操作子５の操作に
より発生した操作データはインターフェース６を介して
マイコン４に人力し、所定の処理の後、音源１のインタ
ーフェース１１に人力する。

音源１は、インターフェース１１、ラッチ１２゜１３、
微分回路１４、クロック発生器１５、チャンネルレジス
タ部（第１のパラメータ記憶手段）１６、ボイスレジス
タ部（第２のパラメータ記憶手段）１７、および楽音発
生ブロック（楽音形成手段）１８を具備している。

音色データなどのパラメータは、マイコン４からアドレ
スおよびデータに分けてインターフェース１１へと入力
する。

このアドレスは、チャンネルレジスタ部１６あるいはボ
イスレジスタ部１７の内部にあるレジスタのどの記憶位
置にデータを書込むかを示すアドレスである。このアド
レスは、後述するようにチャンネルおよびスロットを特
定する情報である。

このチャンネルおよびスロット特定情報は、データとし
て書込み信号ＷＲの出力のタイミングでラッチ１３にラ
ッチされ、チャンネルレジスタ部１６またはボイスレジ
スタ部１７に転送される。

レジスタ内アドレスに相当するチャンネルおよびスロッ
ト特定情報の転送の直後に、レジスタに実際に書込むパ
ラメータデータの転送を行う。このパラメータデータは
書込み信号ＷＲの出力の立上がりタイミングでラッチ１
３に記憶される。

方、レジスタを特定するレジスタアドレスは書込み信号
ＷＲの出力の立上がりタイミングでラッチ１２にラッチ
される。ラッチされたレジスタアドレスＲＡＤは、ラッ
チ１２からチャンネルレジスタ部１６あるいはボイスレ
ジスタ部１７に入力する。そして、ラッチ１３に記憶さ
れたパラメータデータＷＲＤはチャンネルレジスタ部１
６あるいはボイスレジスタ部１７に入力し、書込み信号
パルスＷＲＰの出力タイミングでチャンネルレジスタ部
１６あるいはボイスレジスタ部１７の内部にある指定さ
れたレジスタの指定された記憶位置へ記憶される。

書込み信号ＷＲは、微分回路１４を経て適当なタイミン
グの書込み信号パルスＷＲＰとして各レジスタ部へと出
力される。

クロック発生器１５は、レジスタなどの書込みおよび読
出しのタイミングなどを規定するクロック信号を出力す
る。クロック発生器１５は、具体的には第６図に示すパ
ルス信号φ○〜φ６．φＳ１〜φＳ４を発生する。φＯ
〜φ６は、φ０を２０　ビット、φ１を２１　ビット、
φ２を２２　ビット、・・・・・・、φ６を２６ビツト
の桁とした７ビツトデータを順次カウントアツプしてい
った際の各桁の値を出力する。このうちφ１〜φ６のパ
ルス信号は、レジスタへの書込みおよび読出しの際に使
用する。なお、この実施例の装置は１６個の時分割発音
チャンネルを有しており各チャンネルは４個のオペレー
タに対応した４つのタイムスロットから構成されている
。各オペレータを特定してパラメータを書込むにはチャ
ンネルおよびオペレータを特定する必要がある。そこで
、この実施例の装置では、上位４ビツトのφ６〜φ３を
チャンネルを特定するチャンネルカウンタとして使用し
、下位２ビツトのφ２．φ１をオペレータを特定するス
ロットカウンタとして使用している。さらに、各スロッ
トのタイミングを現すスロット信号φＳ１〜φＳ４を出
力する。

チャンネルレジスタ部１６はチャンネルごとのパラメー
タデータを記憶する複数のレジスタを備えている。この
レジスタに記憶されるチャンネルごとのパラメータとし
ては、例えば周波数ナンバ（Ｆナンバ）、イニシャルフ
ェーズ、楽音信号にビブラートをかけるための低周波発
振器ＬＦＯの深さ、アフタタッチの幾つかの検出値を補
間してアフタタッチを滑らかに作用させるためのタッチ
ＥＧ（エンベロープジェネレータ）データ、イニシャル
タッチを利かせるためチャンネルごとに作用させるアタ
ックレートやピークレベルなどがある。さらに、チャン
ネルレジスタには、ボイスレジスタ部１７に記憶するボ
イスごとのパラメータデータを特定するためのボイスナ
ンバが記憶されるようになっている。

ボイスレジスタ部１７は、ボイスごとのパラメータデー
タを記憶するための複数のレジスタを備えている。この
ボイスレジスタに記憶するデータは、例えば各ボイス毎
の音色を特定するような楽音合成演算のアルゴリズムを
指示するデータや、各オペレータのＥＧのレベル、レー
トのデータ、ＬＦＯのデータ、アタックピッチのデータ
などがある。この実施例では、チャンネルレジスタは１
６チヤンネル分のデータを記憶できるようになっており
、音色を決めるパラメータデータが入っているボイスレ
ジスタは８音色分のパラメータデータが記憶できるよう
になっている。

チャンネルレジスタに記憶されているボイスナンバによ
り指定されたボイスレジスタの音色データが楽音発生ブ
ロック１８に転送される。楽音発生ブロック１８から出
力される楽音信号（デジタル値）は、デジタル／アナロ
グ変換器７を介してサウンドシステム８に入力し、楽音
として発生される。

第２図は、この実施例の電子楽器のチャンネルレジスタ
部１６の詳細なブロック回路図である。

第３図は、この電子楽器の微分回路１４の詳細なブロッ
ク回路図である。第５図は、ボイスレジスタ部１７の構
成を示すブロック回路図である。

第２図を参照して、チャンネルレジスタ部１６は、レジ
スタアドレスＲＡＤを入力してデコードするアドレスデ
コーダ２１，２２．２３を具備する。２４，２５．２６
はそれぞれアドレスデコーダ２１，２２．２３のデコー
ド信号と書込み信号パルスＷＲＰとの論理積をとるＡＮ
Ｄ回路である。

ＡＮＤ回路２４の出力は、チャンネルおよびスロット指
示ラッチ２７に対し、書込み指示信号として入力する。

この実施例の音源は、４つのオペレータを種々のアルゴ
リズムで組合わせて１ボイスを形成するタイプのもので
ある。したがって、各オペレータに対してパラメータを
与えるため、チャンネルごとに４つのオペレータに対応
する４つの時間タイミング（スロット）を有している。

したがって、書込むパラメータのレジスタ内での位置は
チャンネルおよびスロットによって特定される。ラッチ
２７は、パラメータデータを記憶すべき位置であるチャ
ンネルおよびスロットの指示データをう・ノチする。ラ
ッチ２７の出力は６ビツトである。チャンネル数は１６
個であるからチャンネルを特定する情報は４ビツト、ス
ロットは４個であるからスロットを特定する情報は２ビ
ツト必要であり、ラッチ２７の出力６ビツトのうち上位
４ビツトをチャンネル情報、下位２ビツトをスロット情
報としている。

セレクタ２８は、スロット信号φｓ４のタイミングにし
たがって、ラッチ２７のデータかまたはカウンタφ６〜
φ１のデータを選択して出力する。

２９．３１．３３はチャンネルごとのパラメータデータ
を格納するチャンネルレジスタである。

チャンネルレジスタには、チャンネル内の４つのオペレ
ータすべてについて共通のパラメータデータを格納する
タイプのレジスタと、チャンネルの各オペレータごとに
異なるパラメータを格納するタイプのレジスタとの、２
つのタイプがある。

２９はチャンネルの全オペレータに共通のパラメータ（
例えば、音高を示すＦナンバ、該チャンネルの音色を示
すボイスナンバなど）を格納するレジスタである。レジ
スタ２９はチャンネル数分（１６個）のパラメータデー
タを記憶する記憶エリアを有するレジスタである。レジ
スタ２つにはＡＮＤ回路２５から出力される書込み信号
が入力している。セレクタ２８からはラッチ２７に記憶
された６ビツトのデータ（上位４ビツトがチャンネルを
特定し、下位２ビツトがスロットを特定する）が出力さ
れるが、レジスタ２９ではチャンネルが特定されれば良
いから、セレクタ２８の６ビツトの出力のうち上位４ビ
ツトのみを入力している。さらに、レジスタ２９には書
込むべきパラメータデータのＷＲＤが入力する。

レジスタ３１．３３はチャンネル内の各オペレータごと
に持つパラメータ（例えば、オペレータ毎のアタックレ
ート、ピークレベルなど）を記憶するタイプのレジスタ
である。レジスタ３１および３３は並列構造を有してお
り、偶数アドレスのデータはレジスタ３１に、奇数アド
レスのデータはレジスタ３３に、それぞれ書込まれる。

インバータ３６およびＡＮＤ回路３７．３８はこのレジ
スタ３１．３３の並列構造を実現する。すなわち、セレ
クタ２８から出力される６ビツトのチャンネルおよびス
ロットを特定するデータは、その下位１ビツトがインバ
ータ３６を介してＡＮＤ回路３７に人力している。この
下位１ビツトはＡＮＤ回路３８にも人力している。

ＡＮＤ回路３７．３８はＡＮＤ回路２６の出力信号（書
込み指示信号）を入力する。ＡＮＤ回路３７の出力はレ
ジスタ３１への書込み信号として入力し、ＡＮＤ回路３
８の出力信号はレジスタ３３への書込み信号として入力
する。したがって、セレクタ２８から出力される６ビツ
トのチャンネルおよびスロット特定データのうち下位１
ビツトが“０”である場合にレジスタ３１が書込まれ、
この下位１ビツトが１”であるときにレジスタ３３への
書込みが行われる。レジスタ３１．３３へは書込みデー
タＷＲＤが入力している。

このようにレジスタ３１とレジスタ３３とは並列構造と
なっているので、これらのレジスタ３１゜３３に対する
アドレスデータは、上位５ビツトのみを使用すれば良い
。すなわち、レジスタ３１゜３３にはセレクタ２８から
上位５ビツトが人力するようになっている。

レジスタ２９のパラメータデータを読み出すためにラッ
チ３０が設けられている。また、レジスタ３１．３３の
パラメータを読み出すためラッチ３２．３４がそれぞれ
設けられている。ラッチ３０．３２．３４はカウント信
号φ１に基づいてそれぞれのレジスタから読み出される
パラメータを記憶する。レジスタ２９からはラッチ３０
を介してチャンネルごとのパラメータ例えばＦナンバあ
るいはボイスナンバなどが出力される。

セレクタ３５はラッチ３２．３４を介してレジスタ３１
．３３から出力されるパラメータデータを選択して出力
するためのセレクタである。セレクタ３５はカウンタφ
１の値に応じてラッチ３２あるいは３４の記憶値を出力
する。このパラメータは例えばアタックレートあるいは
ピークレベルなどである。

書込みパルスＷＲＰは、後述するように、スロット信号
φＳ４に同期している。また、セレクタ２８がラッチ２
７のチャンネルおよびスロットの指示データを選択して
出力するのはスロット信号φＳ４のタイミングである。

すなわち、第２図の回路図において、各レジスタ２９，
３１．３３への書込みはスロット信号φＳ４のタイミン
グで行われる。

次に、第２図のチャンネルレジスタ部１６における書込
み動作について詳しく説明する。

まず、書込みを行うチャンネルおよびスロットを特定す
るデータ（アドレス情報）をラッチ２７に記憶させる。

このために、レジスタアドレスＲＡＤにラッチ２７を指
示するレジスタアドレスを出力し、書込みデータＷＲＤ
にチャンネル（上位４ビツト）およびスロット（下位２
ビツト）のデータを出力する。そして、スロット信号φ
Ｓ４に同期した書込みパルスＷＲＰを出力する。これに
より、ラッチ２７は書込みパルスＷＲＰのタイミングで
書込みデータＷＲＤすなわちチャンネルおよびスロット
を特定するデータを記憶する。

次に、書込むべきパラメータデータを書込みデータＷＲ
Ｄとして出力し、レジスタアドレスＲＡＤは書込みを行
うレジスタを指示するデータを出力する。そして、スロ
ット信号φＳ４に同期した書込みパルスＷＲＰを出力す
る。

これにより、例えばチャンネルごとのパラメータを格納
するレジスタ２つへの書込みであれば、まずスロット信
号φＳ４のタイミングで、ラッチ２７に記憶されたチャ
ンネルおよびスロットを特定する６ビツトのアドレス情
報がセレクタ２８から出力される。レジスタ２９にはＡ
ＮＤ回路２５から書込み指示信号が入力されると共に、
セレクタ２８からの出力のうち上位４ビツトすなわちチ
ャンネルデータが入力される。したがって、ここで指示
されたチャンネル位置に書込みデータＷＲＤすなわちパ
ラメータデータが書込まれる。

一方、並列構造のレジスタ３１．３３への書込みの場合
は、まず上記と同様にして、ラッチ２７にチャンネルお
よびスロットを特定するデータを記憶させる。次に、書
込むべきパラメータデータを書込みデータＷＲＤとして
出力し、レジスタアドレスＲＡＤは書込みを行うレジス
タ３１．３３を指示するデータを出力する。そして、ス
ロット信号φＳ４に同期した書込みパルスＷＲＰを出力
する。

これにより、スロット信号φＳ４のタイミングで、ラッ
チ２７に記憶されたチャンネルおよびスロットを特定す
る６ビツトのアドレス情報がセレクタ２８から出力され
る。セレクタ２８から出力される６ビツトのアドレス情
報の下位１ビツトが“Ｏ″であるときは、ＡＮＤ回路３
７からレジスタ３１に書込み指示信号が入力される。ま
た、セレクタ２８から出力される６ビツトのアドレス情
報の下位１ビツトが“１２であるときは、ＡＮＤ回路３
８からレジスタ３３に書込み指示信号が入力される。レ
ジスタ３１．３３にはセレクタ２８からの出力のうち上
位５ビツトが入力される。以上より、ここで指示された
記憶位置に書込みデータＷＲＤすなわちパラメータデー
タが書込まれる。

次に、第３図を参照して、微分回路１４による書込みパ
ルスＷＲＰの発生につき説明する。

第３図において、書込み信号ＷＲは、フリップ・フロッ
プ回路４３のＳ端子に入力すると共に、インバータ４１
に人力する。インバータ４１の出力は、ＡＮＤ回路４２
に人力する。ＡＮＤ回路４２の出力は、フリップ・フロ
ップ回路４３のＲ端子に接続されている。フリップ・フ
ロップ回路４３の出力はデイレイ回路４４に入力し、デ
イレイ回路４４の出力はラッチ４５に入力する。このラ
ッチ４５は、スロット信号φＳ２のタイミングで入力デ
ータをラッチする。ラッチ４５の出力は、ＡＮＤ回路４
２に入力すると共に、デイレイ回路４６に入力する。デ
イレイ回路４６の出力は、デイレイ回路４７およびイン
バータ４８に入力する。

デイレイ回路４７およびインバータ４８の出力は、ＡＮ
Ｄ回路４９に入力する。ＡＮＤ回路４つはその出力とし
て書込みパルスＷＲＰを発生する。

第４図（ａ）は、書込み信号ＷＲの立上がり時のタイミ
ングチャートを示す。既に述べた通り書込み信号ＷＲの
立上がりは第１図のラッチ１２゜１３がぞれぞれレジス
タアドレスとデータをラッチするタイミングである。■
はデイレイ回路４４の出力でラッチ４５の人力の位置の
信号を示す。

■はラッチ４５の出力でデイレイ回路４６の人力の位置
の信号を示す。結果として、書込み信号ＷＲの立上がり
時には、書込みパルスＷＲＰはパルスを発生しない。

第４図（ｂ）は、書込み信号ＷＲの立下がり時のタイミ
ングチャートを示す。結果として、書込み信号ＷＲの立
下がり時には、書込みパルスＷＲＰが発生する。

以上のように、微分回路１４はスロット信号φＳ４のタ
イミングで書込みパルスＷＲＰを発生させる。

次に、第２図を参照して、チャンネルレジスタ部１６か
らのパラメータデータの読出しについて詳しく説明する
。

スロット信号φＳ４以外のスロットのタイミングにおい
て、セレクタ２８はチャンネルカウンタφ６〜φ３（上
位４ビツト）およびスロットカウンタφ２．φ１（下位
２ビツト）を出力する。これが読出しのアドレスとなり
、レジスタ２９，３１．３３が読み出される。レジスタ
から読み出されたパラメータデータはスロット信号φＳ
ｌ、　　φＳ３のタイミングで、ラッチ３０，３２．３
４より読み出され、スロットカウントφ１の立上がりの
タイミングでラッチ３０，３２．３４へ取り込まれる。

ラッチ３０．３２．３４は、それに続くスロットカウン
トφｌの立下がりのタイミングでその取り込まれたデー
タを新データとして出力する。したがって、パラメータ
は与えたアドレスより２タイムスロット分遅れラッチ３
０，３２．３４より出力される。。

すなわち、レジスタ２つでは、スロット信号φＳｌ、　
　φＳ２．　　φＳ３のタイミングで、そのときのチャ
ンネルカウンタφ６〜φ３で指示されるチャンネルのパ
ラメータデータが読出し可能となり、ラッチ３０は上記
したようにスロット信号φＳｌ。

φＳ３のタイミングで動作する。結果として、レジスタ
２つのパラメータデータはスロット信号φＳｌ、　　φ
Ｓ３のタイミングで読み出され、第１図の楽音発生ブロ
ック１８へと転送される。また、読み出されたボイスナ
ンバのデータは、ボイスレジスタ部１７へと転送されボ
イスパラメータの読出しに使用される。

レジスタ２つのパラメータデータはセレクタ２８からの
出力の上位４ビツトでアクセスするから、チャンネルご
とにある１６個のパラメータデータは、チャンネルカウ
ンタφ６〜φ３にしたがって順次読出される。読み出さ
れないデータはない。

レジスタ３１．３３では、スロット信号φＳｌ。

φＳ２．　　φＳ３のタイミングで、そのときのカウン
タφ６〜φ２で指示されるパラメータデータが読出し可
能となる。ラッチ３２．３４は上記したように、レジス
タ３１．３３のパラメータデータはスロット信号φＳｌ
、　　φＳ３のタイミングで読み出され、ラッチ３２．
３４にラッチされ、２タイムスロツト遅れてラッチ３２
．３４より出力される。ラッチされた後は、何時でも読
み出せるようになる。セレクタ３５は、最下位ビットφ
１が“０”のときにレジスタ３１のパラメータデータを
出力し、最下位ビットφ１が“１′のときにレジスタ３
３のパラメータデータを出力する。読み出されたパラメ
ータデータは、第１図の楽音発生ブロック１８へと転送
される。

レジスタ３１．３３のパラメータデータは、旦ラッチ３
２．３４に記憶された後、セレクタ３５を介して出力さ
れるので、読み出すことのできないデータはない。

次に、第５図を参照して、ボイスレジスタ部１７の構成
および動作を説明する。

ボイスレジスタ部１７は、上述したチャンネルレジスタ
部１６とほぼ同じ構成であり、動作も類似している。対
応関係を挙げれば、以下のようになる。

■第５図のアドレスデコーダ６１，６２．６３は、第２
図のアドレスデコーダ２１．２２゜２３にそれぞれ対応
する。

■第５図のＡＮＤ回路６４，６５，６６．７８．７９は
、第２図のＡＮＤ回路２４，２５゜２６．３７．３８に
それぞれ対応する。

■第５図のラッチ６７．７１，７３．７５は、第２図の
ラッチ２７．３０．３２．３４にそれぞれ対応する。

■第５図のセレクタ６８．７６は、第２図のセレクタ２
８３５にそれぞれ対応する。

■第５図のレジスタ７０，７２．７４は、第２図のレジ
スタ２９，３１．３３にそれぞれ対応する。ここでレジ
スタ７０は各ボイスごとのＬＦＯの制御パラメータや周
波数グライドのパラメータを記憶し、一方、レジスタ７
２．７４はＦＭのアルゴリズムデータや各オペレータの
ＥＧパラメータなどのパラメータを記憶している。

異なるのは、チャンネルは１６個設定されているのに対
し、ボイスは８個であること、およびセレクタ６８とそ
の周辺回路が異なることである。

ボイスは８個すなわち設定可能な音色は８個であるから
、ラッチ６７は５ビツトのラッチである。

セレクタ６８の出力も５ビツトであり、下位１ビツトが
インバータ７７およびＡＮＤ回路７９に接続される。上
位４ビツトはそれぞれのレジスタにアドレス情報として
人力する。ただし、レジスタ７０は８つのボイスごとの
パラメータを記憶するレジスタであるから上位３ビツト
で良い。

セレクタ６８は、スロット信号φＳ４を上位、スロット
信号φＳ２を下位とした２ビツトの人力に応じて出力を
選択する。すなわち、スロット信号φＳ４．　　φＳ２
の値が“１０”のときはラッチ６７の値を、“０１°の
ときはカウンタφ５〜φ１の値を、それぞれ出力する。

また、“Ｏｏ”のときは、チャンネルレジスタから転送
されるボイスナンバＶＮ（チャンネルごと）を上位３ビ
ツトとし、スロットカウンタφ２をインバータ６９で反
転したビットを下位から２ピツチ目のデータとし、スロ
ットカウンタφ１のビットを最下位ビットとした、５ビ
ツトデータを出力する。スロットカウンタの値をインバ
ータ６つで変換しているのは、ボイスナンバが出力され
るときはチャンネルカウンタからみて２タイムスロット
分遅れるため、それを補正するためである。この遅れの
様子を第６図の読出しタイミングのチャートに示ス。

カウンタは、φ５〜φ３（上位３ビツト）をリフレッシ
ュカウンタ、φ２．φ１（下位２ビツト）をスロットカ
ウンタとしている。リフレッシュカウンタは、レジスタ
７０．７２７４としてダイナミックＲＡＭを用いたため
リフレッシュが必要だからである。

なお、レジスタに記憶するデータは、ＦＭ音源のパラメ
ータに限らない。ＰＣＭや高調波合成などの音源のパラ
メータ、あるいは残響効果回路のためのパラメータにつ
いても適用することができる。

また、レジスタは上記実施例では、ダイナミックＲＡＭ
を用いたが、スタティックＲＡＭとしても良い。

さらに、上記実施例では、チャンネル数が１６で、ボイ
ス数が８であるが、チャンネル数とボイス数の数や組み
合わせはこれに限らない。

また、打楽器音や効果音の発生などに適用する場合、チ
ャンネルレジスタに記憶するデータはボイスナンバだけ
であっても良い。

この発明は、ＲＡＭ構成のレジスタだけでなく、従来の
シフトレジスタ型のものにも適用可能である。

［発明の効果コ 以上説明したように、この発明によれば、音源内のレジ
スタを階層化しているので、各チャンネルレジスタ中の
ボイスナンバを書換えることで、音色の変更ができるよ
うになり、ＣＰＵの負担を軽減することができる。また
、音色の切換えに要する時間が短くなった。

【図面の簡単な説明】

第１図は、この発明の一実施例に係る楽音発生装置を適
用した電子鍵盤楽器の概略構成を示すブロック図、 第２図は、この実施例の電子楽器のチャンネルレジスタ
部の詳細なブロック回路図、 第３図は、この電子楽器の微分回路の詳細なブロック回
路図、 第４図は、ＷＲ信号立上がり時および立ち下かり時のタ
イミングチャート、 第５図は、ボイスレジスタ部の構成を示すブロック回路
図、 第６図は、クロック信号などのタイミングチャートであ
る。 １：音源、２：鍵盤、 ３．６，１１：インターフェース、 ４：マイコン、５：操作子、 １２．１３：ラッチ、１４：微分回路、１５：クロック
発生器、 １６：チャンネルレジスタ部（第１のパラメータ記憶手
段）、 １７：ボイスレジスタ部（第２のパラメータ記憶手段）
、 １８：楽音発生ブロック（楽音形成手段）。

Claims (2)

【特許請求の範囲】
1. （１）発生すべき楽音を特徴づける種々のパラメータの
   うち第１のパラメータのグループを発音チャンネルごと
   に記憶する第１のパラメータ記憶手段と、 この第１のパラメータ記憶手段に記憶された指示情報に
   基づいて、選択的に読み出すことの可能な第２のパラメ
   ータのグループを記憶する第２のパラメータ記憶手段と
   、 この第２のパラメータ記憶手段とから読み出されたパラ
   メータを入力し、該パラメータの指定に基づいて楽音を
   形成する楽音形成手段と を具備することを特徴とする楽音発生装置。
2. （２）前記第１のパラメータ記憶手段は、前記指示情報
   の他に楽音形成用のパラメータも記憶しており、 前記楽音形成手段は、前記第１のパラメータ記憶手段と
   前記第２のパラメータ記憶手段に記憶されたパラメータ
   に基づき楽音を形成することを特徴とする請求項１に記
   載の楽音発生装置。